TWI643309B - 圖案化有靜電放電保護之電晶體及其製法 - Google Patents

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Abstract

本發明涉及圖案化有靜電放電保護之電晶體及其製法，提供具有靜電放電(ESD)保護的高電壓半導體裝置以及製造方法。該半導體裝置包括位於基板上的多個電晶體，其經圖案化而具有橫跨該基板的部分的一個或多個共閘極，以及與該一個或多個共閘極關聯的多個第一S/D接觸及多個第二S/D接觸。該第二S/D接觸設於該基板內的多個載流子摻雜區上方。一個或多個浮置節點設於該基板上方且至少部分位於第二S/D接觸之間，以促進在該基板內定義該多個載流子摻雜區。例如，該載流子摻雜區可由具有共載流子區開口的遮罩定義，該一個或多個浮置節點與該共載流子區開口相交，並與該開口一起促進定義該多個獨立的載流子摻雜區。

Description

圖案化有靜電放電保護之電晶體及其製法
本發明通常涉及半導體裝置，尤其涉及圖案化有例如用於高電壓應用的增強靜電放電保護的電晶體的半導體裝置及其製法。
靜電放電(electrostatic discharge；ESD)對半導體裝置的損壞可發生於從製造到現場服務的任意點。靜電放電被定義為處於不同電位的物體之間的電荷傳輸。當遭受高放電電壓時，許多的半導體裝置可受到永久的影響。例如，靜電放電事件可能在裝置中引起重大故障或潛在缺陷。重大故障發生於該半導體裝置在該靜電放電事件後不再作用，而潛在缺陷較難以識別。若發生潛在缺陷，該半導體裝置可能因該靜電放電事件而部分退化，但仍繼續執行其預期功能。不過，該退化可能縮短該裝置的操作壽命，潛在導致將來昂貴的修理或替換操作。
已開發了各種外部的解決方案及程序來防止或減少在裝置製造期間的靜電放電損壞。生產商常常實施 靜電保護區(electrostatic-protective area；EPA)，具有國際標準來定義典型EPA。例如，EPA標準是由國際電化學委員會(International Electrochemical Commission；IEC)以及美國國家標準協會(American National Standards Institute；ANSI)規定。
除外部靜電放電預防機制以外，半導體裝置還可在裝置的設計或佈局內部包含靜電放電保護。例如，在關聯源極/汲極(S/D)或閘極區的場效應電晶體(filed-effect transistor；FET)裝置中已實施用以添加N+或P+摻雜區的各種方法及配置。想要額外增強這些內部靜電放電保護設計，從而以低製造成本針對例如高電壓應用提供靜電放電保護。
為克服現有技術的各種缺點並提供額外的優點，在一個態樣中提供一種半導體裝置，該半導體裝置包括位於基板上的多個電晶體。該多個電晶體包括例如：至少一個共閘極；多個第一S/D接觸，與該至少一個共閘極關聯；多個第二S/D接觸，與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應，該多個第二S/D接觸設於該基板內的多個載流子摻雜區上方，且該多個第二S/D接觸、該多個第一S/D接觸的其中對應一個以及該至少一個共閘極部分地定義該多個電晶體；以及至少一個浮置節點，至少部分設於該多個第二S/D接觸的第二S/D接觸之間，該至少一個浮置節點促進在該基板內定義該多個 載流子摻雜區。
在另一個態樣中提供一種製造多個電晶體的方法。該方法包括：在基板上方設置至少一個共閘極以及與該至少一個共閘極關聯的多個第一S/D接觸；在該基板上方設置多個浮置節點，且該多個浮置節點至少部分與上覆(overlie)該基板的植入遮罩的共載流子區開口相交，該多個浮置節點與該共載流子區開口一起促進在該基板內定義多個載流子摻雜區；以及設置與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應的多個第二S/D接觸，該多個第二S/D接觸設於該多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D接觸以及該至少一個共閘極部分地定義該多個電晶體。
通過本發明的技術實現額外的特徵及優點。這裡詳細說明本發明的其它實施例及態樣並作為請求保護的發明的一部分。
100‧‧‧電晶體組
101‧‧‧保護環
105‧‧‧共N+摻雜區
105‧‧‧載流子摻雜區
110‧‧‧第一S/D接觸
120‧‧‧第二S/D接觸
130‧‧‧共閘極區
200‧‧‧電晶體組
201、205‧‧‧主動區
210‧‧‧第一S/D接觸
212‧‧‧載流子摻雜區
215‧‧‧阱摻雜區
220‧‧‧第二S/D接觸
221‧‧‧HVNW
222‧‧‧載流子摻雜區
225‧‧‧浮置節點(或浮置閘極)
226‧‧‧氧化物層
227‧‧‧多晶矽層
230‧‧‧共閘極區
231‧‧‧多個閘極接觸(gate contact)
236‧‧‧氧化物層
237‧‧‧多晶矽層
本發明的一個或多個態樣被特別指出並在說明書的結束處的聲明中被明確稱為示例。結合附圖參照下面的詳細說明可清楚本發明的上述及其它目的、特徵以及優點，其中：第1圖顯示依據本發明的一個或多個態樣將要修改的具有共N+S/D植入區的電晶體組的一個實施例的平面視圖；第2A圖顯示半導體裝置的電晶體組的一個 實施例的平面視圖，依據本發明的一個或多個態樣圖案化該電晶體組；第2B圖顯示依據本發明的一個或多個態樣沿第2A圖的線2B-2B所作的第2A圖的電晶體組的部分剖切立視圖；第2C圖顯示依據本發明的一個或多個態樣沿第2A圖的線2C-2C所作的第2A圖的電晶體組的部分剖切立視圖；第2D圖顯示依據本發明的一個或多個態樣沿第2A圖的線2D-2D所作的第2A圖的電晶體組的部分剖切立視圖；以及第2E圖顯示依據本發明的一個或多個態樣沿第2A圖的線2E-2E所作的第2A圖的電晶體組的部分剖切立視圖。
通過參照附圖中所示的一個或多個非限制例子來更加充分地解釋本發明的態樣及其特定的特徵、優點以及細節。省略對已知材料、製造工具、製造方法技術等的說明，以免在細節上不必要地模糊本發明。不過，應當理解，用以說明本發明的態樣的詳細說明及具體例子僅作為示例，而非限制。本領域的技術人員將會從本揭露中瞭解在基礎的發明概念的精神和/或範圍內的各種替代、修改、添加和/或佈局。要注意的是，下面參照附圖，為有利於理解，這些附圖並非按比例繪製，其中，不同附圖中所 使用的相同元件符號表示相同或類似的組件。
這裡揭露半導體裝置例如高電壓半導體裝置或功率半導體裝置，以及製造此類裝置的方法。該半導體裝置包括多個電晶體或電晶體組，其經圖案化而使該半導體裝置具有增強靜電放電保護。例如，揭露高電壓(high-voltage；HV)金屬氧化物半導體場效應電晶體(metal oxide semiconductor field-effect transistor；MOSFET)基裝置，其容易通過業界規定的靜電放電規格。例如，高電壓半導體裝置可為具有10伏或更大的應用電壓的裝置。
例如，功率半導體裝置可能佔用功率管理芯片的較大部分。通常用以增加半導體裝置的靜電放電功能的一種方法是增加汲極尺寸。例如，通過增加0.8微米的矽化物塊體額外汲極寬度，可獲得增強的ESD功能。不過，此方法在功率半導體裝置中可能是禁止的，因為它將顯著增加最終的芯片尺寸。例如，在當前典型的裝置間距中，20V擴散金屬氧化物半導體(diffused metal-oxide-semiconductor；DMOS)中的源極接觸至汲極接觸間距為約2.5微米，增加0.8微米矽化物塊體汲極區將增加裝置尺寸約25%。另外，即使以較大的規則設計，靜電放電裝置往往也不能保護功率半導體裝置，因為它在功率半導體裝置之後才開啟。
第1圖顯示一種可能的解決方案，其中，電晶體組100設於保護環101內。如圖所示，電晶體組100包括基板內的共N+摻雜區105，以及各第一及第二S/D接觸110及120，以及共閘極區130。要注意的是，這裡所使 用的S/D接觸是指源極/汲極接觸(source/drain contact)，其中，第一S/D接觸110可為源極接觸，且第二S/D接觸為汲極接觸，或者，第一S/D接觸110可為汲極接觸，且第二S/D接觸為源極接觸，取決於特定的實施。通過在第二S/D接觸120具有N+摻雜區105來向電晶體組100提供靜電放電保護。如圖所示，此載流子摻雜(carrier-doped)(例如植入/擴散)區105位於第二S/D接觸120下方並圍繞第二S/D接觸120，以減少在高電壓操作期間發生的擊穿(breakdown)。該共摻雜區方法以及現有技術已知配置的一個缺點是它們通常不會針對高電壓應用提供良好且合格的靜電放電保護。例如，儘管第1圖的實施例的共N+摻雜區105減少在高電壓操作期間發生的擊穿，但電晶體組100內可能持續經歷與靜電放電事件關聯的橫向及其它擊穿電流洩漏。
第2A圖是另一種方法的平面視圖，其中顯示依據本發明的一個或多個態樣配置或圖案化後的半導體裝置的電晶體組200。如圖所示，電晶體組200包括多個第一S/D接觸210以及多個第二S/D接觸220，在一個例子中，該多個第一S/D接觸210為多個源極接觸，且該多個第二S/D接觸220為N型電晶體組的多個汲極接觸。一個或多個共閘極區230橫跨下方基板的部分設置，電晶體組200駐留於該基板內及上方。為共閘極區230設置多個閘極接觸(gate contact)231。如下面進一步解釋，在主動(或COMP)半導體區201、205的外部，例如通過場氧化物或 淺溝槽隔離在該基板內設置隔離阻擋層。在一個實施中，包括相關閘極終端的閘極接觸231駐留於電晶體組200的隔離區上方，也就是在主動區201、205的外部。另外，在一個或多個實施中，該COMP區是主動區，且可被定義於P阱(well)或N阱中。通過對一個或多個此類區進行N+植入或P+植入，可形成N+接面(junction)或P+接面。還有，本領域的技術人員將注意到，本發明的不同實施例可結合不同的基板或半導體材料例如矽、砷化鎵、鍺等使用。這裡所揭露的實施例不限於該下方基板中任意特定類型的半導體材料。
請參照第2B圖，其顯示沿第2A圖的線2B-2B所作的電晶體組200的第一剖切立視圖。要注意的是，在所顯示的實施中，採用N型電晶體，定義有N-高電壓N阱(High-Voltage N-Well；HVNW)221並定義多個載流子摻雜區222，該多個載流子摻雜區通過基板的半導體材料或者更具體地通過HVNW 221的區域相互隔開。在一個實施例中，該多個載流子摻雜區222可為多個N+摻雜區，且多個第二S/D接觸220位於HVNW 221上方或內部並通過相應N+摻雜區而與HVNW 221耦接。要注意的是，例如，N+摻雜區可能指具有1E20/cm3或更大的摻雜物濃度的區域，且N-摻雜區是指具有低於此水平的摻雜物濃度的區域，取決於例如裝置擊穿電壓。對於高電壓應用，該N-區可為具有低於1E18/cm3的摻雜物濃度的區域。
依據本發明的一個或多個態樣，設置一個或 多個浮置節點(或浮置閘極)225，以促進自具有例如可能用以在第1圖的實施例中定義載流子摻雜區105的共載流子區開口的植入遮罩獨立植入多個載流子摻雜區222。例如，為自該植入遮罩中的共載流子區開口形成多個載流子摻雜區222，設置至少部分位於否則通過植入將在該基板中形成的共載流子摻雜區的位置上方的多個浮置節點225(如第2A圖及第2B圖所示)，以將該遮罩的該共載流子區開口分隔成多個載流子摻雜區222。在一個或多個實施中，浮置節點(floating node)225包括例如多晶矽或金屬。例如，在一個實施例中，多個浮置節點225可與共閘極區230同時形成，且分別包括與該共閘極區相同的層，例如氧化物層226以及上方的多晶矽層227。橫跨該共載流子區開口的多個浮置節點225的存在有利地將載流子分隔或隔離成多個獨立的載流子摻雜區222，這些載流子摻雜區自對準浮置節點225。如圖所示，在一個或多個實施例中，多個浮置節點225與第二S/D接觸220交錯。要注意的是，這些浮置節點一經設置，即可通過使用用以獲得第1圖的結構的傳統植入及擴散製造方法來形成多個載流子摻雜區222，除了在各第二S/D接觸220獲得想要的摻雜島(doped isoland)以外。在高電壓實施中，多個載流子摻雜區222的分隔有利地大幅降低電晶體組200內的電流洩漏量。
例如，在例如第1圖中所示的實施例中的靜電放電電流將自相應的一個或多個接觸通過共N+植入、汲極接面、P阱到達接地源極，以及P+擴散(或保護環)。在 此類配置中，共N+可傳導超出汲極接面的處理能力的較大量電流，潛在地導致接面損壞。通過使用具有多個浮置節點的例如第2A圖及第2B圖中所示的設計，N+植入區變為多個小N+植入，且每個小N+植入僅具有一個與其關聯的接觸。這些小N+植入與保險絲(fuse)類似，起著限制電流的作用並防止高電流流過汲極接面。因此，與第1圖的裝置向比，第2A圖及第2B圖中所示的裝置可經受較大的高電壓靜電放電應力。
在所示的實施中，與第1圖中所示的連續或共摻雜區105的連續N+摻雜相比，載流子摻雜區222的N+摻雜與基板中的周圍HVNW 221的較輕摻雜(N-)之間的接面提供較高的電流流動的阻障(barrier)。通過使用下方隔開的N+載流子摻雜區222來如此限制經過第二S/D接觸220的電流，經過第二S/D接觸220的電流更加均勻。此均勻性防止通常會出現於ESD事件期間的極高電流的經過。而且，由於經過第一S/D接觸210的電流與經過第二S/D接觸220的電流相關，因此在該第二S/D接觸處的此電流限制將保護電晶體免受傳統上伴隨ESD事件的過量電流的損壞。
請參照第2C圖，其顯示沿第2A圖的線2C-2C所作的穿過第2A圖的電晶體組200的剖切立視圖。在此視圖中，該剖切是穿過設於HVNW 221內的相應載流子摻雜區222上方的一個第二S/D接觸220而作。如圖所示，隔離區202設於HVNW 221內所形成的載流子摻雜區222 的相對側上。在一個實施例中，這些隔離區可為該電晶體組的淺溝槽隔離區。
如第2C圖所示，在一個或多個實施中，大多數的第一S/D接觸210位於例如下方高電壓P阱(High-Voltage P-Well；HVPW)211(或P基)內的相應載流子摻雜區212上方。在例如圖示的N型電晶體組實施中，載流子摻雜區212是相應第一S/D接觸下方的HVPW 211內的N+摻雜區。本領域的技術人員理解，在一個或多個實施中，HVPW 211的區域可為例如形成於HVNW 221內的P基區(P-based region)。如圖所示，共閘極區230可由氧化物層236以及位於該氧化物236上方的多晶矽層237形成，與上述浮置節點類似。要注意的是，如這裡所使用，可採用各種類型的氧化物，例如氧化矽、二氧化矽、氮化矽等。本發明不限於共閘極區230或浮置節點225中所使用的特定類型的氧化物。
第2D圖是與第2C圖的結構類似的剖切，但該剖切是穿過浮置節點225而作，而非如第2C圖那樣穿過第二S/D接觸220。尤其，第2D圖是沿第2A圖的線2D-2D所作的剖切，且如圖所示，HVNW 221上方的浮置節點225阻擋第2C圖的相鄰載流子摻雜區222延伸於浮置節點225下方，因此起著隔開或隔離第2A圖及第2B圖的多個載流子摻雜區222的相鄰載流子摻雜區的作用。還要注意，參照第2D圖，那個半導體材料以及尤其如所示例子中的HVNW 221填充第2B圖及第2D圖的浮置節點225下方以 及相鄰載流子摻雜區222之間的空間。
第2E圖是沿第2A圖的線2E-2E所作的第2A圖的電晶體組200的剖切圖，與第2C圖的剖切視圖類似，除了第2E圖是穿過位於所選的第一S/D接觸210下方、以及例如相應載流子摻雜區212內的選擇性改性的阱摻雜區215所作以外。依據本發明的一個或多個態樣，在所選的第一S/D接觸210下方可定義多個此類阱摻雜區215。在一個或多個實施中，阱摻雜區215可為HVPW 211內以及例如N+摻雜區212內的P+區。結果是相應的第一S/D接觸210被電性接地至HVPW 211，其基本將該HVPW的傳統體接觸(body contact)與該第一S/D接觸融合。如此，在ESD事件期間，經過阱摻雜區215上方的那些特定第一S/D接觸210的電流將在HVPW 211中被有效接地，從而在該ESD事件期間進一步保護電晶體組200。要注意的是，可改變阱摻雜區215的特定佈置，在一個或多個實施中，該阱摻雜區之間的距離決定阱電阻。
在載流子摻雜區212內設置阱摻雜區215有利地縮小源極尺寸，並增加阱電阻，從而使關聯寄生NPN雙極型電晶體容易開啟。在一個或多個實施中，高電壓裝置可包括多指(multi-finger)裝置。在傳統高電壓裝置中，各源極接觸可設於P+擴散上方，而在例如第2A圖及第2E圖中所示的配置中，該高電壓裝置的P+區可位於源極區內。因此，與傳統的高電壓裝置的源極區相比，這裡所揭露的新的高電壓裝置的源極區可更小。因為在相鄰小的P+ 擴散之間具有N+區，因此在阱接觸之間形成電阻器(R)。對於傳統的高電壓裝置，具有很少或沒有電阻，因為P+植入是長的共條狀。在靜電放電事件期間，該高電壓裝置將使用其寄生NPN雙極型電晶體來排放靜電放電電荷。該雙極型電晶體開啟條件是在源極(N+)與HVPW之間形成PN二極管(0.7V)。這由流經該HVPW電阻器(R)以上拉該HVPW的電位(Ipw x R)的電流引起。沒有R(也就是R=0)的話，傳統高電壓裝置難以滿足此條件(Ipw x R0.7V)。因此，在傳統裝置中，它僅可使用擊穿區的偏置，從而因高擊穿電壓(VBK)而引起高焦耳熱(VBK x IESD x time)。隨後，該高焦耳熱可在該裝置內導致熱失控(thermal runaway)。通過例如這裡所述的電阻，該新的高電壓裝置的雙極型電晶體可被開啟，因為它可滿足該開啟條件(Ipw x R0.7V)。當該雙極型電晶體開啟時，ESD電壓可被鉗制於低電壓(Vsp)。該Vsp比擊穿電壓VBK小得多，從而導致較少的焦耳熱(Vsp x IESD x time)。在IESD為約VESD/15KΩ的情況下，ESD的時間為將近150奈秒。如果該VSP更小，則它需要更高的ESD轟擊(zapping)電壓來產生損壞裝置的相同焦耳熱，因此這裡所揭露的電晶體組佈局可經受更高的ESD轟擊電壓。
有利地，本領域的技術人員將注意到，這裡揭露半導體裝置，其包括經圖案化以例如向這些裝置(例如高電壓MOSFET基裝置)提供內部ESD保護的增強電晶體組。在一個或多個實施中，這裡所揭露的電晶體組可結 合半導體芯片的電源引腳使用。提供針對例如功率電晶體的ESD處理改進，在一個或多個實施中，其僅需要修改或重新配置兩個遮罩層，例如多晶矽層以及接觸層。這裡所揭露的概念不改變電晶體電流-電壓特性，且可顯著提升裝置靜電放電通過電壓，例如從0.3kV至1.5kV。有利地，不需要特定的製造方法替代或附加來實施這裡所揭露的概念。所揭露的電晶體組可很好地配合各種的技術節點，包括例如0.18微米及0.13微米的高電壓技術及產品。另外，儘管這裡參照N型電晶體進行揭露，但如果需要的話，本領域的技術人員也可針對P型電晶體輕而易舉地轉換該電晶體組。
一般來說，本領域的技術人員將從上面的說明注意到，這裡提供半導體裝置及其製造方法。該半導體裝置包括例如位於基板上的多個電晶體。該多個電晶體包括：至少一個共閘極；多個第一S/D接觸，與該至少一個共閘極關聯；多個第二S/D接觸，與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應，該多個第二S/D接觸設於該基板內的多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D接觸以及該至少一個共閘極至少部分地定義該多個電晶體；以及至少一個浮置節點，至少部分設於該多個第二S/D接觸的第二S/D接觸之間，其中，該至少一個浮置節點促進在該多個載流子摻雜區的植入期間在該基板內定義該多個載流子摻雜區。
在一個或多個實施中，該一個或多個浮置節 點包括至少一個浮置多晶矽區，其設於該基板上方且至少部分位於該多個S/D接觸的第二S/D接觸之間。該基板可包括半導體材料，且該半導體材料可設於該多個載流子摻雜區的相鄰載流子摻雜區之間以及該一個或多個浮置節點下方。在一個或多個實施例中，該多個載流子摻雜區可由具有位於該基板上方的共載流子區開口的植入遮罩定義，該一個或多個浮置節點至少部分與該共載流子區開口相交，並與該共載流子區開口一起促進在該基板內定義該多個載流子摻雜區。在特定實施例中，該多個電晶體可包括多個浮置節點，該至少一個浮置節點是該多個浮置節點的其中至少一個浮置節點，且這些浮置節點設於該基板上方且至少部分位於該多個第二S/D接觸的相應第二S/D接觸之間。例如，在特定實施中，該多個第二S/D接觸的第二S/D接觸可至少部分對齊，且該多個浮置節點的浮置節點可與該對齊的第二S/D接觸交錯，以使該第二S/D接觸與浮置節點在該基板上方交替。
在特定實施例中，該多個第一S/D接觸可包括多個源極接觸，且該多個第二S/D接觸可包括多個汲極接觸，其中，該基板內的該多個載流子摻雜區是該基板內的多個摻雜汲極區，該多個汲極接觸設於該多個摻雜汲極區上方，以及其中，該至少一個浮置節點促進隔開該基板內的該多個載流子摻雜區。在一個或多個實施中，該多個電晶體還可包括位於該基板內的多個摻雜源極區，以及位於該基板內的至少一個阱摻雜區，該基板內的該多個摻雜 源極區設於該多個源極接觸下方，且該至少一個阱摻雜區經摻雜以將該多個第一S/D接觸的相應上方第一S/D接觸電性接地至該多個電晶體的阱區。
在一個或多個實施中，該多個電晶體還可包括位於該基板內的多個阱摻雜區，其中，該基板內的該多個阱摻雜區設於該多個第一S/D接觸的相應第一S/D接觸下方，該多個阱摻雜區經摻雜以將相應上方第一S/D接觸電性接地至該基板內的該多個電晶體的阱區。
在一個或多個實施中，該基板為高電壓基板，且該一個或多個共閘極區包括接觸各該多個電晶體的閘極終端。另外，該第一S/D接觸為各該多個電晶體提供單獨的第一S/D終端，且該多個第二S/D接觸為各該多個電晶體提供單獨的第二S/D終端。例如，在N型電晶體的實施中，該第一S/D接觸包括源極接觸，且該第二S/D接觸為汲極接觸。
如上所述，通過使用相同的製造方法步驟，可同時形成該一個或多個共閘極與該一個或多個浮置節點。例如，每個都可由氧化物層以及設於該氧化物層上方的多晶矽層形成。該一個或多個浮置節點經圖案化以實現這裡所揭露的分隔功能，終止於例如該電晶體組的相應隔離區上方，且在一個或多個實施中，可形成為設於相鄰第二S/D接觸之間的薄的浮置節點條。最終的電晶體組配置或圖案有利地引導ESD事件中的電流流動保持於這些電晶體的相應源極與汲極之間，其限制電晶體組過載及損壞的 可能性。
這裡所使用的術語僅是出於說明特定實施例的目的，並非意圖限制本發明。除非上下文中明確指出，否則這裡所使用的單數形式“一個”以及“該”也意圖包括多形式。還應當理解，術語“包括”(以及任意形式的包括)、“具有”(以及任意形式的具有)以及“包含”(任意形式的包含)都是開放式連接動詞。因此，“包括”、“具有”或“包含”一個或多個步驟或元件的方法或裝置具有那些一個或多個步驟或元件，但並不限於僅僅具有那些一個或多個步驟或元件。類似地，“包括”、“具有”或“包含”一個或多個特徵的一種方法的步驟或一種裝置的元件具有那些一個或多個特徵，但並不限於僅僅具有那些一個或多個特徵。而且，以特定方式配置的裝置或結構至少以這種方式配置，但也可以未列出的方式配置。
申請專利範圍中的所有方式或步驟加功能元素的相應結構、材料、動作及等同(如果有的話)意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。本發明的說明是出於示例及說明目的，並非意圖詳盡無遺或將本發明限於所揭露的形式。本領域的技術人員很容易瞭解許多的修改及變更，而不背離本發明的範圍及精神。這些實施例經選擇並說明以最好地解釋本發明的一個或多個態樣的原理以及實際應用，並使本領域的技術人員能夠理解針對為適應所考慮的特定應用進行各種修改的各種實施例的本發明的一個或多個態樣。

Claims (20)

  1. 一種半導體裝置，包括：多個電晶體，位於基板上，該多個電晶體包括：至少一個共閘極；多個第一S/D接觸，與該至少一個共閘極關聯；多個第二S/D接觸，與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應，該多個第二S/D接觸設於該基板內的多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D接觸以及該至少一個共閘極部分地定義該多個電晶體；以及至少一個浮置節點，至少部分設於該多個第二S/D接觸的第二S/D接觸之間，該至少一個浮置節點促進在該基板內定義該多個載流子摻雜區，其中，該多個載流子摻雜區由具有位於該基板上方的共載流子區開口的植入遮罩定義，該至少一個浮置節點至少部分與該共載流子區開口相交，並與該共載流子區開口一起促進在該基板內定義該多個載流子摻雜區，該多個載流子摻雜區自對準該至少一個浮置節點。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，該至少一個浮置節點包括至少一個浮置多晶矽區，其設於該基板上方且至少部分位於該多個第二S/D接觸的第二 S/D接觸之間。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，該基板包括半導體材料，該半導體材料設於該多個載流子摻雜區的相鄰載流子摻雜區之間以及該至少一個浮置節點下方。
  4. 一種半導體裝置，包括：多個電晶體，位於基板上，該多個電晶體包括：至少一個共閘極；多個第一S/D接觸，與該至少一個共閘極關聯；多個第二S/D接觸，與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應，該多個第二S/D接觸設於該基板內的多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D接觸以及該至少一個共閘極部分地定義該多個電晶體；以及多個浮置節點，位於該基板上方，至少部分設於該多個第二S/D接觸的相應第二S/D接觸之間，且不設於該多個第一S/D接觸之間，該多個浮置節點在該基板內定義該多個載流子摻雜區，且其中，在該基板上方該多個浮置節點間係彼此側向隔離。
  5. 一種半導體裝置，包括：多個電晶體，位於基板上，該多個電晶體包括：至少一個共閘極； 多個第一S/D接觸，與該至少一個共閘極關聯；多個第二S/D接觸，與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應，該多個第二S/D接觸設於該基板內的多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D接觸以及該至少一個共閘極部分地定義該多個電晶體；以及至少一個浮置節點，至少部分設於該多個第二S/D接觸的第二S/D接觸之間，該至少一個浮置節點促進在該基板內定義該多個載流子摻雜區，其中，該多個電晶體包括多個浮置節點，該至少一個浮置節點是該多個浮置節點的其中至少一個浮置節點，以及其中，該多個浮置節點設於該基板上方且至少部分位於該多個第二S/D接觸的相應第二S/D接觸之間。
  6. 如申請專利範圍第5項所述的半導體裝置，其中，該多個載流子摻雜區由具有位於該基板上方的共載流子區開口的植入遮罩定義，該多個浮置節點至少部分與該共載流子區開口相交，並與該共載流子區開口一起促進在該基板內定義該多個載流子摻雜區，該多個載流子摻雜區自對準該多個浮置節點。
  7. 如申請專利範圍第5項所述的半導體結構，其中，該多個第二S/D接觸的第二S/D接觸至少部分對齊，且該多 個浮置節點的浮置節點與該對齊的第二S/D接觸交錯。
  8. 如申請專利範圍第1項所述的半導體裝置，其中，該多個第一S/D接觸包括多個源極接觸，且該多個第二S/D接觸包括多個汲極接觸，以及其中，該基板內的該多個載流子摻雜區包括該基板內的多個摻雜汲極區，該多個汲極接觸設於該多個摻雜汲極區上方，該至少一個浮置節點促進隔開該基板內的該多個摻雜汲極區。
  9. 如申請專利範圍第8項所述的半導體裝置，其中，該多個電晶體還包括位於該基板內的多個摻雜源極區，以及位於該基板內的至少一個阱摻雜區，該基板內的該多個摻雜源極區設於該多個源極接觸下方，且該至少一個阱摻雜區經摻雜以將該多個第一S/D接觸的相應上方至少一個第一S/D接觸電性接地至該多個電晶體的阱區。
  10. 一種半導體裝置，包括：多個電晶體，位於基板上，該多個電晶體包括：至少一個共閘極；多個第一S/D接觸，與該至少一個共閘極關聯；多個第二S/D接觸，與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應，該多個第二S/D接觸設於該基板內的多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D接觸以及該至少一個共閘極部分地定義該多個電晶體；以及 至少一個浮置節點，至少部分設於該多個第二S/D接觸的第二S/D接觸之間，該至少一個浮置節點促進在該基板內定義該多個載流子摻雜區，其中，該多個電晶體還包括位於該基板內的多個阱摻雜區，該基板內的該多個阱摻雜區設於該多個第一S/D接觸的相應第一S/D接觸下方，且該多個阱摻雜區經摻雜以將該多個第一S/D接觸的相應上方第一S/D接觸電性接地至該基板內的該多個電晶體的阱區。
  11. 如申請專利範圍第10項所述的半導體裝置，其中，該多個載流子摻雜區由具有位於該基板上方的共載流子區開口的植入遮罩定義，該至少一個浮置節點至少部分與該共載流子區開口相交，並與該共載流子區開口一起促進在該基板內定義該多個載流子摻雜區，該多個載流子摻雜區自對準該至少一個浮置節點。
  12. 一種半導體裝置，包括：多個電晶體，位於基板上，該多個電晶體包括：至少一個共閘極；多個第一S/D接觸，與該至少一個共閘極關聯；多個第二S/D接觸，與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應，該多個第二S/D接觸設於該基板內的多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D 接觸以及該至少一個共閘極部分地定義該多個電晶體；以及至少一個浮置節點，至少部分設於該多個第二S/D接觸的第二S/D接觸之間，該至少一個浮置節點促進在該基板內定義該多個載流子摻雜區，其中，該基板包括高電壓基板。
  13. 如申請專利範圍第1項所述的半導體裝置，其中，該至少一個共閘極以及該至少一個浮置節點分別包括氧化物層，在該氧化物層上方設有多晶矽層。
  14. 一種製造多個電晶體的方法，包括：在基板上方設置至少一個共閘極，以及與該至少一個共閘極關聯的多個第一S/D接觸；在該基板上方設置多個浮置節點，且該多個浮置節點至少部分與上覆該基板的植入遮罩的共載流子區開口相交，該多個浮置節點與該共載流子區開口一起促進在該基板內定義多個載流子摻雜區；以及設置與該至少一個共閘極關聯並與該多個第一S/D接觸的其中一個對應的多個第二S/D接觸，該多個第二S/D接觸設於該多個載流子摻雜區上方，且該多個第二S/D接觸、該對應的第一S/D接觸以及該至少一個共閘極部分地定義該多個電晶體。
  15. 如申請專利範圍第14項所述的方法，其中，該多個浮置節點包括多個浮置多晶矽區，其設於該基板上方且至少部分位於該多個第二S/D接觸的第二S/D接觸之間。
  16. 如申請專利範圍第14項所述的方法，其中，該基板包括半導體材料，該半導體材料設於該多個載流子摻雜區的相鄰載流子摻雜區之間以及該多個浮置節點下方。
  17. 如申請專利範圍第14項所述的方法，其中，設置該至少一個共閘極以及設置該多個浮置節點包括形成由氧化物層以及設於該氧化物層上方的多晶矽層構成的該至少一個共閘極以及該多個浮置節點。
  18. 如申請專利範圍第14項所述的方法，還包括在該基板內設置多個阱摻雜區，該基板內的該多個阱摻雜區設於該多個第一S/D接觸的相應第一S/D接觸下方，且該多個阱摻雜區經摻雜以將該多個第一S/D接觸的相應上方第一S/D接觸電性接地至該基板內的該多個電晶體的阱區。
  19. 如申請專利範圍第18項所述的方法，其中，該多個浮置節點包括多個浮置多晶矽區，其設於該基板上方且至少部分位於該多個第二S/D接觸的第二S/D接觸之間。
  20. 如申請專利範圍第14項所述的方法，其中，該基板包括高電壓基板。
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