KR20230036859A - 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치 - Google Patents

정전기 방전 보호 소자 및 이를 포함하는 반도체 장치 Download PDF

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송관재
권의희
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판; 정전기 방전 보호 소자; 상기 정전기 방전 보호 소자와 전기적으로 연결된 내부 집적 회로; 상기 정전기 방전 보호 소자 및 상기 내부 집적 회로와 전기적으로 연결된 제1 패드 및 제2 패드를 포함하되, 상기 정전기 방전 보호 소자는, 상기 기판 내에 배치되고, 제1 도전형의 불순물로 도핑되는 제1 웰 영역; 상기 기판 상에서 제1 방향으로 연장되는 게이트 구조체; 상기 게이트 구조체의 양측에서 상기 기판 내에 배치되며 제2 도전형의 불순물로 도핑되는 소스 영역과 드레인 영역; 상기 드레인 영역에 전기적으로 연결되는 드레인 콘택; 상기 드레인 콘택과 상기 게이트 구조체 사이에 배치되며, 상기 기판의 상면에 배치되는 실리사이드 블록층; 및 상기 드레인 영역의 아래에 배치되며, 상기 제2 도전형의 불순물로 도핑되는 제2 웰 영역;을 포함할 수 있다.

Description

정전기 방전 보호 소자 및 이를 포함하는 반도체 장치{ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
정전기 방전(ESD: ElectroStatic Discharge) 보호 소자는 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 설치되는 소자이다. 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에서 발생한 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 정전기 전류가 반도체 내부 집적 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판; 정전기 방전 보호 소자; 상기 정전기 방전 보호 소자와 전기적으로 연결된 내부 집적 회로; 상기 정전기 방전 보호 소자 및 상기 내부 집적 회로와 전기적으로 연결된 제1 패드 및 제2 패드를 포함하되, 상기 정전기 방전 보호 소자는, 상기 기판 내에 배치되고, 제1 도전형의 불순물로 도핑되는 제1 웰 영역; 상기 기판 상에서 제1 방향으로 연장되는 게이트 구조체; 상기 게이트 구조체의 양측에서 상기 기판 내에 배치되며 제2 도전형의 불순물로 도핑되는 소스 영역과 드레인 영역; 상기 드레인 영역에 전기적으로 연결되는 드레인 콘택; 상기 드레인 콘택과 상기 게이트 구조체 사이에 배치되며, 상기 기판의 상면에 배치되는 실리사이드 블록층; 및 상기 드레인 영역의 아래에 배치되며, 상기 제2 도전형의 불순물로 도핑되는 제2 웰 영역; 을 포함하고, 상기 제2 웰 영역에 도핑된 상기 제2 도전형의 불순물의 농도는, 상기 드레인 영역에 도핑된 상기 제2 도전형의 불순물의 농도보다 낮을 수 있다.
예시적인 실시예들에 따른 정전기 방전 보호 소자는, 제1 도전형의 불순물로 도핑되는 제1 웰 영역; 상기 제1 웰 영역 상에서 제1 방향으로 연장되는 2개의 게이트 구조체; 상기 2개의 게이트 구조체의 사이에 형성되며, 제2 도전형의 불순물로 도핑되는 드레인 영역을 포함하는 3개의 활성 영역; 상기 드레인 영역에 전기적으로 연결되는 드레인 콘택을 포함하는 복수의 콘택; 상기 드레인 영역 상에 배치되며, 상기 드레인 콘택의 양 옆으로 연장되어 상기 2개의 게이트 구조체와 인접하여 배치되는 실리사이드 블록층; 및 상기 드레인 영역의 아래에 형성되며, 상기 드레인 영역에 도핑된 상기 불순물의 농도보다 낮은 농도의 상기 제2 도전형의 불순물로 도핑되는 제2 웰 영역; 을 포함할 수 있다.
본 발명에 따르면 성능이 향상된 정전기 방전 보호 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 정전기 방전 보호 소자를 설명하기 위한 비교예를 간단하게 나타낸 도면들이다.
도 2는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 포함하는 반도체 장치를 나타낸 블록도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 4는 예시적인 실시예들에 따른 정전기 방전 보호 소자의 전압, 전류 및 누설 전류를 측정한 그래프이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 정전기 방전 보호 소자를 설명하기 위한 비교예를 간단하게 나타낸 도면들이다.
도 1b는 도 1a의 A-A’ 방향 및 A’-A” 방향의 단면을 나타낸 단면도일 수 있다. 도 1b를 참조하면, 정전기 방전 보호 소자(10)의 동작을 설명하기 위한 전기적 등가 회로가 함께 도시된다.
도 1a 내지 도 1b를 참조하면, 비교 실시예에 따른 반도체 장치의 정전기 방전 보호 소자(10)는 제1 도전형의 불순물로 도핑되는 제1 웰 영역(12), 게이트 구조체(13), 게이트 구조체(13)의 양측에 형성되며, 제2 도전형의 불순물로 도핑되는 소스/드레인 영역(14, 15), 소자 분리 영역(18) 및 가드 링 영역(19)을 포함할 수 있다. 드레인 영역(15)에는 드레인 콘택(15a)이 연결될 수 있다. 소스 영역(14)에는 소스 콘택(14a)이 연결될 수 있다.
도 1a를 참조하면, 본 발명의 설명에서 절단선 A'-A''을 따라서 절단한 단면을 제1 방향, 절단선 A-A'을 따라서 절단한 단면의 방향을 제2 방향, 제1 방향 및 제2 방향과 모두 수직한 방향을 제3 방향으로 정의한다. 제1 방향은 X축 방향, 제2 방향은 Y축 방향, 제3 방향은 Z축 방향일 수 있다.
도 1a 내지 도 1b에 따르면, 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 드레인 콘택(15a)을 둘러싸는 형태로 실리사이드 블록층(Silicide Blocking Layer, SBL)(16)이 제1 웰 영역(12)의 상면에 형성될 수 있다. 실리사이드 블록층(16)은 제1 방향(X축 방향)에서 연장하며 드레인 콘택(15a)과 게이트 구조체(13) 사이의 영역에 배치될 수 있다. 도 1a를 참조하면, 실리사이드 블록층(16)은 2개의 게이트 구조체(13) 사이의 영역에서, 드레인 콘택(15a)의 배치 위치를 제외한 나머지 영역 상에 배치될 수 있다.
도 1a 내지 도 1b에 따르면, 비교 실시예에 따른 정전기 방전 보호 소자(10)는 드레인 콘택(15a)을 중심으로, 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 동일한 디자인 규칙(Design Rule)을 적용하여 제1 웰 영역(12)의 상부에 실리사이드 블록층(16)을 형성할 수 있다. 도 1a 및 도 1b에 따르면, DCGS(Drain Contact to Gate Spacing) 디멘션(Dimension)을 드레인 콘택(15a)의 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 동일하게 적용하여, 외부로부터 유입된 정전기에 대해 균일하게 턴 온 되며, 채널 방향으로 등가 회로 상에 보여지는 BJT의 턴 온 동작이 될 수 있도록 설계한다. 일 예시에 따르면 도 1b의 등가 회로에 도시된 BJT의 컬렉터는 드레인 영역(15)에 의해, 이미터는 소스 영역(14)에 의해 제공되며, 베이스는 제1 웰 영역(12)에 의해 제공될 수 있다. 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에서 드레인 콘택(15a)을 둘러싸는 실리사이드 블록층(16)을 디자인함으로써, 등가 회로 상에 보여지는 역방향 다이오드가 정전기 서지(ESD Surge)에 의해 의도치 않게 동작되어 설계된 정전기 방전 보호 소자(10)의 특성이 방해되는 것을 방지한다.
그러나 이와 같은 디자인 규칙으로 인해 실제 활성 영역의 폭(Active Size Width) 전체를 정전기 방전 경로로 사용하지 못해 정전기 방전 보호 소자(10)의 특성이 저하될 수 있다. 본 발명의 일 실시예에 따르면, 드레인 콘택(15a)의 제1 방향(X축 방향)의 실리사이드 블록층(16)을 제거하고, 역방향 다이오드의 턴온 방지를 위해 드레인 영역(15)의 하부에 낮은 농도로 도핑된 웰 영역을 추가함으로써 정전기 방전 보호 소자의 특성 저하를 최소화하고, 결과적으로 정전기 방전 보호 소자와 연결된 내부 집적 회로를 정전기 서지 등으로부터 효과적으로 보호할 수 있다.
도 2는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 포함하는 반도체 장치를 나타낸 블록도이다.
도 2를 참조하면, 반도체 장치(1000)는 정전기 방전 보호 소자(100), 내부 집적 회로(200), 제1 패드(300), 및 제2 패드(400)를 포함할 수 있다. 제1 패드(300)는 전원 전압 패드 또는 입출력 패드일 수 있다. 제2 패드(400)는 접지 전압 패드일 수 있다.
제1 패드(300)로 정전기가 유입되면, 정전기로 인한 정전기 전류가 정전기 방전 보호 소자(100)에 흐를 수 있다. 정전기 방전 보호 소자(100)는 제1 패드(300)로 유입된 정전기에 의해 선택적으로 턴온 될 수 있다. 정전기 방전 보호 소자(100)가 턴온됨에 따라 정전기 전류가 정전기 방전 보호 소자(100)로 흐를 수 있으며, 내부 집적 회로(200)로 유입되는 정전기 전류를 최소화할 수 있다. 따라서, 정전기 전류에 의해 내부 집적 회로(200)가 손상되는 것을 방지할 수 있다. 일례로, 정전기 방전 보호 소자(100)는, 내부 집적 회로(200)에서 파워 클램프 회로에 포함되는 고전압 소자를 정전기로부터 보호할 수 있다.
정전기 방전 보호 소자(100)는 회로의 정전기 등이 유입되지 않는 정상 동작(Normal Operation) 동안에는 오프 상태를 유지하며, 내부 집적 회로(200)의 동작에 영향을 주지 않을 수 있다. 반면, 입출력 패드 및/또는 전원 전압 패드 등에 정전기가 유입되면, 정전기 방전 보호 소자(100)가 턴온되어 정전기 방전 경로를 제공할 수 있다. 정전기로부터 생성되는 전류는, 정전기 방전 경로를 통해 흐를 수 있으며, 결과적으로 내부 집적 회로(200)를 정전기로부터 생성되는 전류로부터 보호할 수 있다.
정전기 방전 보호 소자(100)는 MOS 트랜지스터, 다이오드 또는 SCR(Silicon Controlled Rectifier) 등을 포함할 수 있다.
도 2에 도시한 일 실시예에서, 정전기 방전 보호 소자(100)는 게이트, 소스 영역, 및 바디가 접지 전압 패드에 연결된 구조인 GGNMOS(Grounded Gate NMOS)일 수 있다. 다만, 실시예들에 따라, 정전기 방전 보호 소자(100)는 GCNMOS(Gate Coupled NMOS), 또는 SGCNMOS(Soft Gate Coupled NMOS) 등으로 구현될 수도 있다.
반도체 장치(1000)는 다양한 기능을 수행하는 장치일 수 있다. 예를 들어 반도체 장치(1000)는 메모리 장치이거나 디스플레이 구동 칩(Display Drive IC)일 수 있다. 반도체 장치(1000)가 메모리 장치인 경우, 내부 집적 회로(200)는 메모리 동작을 제어하는 메모리 컨트롤러일 수 있다. 내부 집적 회로(200)는 메모리 장치의 주변 회로를 포함할 수 있으며, 제1 패드(300) 및 제2 패드(400)를 통해 제어 신호를 수신하여 메모리 셀 어레이에 포함된 메모리 셀들을 제어할 수 있다. 반도체 장치(1000)가 디스플레이 구동 칩(Display Drive IC)인 경우, 정전기 방전 보호 소자(100)는 소스 드라이버, 게이트 드라이버, 타이밍 컨트롤러 등을 포함하는 내부 집적 회로(200)와 연결되어 소스 드라이버, 게이트 드라이버 등을 정전기로부터 보호할 수 있다.
이하에서 본 발명의 일 실시예에 따른 정전기 방전 보호 소자(100)의 구조에 대해 도면을 참조하여 설명한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 3b는 도 3a의 정전기 방전 보호 소자(100)를 절단선 B-B'를 따라서 절단한 단면과, 절단선 B'-B''을 따라서 절단한 단면을 도시한다.
도 3a를 참조하면, 본 발명의 설명에서 절단선 B'-B''을 따라서 절단한 단면을 제1 방향, 절단선 B-B'을 따라서 절단한 단면의 방향을 제2 방향, 제1 방향 및 제2 방향과 모두 수직한 방향을 제3 방향으로 정의한다. 제1 방향은 X축 방향, 제2 방향은 Y축 방향, 제3 방향은 Z축 방향일 수 있다.
도 3a 및 도 3b를 참조하면, 정전기 방전 보호 소자(100)는 기판(110), 기판(110) 상의 게이트 구조체(130)를 포함할 수 있다. 기판(110)은 제1 도전형의 불순물로 도핑되는 제1 웰 영역(120)을 포함할 수 있고, 제1 웰 영역(120) 내에서 게이트 구조체(130)의 양측에 배치되는 드레인 영역(150)과 소스 영역(140)을 포함할 수 있다.
정전기 방전 보호 소자(100)는 드레인 영역(150)과 전기적으로 연결되는 드레인 콘택(151)과, 소스 영역(140)과 전기적으로 연결되는 소스 콘택(141)을 포함할 수 있으며, 드레인 콘택(151)과 게이트 구조체(130)의 사이에서 제1 방향으로 실리사이드 블록층(160)이 배치될 수 있다. 또한, 정전기 방전 보호 소자(100)는 드레인 영역(150)의 하부에 배치되는 제2 웰 영역(170), 소자 분리 영역(180) 및 가드 링 영역(190)을 더 포함할 수 있다. 게이트 구조체(130)는 게이트 유전층(133), 게이트 전극(131) 및 게이트 스페이서(132)를 포함할 수 있다.
이하에서는 제1 웰 영역(120)에 도핑되는 제1 도전형의 불순물이 P 타입 불순물인 경우로 가정하고 설명하나, 제1 웰 영역(120)에 도핑되는 제1 도전형의 불순물이 N 타입 불순물일 수도 있음은 당연하다.
기판(110)은 X축 방향과 Y축 방향으로 연장되는 상면을 가질 수 있다. 기판(110)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 기판(110)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제1 웰 영역(120)은 기판(110)의 일 영역에 P 타입 불순물을 주입하여 형성된 영역일 수 있다. 제1 웰 영역(120)은 정전기 방전 보호 소자(100)에서 MOS 트랜지스터의 바디로 제공될 수 있다.
게이트 구조체(130)는 게이트 유전층(133), 게이트 전극(131) 및 게이트 스페이서(132)를 포함할 수 있다. 게이트 구조체(130)는 제1 방향(X축 방향)으로 연장되도록 배치될 수 있다.
일 실시예에서, 게이트 유전층(133)은 기판(110)과 게이트 전극(131)의 사이에 배치될 수 있다. 게이트 전극(131)은 게이트 유전층(133) 상에 배치될 수 있다. 게이트 스페이서(132)는 게이트 전극(131)의 양 측면에 배치되고, 기판(110)의 상면에 수직한 제3 방향(Z축 방향)으로 연장될 수 있다. 게이트 스페이서(132)는 드레인 영역(150) 및 소스 영역(140)과 게이트 전극(131)을 절연시킬 수 있다.
일 실시예에서, 게이트 유전층(133)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
일 실시예에서, 게이트 전극(131)은 도전성 물질을 포함할 수 있다. 게이트 전극(131)은 예를 들어 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일 실시예에서, 게이트 전극(131)은 2개 이상의 다층 구조를 가질 수도 있다.
일 실시예에서, 게이트 스페이서(132)는 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서(132)는 실시예들에 따라 다층 구조로 이루어질 수도 있다.
소스 영역(140) 및 드레인 영역(150)은 제1 웰 영역(120)과 상이한 도전형의 불순물이 도핑된 영역일 수 있다. 일 예시에 따르면 제1 웰 영역(120)에 P 타입 불순물이 주입되는 경우, 소스 영역(140) 및 드레인 영역(150)에는 N 타입 불순물이 주입될 수 있다. N 타입 불순물로는 인(P) 또는 비소(As) 등을 사용할 수 있다.
정전기 방전 보호 소자(100)에서, 드레인 영역(150)에 양의 레벨을 갖는 정전기가 인가될 때, 드레인 영역(150)의 전압이 증가하고, 드레인 영역(150) 및 제1 웰 영역(120)은 역방향 바이어스(reverse bias)가 된다. 드레인 영역(150)의 전압이 정전기 서지(ESD surge)에 의해 애벌런치 항복(avalanche breakdown) 전압에 도달하면, 애벌런치 항복에 의해 생성된 전자 정공 쌍(EHP) 중 정공(hole)이 제1 웰 영역(120)으로 흐르게 되면서 기생 저항으로 인한 전압 강하를 일으켜 제1 웰 영역(120)의 전압을 증가시킨다. 전압이 제1 웰 영역(120)과 소스 영역(140) 간 PN 접합을 순방향 바이어스로 턴온 시킬 때까지 상승되면, 기생 NPN BJT(Bipolar Junction Transistor)가 턴온 되어 정전기 전류가 접지 단으로 빠져나가 정전기 전류를 방전시킬 수 있다. 접지 단은 게이트 전극(131), 소스 영역(140) 및 제1 웰 영역(120)이 연결된 접지 단일 수 있다.
정전기 방전 보호 소자(100)의 제1 웰 영역(120), 드레인 영역(150) 및 소스 영역(140)은 NPN 접합을 형성할 수 있다. 정전기로 인해 드레인 영역(150)의 전압이 상승하고, 드레인 영역(150)으로부터 유입되는 전류로 인해 제1 웰 영역(120)의 전압이 상승하면, 정전기 방전 보호 소자(100)의 제1 웰 영역(120), 드레인 영역(150), 및 소스 영역(140)이 NPN BJT로 동작하는 바이어스 조건이 충족될 수 있다.
예를 들어, 정전기 방전 보호 소자(100)의 소스 영역(140)은 NPN BJT의 이미터로 동작하고, 제1 웰 영역(120)은 베이스로 동작하고, 드레인 영역(150)은 컬렉터로 동작할 수 있다. 정전기 방전 보호 소자(100)의 제1 웰 영역(120) 및 소스 영역(140)의 사이의 전압 차이에 기반하여, 정전기 방전 보호 소자(100)의 드레인 영역(150)으로부터 소스 영역(140)으로 전류가 흐를 수 있다.
도 3a를 참조하면, 드레인 영역(150)과 전기적으로 연결된 드레인 콘택(151), 소스 영역(140)과 전기적으로 연결된 소스 콘택(141)을 포함할 수 있다. 도 3a 상에는 도시하지 않았으나, 가드 링 영역(190)과, 게이트 구조체(130) 각각과 전기적으로 연결되는 제3 콘택 및 제4 콘택이 포함될 수 있다.
드레인 영역(150)은 드레인 콘택(151)을 통해 입출력 패드 및/또는 전원 패드와 전기적으로 연결될 수 있다. 드레인 콘택(151)을 통해 드레인 영역(150)에 전원 전압(VDD)이 인가될 수 있다.
소스 영역(140)과 연결되는 소스 콘택(141)은 접지 전원 패드와 전기적으로 연결될 수 있다. 소스 콘택(141), 제3 콘택 및 제4 콘택을 통해 소스 영역(140), 제1 웰 영역(120), 게이트 전극(131)에 접지 전압(VSS)이 인가될 수 있다.
드레인 콘택(151)은 복수 개 제공되어, 제1 방향(X축 방향)을 따라 드레인 영역(150)의 상부에 배치될 수 있다. 도 3a의 일 예시에 따르면 드레인 콘택(151)이 4개 제공될 수 있다. 드레인 콘택(151)은 드레인 영역(150) 상에서 제1 방향(X축 방향)의 일단과 타단까지 연장하여 일렬로 배치될 수 있다. 드레인 콘택(151)은 드레인 영역(150)의 제1 방향(X축 방향)에 대응하는 영역 상에 배치될 수 있다. 드레인 콘택(151)을 이와 같이 형성함으로써, 비교 실시예에 비해 드레인 콘택(151)의 유효 폭을 증가시킬 수 있는 효과가 있다.
소스 콘택(141)은 제1 방향(X축 방향)을 따라 소스 영역(140)의 상부에 복수 개로 배치될 수 있다. 드레인 콘택(151) 및 소스 콘택(141)은 상부로부터 수직하게 하부로 연장될 수 있다.
소자 분리 영역(180)은 드레인 영역(150) 및 가드 링 영역(190) 사이를 분리시킬 수 있다. 소자 분리 영역(180)은 소스 영역(140) 및 가드 링 영역(190) 사이를 분리시킬 수 있다. 소자 분리 영역(180)은 절연 물질로 이루어질 수 있다. 소자 분리 영역(180)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다. 소자 분리 영역(180)의 하면의 배치는 도 3b에 도시된 것에 한정되지 않고, 실시예들에 따라 다양하게 변경될 수 있다.
일 실시예에서, 소자 분리 영역(180)은 드레인 영역(150)과 소스 영역(140)을 포함하는 활성 영역을 둘러싸도록 형성될 수 있다. 일례로 소자 분리 영역(180)은 드레인 영역(150)의 적어도 일측을 둘러싸고, 소스 영역(140)의 적어도 일측을 둘러싸는 사각형 모양을 가질 수 있다. 소자 분리 영역(180)은 드레인 영역(150) 및 소스 영역(140)의 테두리를 둘러싸도록 기판(110) 내에 배치될 수 있다. 이 경우, 게이트 구조체(130)는 소자 분리 영역(180)의 내측 일 영역 상에 배치될 수 있다.
일 실시예에서, 소자 분리 영역(180)은 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 일 실시예들에 따라, 소자 분리 영역(180)은 기판(110)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다.
가드 링 영역(190)은 소자 분리 영역(180)의 바깥부분에 배치될 수 있다. 가드 링 영역(190)은 제1 웰 영역(120)과 동일한 도전형의 불순물로 도핑된 영역일 수 있다. 일 예시에 따르면, 제1 웰 영역(120)에 P 타입의 불순물이 도핑되는 경우, 가드 링 영역(190)도 P 타입의 불순물로 도핑될 수 있다. 일 예시에 따르면 가드 링 영역(190)에 도핑되는 불순물의 농도는 제1 웰 영역(120)에 도핑되는 불순물의 농도보다 높거나 낮을 수 있다. 가드 링 영역(190)은 소자 분리 영역(180)이 형성하는 사각형 모양의 둘레를 감싸는 형태로 제공될 수 있다.
실리사이드 블록층(160)은 드레인 영역(150)의 상부에 배치될 수 있다. 실리사이드 블록층(160)은 드레인 영역(150)의 상부에 증착되어 제공될 수 있다. 도 3a를 참조하면, 실리사이드 블록층(160)은 드레인 영역(150)에 연결된 드레인 콘택(151)의 양 옆에서 게이트 구조체(130)의 일단까지 제2 방향(Y축 방향)으로 연장될 수 있다. 실리사이드 블록층(160)은 드레인 콘택(151)의 좌측에 형성되는 블록과, 드레인 콘택(151)의 우측에 형성되는 블록으로 물리적으로 분리될 수 있다. 드레인 콘택(151)의 좌측에 형성되는 실리사이드 블록층과, 드레인 콘택(151)의 우측에 형성되는 실리사이드 블록층은 대칭일 수 있으며, 같은 크기의 면적을 가질 수 있다.
실리사이드 블록층(160)은 드레인 콘택(151)의 좌측 및 우측에 형성되어, 정전기 서지(ESD surge)가 인가되었을 때 시간 지연을 통해 좌우측의 채널, 즉 제2 방향으로 형성되는 채널로 균일하게 전류가 흐를 수 있도록 제어할 수 있다. 정전기 방전 보호 소자에 인가되는 정전기 방전 서지는 짧은 시간에 들어오는 펄스이기 때문에, 실리사이드 블록층(160)이 없는 경우 한쪽 방향의 채널로만 흐르게 된다. 본 발명에 따르면 드레인 콘택(151)의 좌측 및 우측에 실리사이드 블록층(160)을 형성하는 것을 통해 시간 지연을 시킴으로써 양 측면의 채널에 균일하게 전류가 방전될 수 있도록 할 수 있는 효과가 있다. 일 예시에 따르면 실리사이드 블록층(160)은 질화물을 포함할 수 있다. 실리사이드 블록층(160)은 셀프 얼라인(self-align) 되어 형성될 수 있다. 일 예시에 따르면, 실리사이드 블록층(160)은 기판(110)의 상면에서 제3 방향으로 연장하여 제공될 수 있다. 일 예시에 따르면 실리사이드 블록층(160)의 상면은 게이트 구조체(130)의 상면보다 낮은 위치에 배치될 수 있다.
도 3b를 참조하면, 제2 웰 영역(170)은 드레인 영역(150)의 아래에 배치되며, 제2 도전형의 불순물로 도핑될 수 있다. 일 예시에 따르면, 제2 웰 영역(170)은 소스 영역(140) 및 드레인 영역(150)에 도핑되는 불순물과 동일한 도전형의 불순물로 도핑될 수 있다. 일 예시에 따르면, 제2 웰 영역(170)에 도핑되는 제2 도전형의 불순물의 농도는 드레인 영역(150)에 도핑된 제2 도전형의 불순물의 농도보다 낮을 수 있다. 일 예시에 따르면 제2 웰 영역(170)은 드레인 영역(150)과 소자 분리 영역(180)의 하부를 감싸도록 제공될 수 있으며, 도 3b에 도시한 바와 같이, 제2 웰 영역(170)의 하면이 소자 분리 영역(180)의 하면보다 낮은 위치에 배치될 수 있다. 다만 다른 일 예시에서, 제2 웰 영역(170)의 하면은 소자 분리 영역(180)의 하면보다 높은 위치에 배치될 수도 있다. 제2 웰 영역(170)은 복수 개의 드레인 콘택(151) 전부와 기판(110)의 상면에 수직하는 방향에서 중첩되도록 형성될 수 있다.
일 예시에 따르면 제2 웰 영역(170)은 가드 링 영역(190)과는 분리되어 제공될 수 있다. 가드 링 영역(190)과 제2 웰 영역(170)이 접하는 경우 정전기 방전 보호 소자(100)의 내압이 낮아지게 되어 등가 회로에서의 역방향 다이오드의 턴 온을 지연시키는 효과가 떨어질 수 있다.
도 3a를 참조하면, 제2 웰 영역(170)의 제1 방향(X축 방향) 길이는 l1, 제2 방향(Y축 방향) 길이는 d1일 수 있다. 일 예시에 따르면 제2 웰 영역(170)의 제1 방향(X축 방향) 길이 l1은 게이트 구조체(130)의 제1 방향(X축 방향) 길이 l2보다 클 수 있다. 일 예시에 따르면, 제2 웰 영역(170)의 제2 방향(Y축 방향) 길이 d1은 드레인 콘택(151)의 제2 방향(Y축 방향) 길이 d2보다 클 수 있다.
도 3a 내지 도 3b를 참조하면, 도 1a와 달리 드레인 콘택(151)의 제1 방향(X축 방향)의 실리사이드 블록층(160)을 제거하여, 드레인 콘택(151)을 추가로 배치할 수 있다. 따라서, 방전 경로로 사용할 수 있는 활성 영역의 유효 폭(Effective Width)이 증가하여 정전기 방전 보호 소자(100)의 HBM(Human Body Model) 레벨의 특성 및 정전기 방전 보호 소자(100)의 2차 트리거 전류 값을 개선할 수 있다. 본 발명의 일 예시에 따르면 정전기 방전 보호 소자(100)의 설계 특성(트리거 전압 Vt1, 홀딩 전압 Vh)의 변화 없이 정전기 방전 특성(HBM 레벨, 2차 트리거 전류 It2)을 개선할 수 있다.
비교예를 도시한 도 1a를 다시 참조하면, 드레인 콘택(151)을 둘러싸는 실리사이드 블록층(160)으로 인해 드레인 콘택(151)의 개수가 제한될 수 밖에 없고, 그만큼 유효 폭이 제한될 수 밖에 없다. 반면 본 발명의 일 실시예에서는, 드레인 콘택(151)과 게이트 구조체(130) 사이에만 실리사이드 블록층(160)을 형성함으로써, 드레인 콘택(151)의 개수를 증가시킬 수 있다. 따라서 방전 경로의 유효 폭이 증가하고, 정전기 방전 보호 소자(100)의 성능을 개선할 수 있다.
도 3b를 참조하면, 실리사이드 블록층(160)을 제거하고 드레인 콘택(151)을 추가로 배치한 부분에 제2 웰 영역(170)을 형성함으로써, 의도하지 않은 역방향 다이오드 브레이크다운(Reverse Diode Breakdown) 동작을 지연시킬 수 있다. 본 발명에 따르면,　드레인 콘택(151)의 제1 방향(X축 방향)으로는 활성 영역(150)의 콘택(151)의 전체 또는 일부에 드레인 영역(150)에 도핑된 불순물의 농도보다　낮은 도핑 농도의 불순물을 주입하여 제2 웰 영역(170)을 형성할 수 있다. 이를 통해 제2 웰 영역(170)이 형성된 위치에서의 내압(Local BV)을 증가시켜 제1 방향(X축 방향) 으로의 의도하지 않은 방전 경로의 형성을 방지할 수 있다. 이를 통해 역방향 다이오드의 턴 온을 지연시킬 수 있으며, 설계된 바와 같이 채널 방향(드레인 영역(150)에서 소스 영역(140), 제2 방향)으로 정전기 방전 동작이 수행될 수 있도록 할 수 있다.
도 3a 내지 도 3b의 실시예에 따르면 양산 공정에 사용중인 마스크의 일부 수정을 통해, 공정 변경 및 시간 소요를 최소화 하면서 정전기 방전 보호 소자(100)의 특성을 개선할 수 있다. 또한, 정전기 방전 보호 소자(100)의 설계 변경이나 추가적인 공정 없이 기존 공정 요소들을 활용하여 동일한 면적에 정전기 방전 보호 소자(100)의 성능을 개선할 수 있다. 본 발명에 따르면 정전기 방전 보호 소자(100)의 사이즈 축소가 가능하여, 칩 사이즈의 축소를 글로스 다이(Gross Die) 확보에 적용할 수 있다. 또한, 칩 사이즈의 소형화(Chip Size Shrink)가 가능하며, 기존 양산 공정에 횡 전개하여 사용이 가능하다.
일 예시에 따르면 정전기 방전 보호 소자(100)의 신뢰성 특성은 HBM(Human Body Model), MM(Machine Model), CDM(Charged Device Model)중 어느 하나일 수 있다.
도 4는 예시적인 실시예들에 따른 정전기 방전 보호 소자의 전압, 전류 및 누설 전류를 측정한 그래프이다.
도 4는 TLP(Transmission Line Pulse) 시험 방법을 통해 제1 타입, 제2 타입 및 제3 타입으로 형성된 정전기 방전 보호 소자에서의 전압, 전류 및 누설 전류를 측정한 그래프를 나타낸다. 제1 타입은 비교예인 도 1에 따른 정전기 방전 보호 소자를 나타낸다. 제2 타입은 도 5의 실시예에 따른 정전기 방전 보호 소자를 나타낸다. 제3 타입은 도 3의 실시예에 따른 정전기 방전 보호 소자를 나타낸다. 점선으로 표시한 것은 제1 타입, 제2 타입, 제3 타입 각각에서의 누설 전류를 의미한다.
정전기 방전 보호 소자가 동작되는 전압을 트리거 전압 Vt1이라 지칭하면, 트리거 전압 Vt1은 보호하고자 하는 내부 집적 회로의 파괴전압보다 낮아야 한다. 또한, 정전기 방전 보호 소자가 트리거 된 후 하강된 전압을 홀딩 전압 Vh라 지칭하면, 상기 홀딩 전압 Vh은 상기 내부회로의 동작전압보다 높아야 한다. 또한, 누설전류 또는 이에 따른 열 생성 등으로 소자가 파괴되는 전압을 2차 트리거 전압 Vt2라 지칭하고, 전류를 2차 트리거 전류 It2라 지칭하며, 2차 트리거 전압 Vt2는 내부 집적 회로의 동작 전압 VDD와 상기 트리거 전압 Vt1의 사이에 있어야 한다.
도 4를 참조하면, 비교예에 해당하는 제1 타입과 본 발명의 실시예에 따른 제2 타입, 제3 타입에서 트리거 전압과 홀딩 전압은 거의 유사하나, 2차 트리거 전류는 제1 타입의 경우가 가장 낮고, 제2 타입 및 제3 타입의 경우 제1 타입보다 높은 2차 트리거 전류 값을 가질 수 있다. 따라서, 비교예에 비해 본 발명의 실시예들에서, 정전기 방전 보호 소자의 성능이 개선될 수 있다.
예를 들어, 제1 타입과 제3 타입을 비교하면 활성 영역의 폭(Active width)은 17% 증가 된 효과를 가질 수 있으며, 실험 결과 2차 트리거 전류 레벨은 약 20% 개선될 수 있다. 또한, 동일한 정전기 방전 특성을 갖는 소자를 더 작은 크기로 구현할 수 있다.
정전기 방전 보호 소자 설계 시 충족 되어야 될 특성 중 하나는, 정전기 서지(ESD surge)의 인가 시 균일하게 BJT가 턴 온 되어야 한다. 정전기 방전 보호 소자를 등가 회로로 표시했을 때, 하나의 정전기 방전 보호 소자에 복수의 BJT가 존재하는 경우 복수의 BJT가 균일하게 유사한 타이밍에 턴 온 되어야 한다. 이를 충족하기 위해 정전기 방전 보호 소자의 활성 영역에 밸러스트 저항(Ballast Resistors)이 형성되도록, 드레인 콘택(15a)을 제1 방향 및 제2 방향에서 둘러싸는 영역에 동일 디멘션의 실리사이드 블록층(16)(Silicide Blocking Layer, SBL)을 적용하여 정전기 방전 보호 소자의 특성을 확보할 수 있다. 다만 이 경우, 드레인 콘택(15a)을 둘러싸는 실리사이드 블록층(16)에 의해 활성 영역의 폭(Active Width) 전체를 정전기 방전 경로로 사용하는 것이 제한되므로, 충분한 방전 경로를 확보하지 못할 수 있다. 또한, 실리사이드 블록층(16)의 디멘션의 증가로 정전기 방전 보호를 위한 면적 손실이 증가할 수 있다.
본 발명에서는 활성 영역(140, 150)과, 가드 링 영역(190)의 사이에 낮은 농도로 도핑된 제2 웰 영역(170)을 형성하여, 소자(100)의 내압(BV) 증가를 통해 역방향 다이오드의 턴-온을 지연시켜 실리사이드 블록층(160)을 상대적으로 작은 면적으로 형성하면서도 동일한 효과를 도출할 수 있다. 또한 활성 영역에 드레인 콘택(151)을 추가 배치하여 활성 영역의 폭 전체를 정전기 방전 경로로 사용할 수 있으므로, 정전기 방전 보호 소자의 설계 특성인 트리거 전압과 홀딩 전압은 유지한 채 2차 트리거 전류 레벨만 증가하여 정전기 방전 보호 소자의 특성을 개선할 수 있다.
본 발명에 따른 정전기 방전 보호 소자(100)에서, 제2 웰 영역(170)은 활성 영역의 콘택과 가드 링 영역(190) 사이의 영역에 낮은 농도로 도핑된 웰 영역을 형성하는 어떠한 형태로도 구현이 가능할 수 있다. 이하의 도 5 내지 도 8을 참조하여 더욱 상세히 설명하기로 한다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 5b는 도 5a의 정전기 방전 보호 소자(100a)를 절단선 C-C'를 따라서 절단한 단면과, 절단선 C'-C''을 따라서 절단한 단면을 도시한다.
도 5c는 도 5a의 정전기 방전 보호 소자(100a)를 절단선 C'''-C''''을 따라서 절단한 단면을 도시한다.
앞선 도 3과 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다. 도 5 내지 도 8의 실시예에서, 앞선 도 3과 동일한 도면 번호를 가지지만 알파벳이 다른 경우에는, 도 3과 다른 실시예를 설명하기 위한 것이며, 앞서 서술한 동일한 도면 번호에서 설명한 특징은 동일할 수 있다.
도 5a 내지 도 5b에 따르면, 제2 웰 영역(170a)은 제1 방향에서 서로 분리되는 제1 영역(171a) 및 제2 영역(172a)을 포함할 수 있다. 일 예시에 따르면 제1 영역(171a)과 제2 영역(172a) 각각은 드레인 영역(150)의 경계의 아래에 배치될 수 있다.
앞선 도 3a에 따른 제2 웰 영역(170)은 하나의 웰 영역으로 제공되나, 도 5a에 따른 제2 웰 영역(170a)은 2개의 웰 영역인 제1 영역(171a) 및 제2 영역(172a)으로 나누어져 제공될 수 있다.
또한, 도 3a에 따른 제2 웰 영역(170)은 복수 개의 드레인 콘택(151) 전부와 기판(110)의 상면에 수직하는 방향에서 중첩되도록 형성될 수 있다. 반면 도 5에 따른 제2 웰 영역(170a)의 제1 영역(171a)은 복수 개의 드레인 콘택(151a1, 151a2, 151a3, 151a4) 중 양 끝단에 위치한 드레인 콘택(151a1)과만 기판(110)의 상면에 수직하는 방향에서 중첩되도록 형성될 수 있다.
일 예시에 따르면, 제1 영역(171a)과 제2 영역(172a)은 동일한 도핑 농도의 불순물로 도핑될 수 있다. 일 예시에 따르면, 제1 영역(171a)과 제2 영역(172a)의 기판(110)의 상면에 수직한 방향, 즉 제3 방향으로의 단면적의 넓이는 동일할 수 있다. 일 예시에 따르면 제1 영역(171a)과 제2 영역(172a)은 드레인 콘택(151)의 중심을 기준으로 서로 대칭될 수 있다. 제1 영역(171a)의 일단과 드레인 콘택(151)의 중심점 사이와의 거리는, 제2 영역(172a)의 타단과 드레인 콘택(151)의 중심점 사이와의 거리와 동일할 수 있다.
도 5b를 참조하면, 제2 웰 영역(170)의 제1 영역(171a)은 가장 끝단부에 위치한 드레인 콘택(151a1)과만 중첩되는 영역을 가질 수 있다.
도 5c를 참조하면, 제2 웰 영역(170)의 제1 영역(171a)은 실리사이드 블록층(160)의 일부와 기판(110)의 상면에 수직하는 방향에서 중첩되는 영역을 포함할 수 있다. 이를 통해 드레인 콘택(151)의 제1 방향(X축 방향)으로의 역방향 다이오드 브레이크다운을 방지할 수 있는 효과가 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 6b는 도 6a의 정전기 방전 보호 소자(100b)를 절단선 D-D'를 따라서 절단한 단면과, 절단선 D'-D''을 따라서 절단한 단면을 도시한다.
도 6c는 도 6a의 정전기 방전 보호 소자(100b)를 절단선 D'''-D''''을 따라서 절단한 단면을 도시한다.
도 6a 내지 도 6c의 실시예는, 도 5a 내지 도 5c와 같이 제2 웰 영역(170b)이 제1 영역(171b) 및 제2 영역(172b)으로 분리되는 점은 유사하나, 각각의 제1 영역(171b) 및 제2 영역(172b)이 게이트 구조체(130)와 기판(110)의 상면에 수직하는 방향, 제3 방향(Z축 방향)에서 중첩되는 영역을 갖는 점이 차이가 있다. 또한, 도 6b에서의 제1 영역(171b) 및 제2 영역(172b)은 기판(110)의 상면에 수직하는 방향에서 드레인 콘택(151)과 중첩되지 않을 수 있다.
도 6b를 참조하면, 제2 웰 영역(170b)의 제1 영역(171b)은 가장 끝단부에 위치한 드레인 콘택(151b1)과 중첩되지 않을 수 있다. 일 예시에 따르면 제2 웰 영역(170b)의 제1 영역(171b) 및 제2 영역(172b)은 복수의 드레인 콘택(151b1, 151b2, 151b3, 151b4) 중 어느 하나와도 기판(110)의 상면에 수직하는 방향에서 중첩되지 않을 수 있다. 다른 일 예시에 따르면, 제2 웰 영역(170b)의 제1 영역(171b)은 복수의 드레인 콘택(151b1, 151b2, 151b3, 151b4) 중 어느 하나와 기판(110)의 상면에 수직하는 방향에서 중첩되고, 제2 웰 영역(170b)의 제2 영역(172b)은 복수의 드레인 콘택(151b1, 151b2, 151b3, 151b4) 중 어느 하나와도 기판(110)의 상면에 수직하는 방향에서 중첩되지 않을 수 있다.
도 6c를 참조하면, 제2 웰 영역(170b)의 제1 영역(171b)은 게이트 구조체(130)와 기판(110)의 상면에 수직하는 방향인 제3 방향에서 중첩될 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 7b는 도 7a의 정전기 방전 보호 소자(100c)를 절단선 E-E'를 따라서 절단한 단면과, 절단선 E'-E''을 따라서 절단한 단면을 도시한다.
도 7a를 참조하면, 본 발명에 따른 제2 웰 영역(170c)은 제1 불순물 영역(170c1) 및 제2 불순물 영역(170c2)을 포함할 수 있다. 제1 불순물 영역(170c1)과 제2 불순물 영역(170c2)에 도핑되는 불순물의 도전형은 동일할 수 있다. 제1 웰 영역(120)이 P 타입의 불순물로 도핑되는 경우, 제1 불순물 영역(170c1)과 제2 불순물 영역(170c2)에 도핑되는 불순물의 도전형은 모두 N 타입의 불순물로 도핑될 수 있다. 제1 불순물 영역(170c1)과 제2 불순물 영역(170c2)에 도핑되는 불순물의 농도는 상이할 수 있다. 일 예시에 따르면 제1 불순물 영역(170c1)에 도핑되는 불순물의 농도가 제2 불순물 영역(170c2)에 도피되는 불순물의 농도보다 낮을 수 있다.
도 7b를 참조하면, 제1 불순물 영역(170c1) 및 제2 불순물 영역(170c2)은 인접하여 제공될 수 있다. 제1 불순물 영역(170c1) 및 제2 불순물 영역(170c2)은 선택적 에피텍셜 성장(SEG)으로 형성될 수 있다. 다른 일 예시에 따르면, 제1 불순물 영역(170c1) 및 제2 불순물 영역(170c2)은 적층되어 제공될 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 정전기 방전 보호 소자를 도시하는 평면도 및 단면도이다.
도 8b는 도 8a의 정전기 방전 보호 소자(100d)를 절단선 F-F'를 따라서 절단한 단면과, 절단선 F'-F''을 따라서 절단한 단면을 도시한다.
일 예시에 따르면, 도 3 내지 도 7의 실시예에서는 NMOS의 형태로 정전기 방전 보호 소자가 제공되는 구성을 설명하였다. 도 8의 실시예에 따르면 PMOS의 형태로 정전기 방전 보호 소자가 제공될 수 있다.
일 예시에 따르면, 제1 웰 영역(120d)은 N 타입의 불순물로 도핑될 수 있다. 일 예시에 따르면 소스 영역(140d) 및 드레인 영역(150d)은 P 타입의 불순물로 도핑될 수 있다. 가드 링 영역(190d)은 N 타입의 불순물로 도핑될 수 있다. 제2 웰 영역(170d)은 P 타입의 불순물로 도핑될 수 있다. 제2 웰 영역(170d)에 도핑되는 P 타입의 불순물의 농도는, 드레인 영역(150d)에 도핑되는 P 타입의 불순물의 농도보다 낮은 농도일 수 있다.
본 발명과 같은 정전기 방전 보호 소자(100d)는, 레이아웃의 확인 또는 활성 영역(140, 150)에서 가드 링 영역(190)까지의 수직 단면도를 통해 확인하는 것이 가능하다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 정전기 방전 보호 소자 110: 기판
120: 제1 웰 영역 130: 게이트 구조체
131: 게이트 전극 132: 게이트 스페이서
133: 게이트 유전층 140: 소스 영역
150: 드레인 영역 151: 드레인 콘택
160: 실리사이드 블록층 170: 제2 웰 영역
180: 소자 분리 영역 190: 가드 링 영역
200: 내부 집적 회로 300: 제1 패드
400: 제2 패드

Claims (10)

  1. 기판;
    정전기 방전 보호 소자;
    상기 정전기 방전 보호 소자와 전기적으로 연결된 내부 집적 회로;
    상기 정전기 방전 보호 소자 및 상기 내부 집적 회로와 전기적으로 연결된 제1 패드 및 제2 패드를 포함하되,
    상기 정전기 방전 보호 소자는,
    상기 기판 내에 배치되고, 제1 도전형의 불순물로 도핑되는 제1 웰 영역;
    상기 기판 상에서 제1 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체의 양측에서 상기 기판 내에 배치되며 제2 도전형의 불순물로 도핑되는 소스 영역과 드레인 영역;
    상기 드레인 영역에 전기적으로 연결되는 드레인 콘택;
    상기 드레인 콘택과 상기 게이트 구조체 사이에 배치되며, 상기 기판의 상면에 배치되는 실리사이드 블록층; 및
    상기 드레인 영역의 아래에 배치되며, 상기 제2 도전형의 불순물로 도핑되는 제2 웰 영역;을 포함하고,
    상기 제2 웰 영역에 도핑된 상기 제2 도전형의 불순물의 농도는, 상기 드레인 영역에 도핑된 상기 제2 도전형의 불순물의 농도보다 낮은 반도체 장치.
  2. 제1항에 있어서,
    상기 소스 영역과 상기 드레인 영역 주변에 배치되는 소자 분리 영역;을 더 포함하며,
    상기 제2 웰 영역은 상기 소자 분리 영역의 하부에 인접하여 배치되는 반도체 장치.
  3. 제1항에 있어서,
    상기 소스 영역과 상기 드레인 영역 주변에 배치되는 소자 분리 영역; 을 더 포함하며,
    상기 기판 상에 배치되고, 상기 제1 도전형의 불순물로 도핑되며, 상기 소자 분리 영역의 바깥 부분에 배치되는 가드 링 영역;을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 웰 영역은 상기 제1 방향으로 연장되며, 상기 가드 링 영역과 분리되는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 웰 영역의 적어도 일부 영역은 상기 게이트 구조체와 상기 기판의 상면에 수직하는 방향에서 중첩되는 영역을 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 웰 영역은 상기 제1 방향에서 서로 분리되는 제1 영역 및 제2 영역을 포함하며, 상기 제1 영역과 상기 제2 영역 각각은 상기 드레인 영역의 경계의 아래에 배치되는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 웰 영역의 상기 제1 방향과 수직한 제2 방향의 길이는,
    상기 드레인 콘택의 상기 제2 방향의 길이보다 큰 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 웰 영역은 서로 다른 도핑 농도를 가지며 상기 제2 도전형으로 도핑되는 제1 불순물 영역; 및 제2 불순물 영역;을 포함하는 반도체 장치.
  9. 제1 도전형의 불순물로 도핑되는 제1 웰 영역;
    상기 제1 웰 영역 상에서 제1 방향으로 연장되는 2개의 게이트 구조체;
    상기 2개의 게이트 구조체의 사이에 형성되며, 제2 도전형의 불순물로 도핑되는 드레인 영역을 포함하는 3개의 활성 영역;
    상기 드레인 영역에 전기적으로 연결되는 드레인 콘택을 포함하는 복수의 콘택;
    상기 드레인 영역 상에 배치되며, 상기 드레인 콘택의 양 옆으로 연장되어 상기 2개의 게이트 구조체와 인접하여 배치되는 실리사이드 블록층; 및
    상기 드레인 영역의 아래에 형성되며, 상기 드레인 영역에 도핑된 상기 불순물의 농도보다 낮은 농도의 상기 제2 도전형의 불순물로 도핑되는 제2 웰 영역;을 포함하는 정전기 방전 보호 소자.
  10. 제9항에 있어서,
    상기 3개의 활성 영역 주변에 배치되는 소자 분리 영역; 을 더 포함하며,
    상기 제1 도전형의 불순물로 도핑되며, 상기 소자 분리 영역의 바깥 부분에 배치되는 가드 링 영역;을 더 포함하고,
    상기 제2 웰 영역은 상기 실리사이드 블록층의 일부 영역과 상기 제1 웰 영역의 상면에 수직하는 방향에서 중첩되는 영역을 갖는 정전기 방전 보호 소자.
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