CN103311237A - 基于FinFET的ESD器件及其形成方法 - Google Patents

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Abstract

本发明公开了一种器件，该器件包括多个STI区、位于多个STI区之间且相互平行的多个半导体条以及位于半导体条上方的多个半导体鳍状件。栅堆叠件设置在多个半导体鳍状件的上方并横穿多个半导体鳍状件。漏极外延半导体区设置在栅堆叠件的一侧并与多个半导体鳍状件连接。漏极外延半导体区包括与半导体鳍状件相邻的第一部分，其中第一部分形成位于多个半导体条上方并与多个半导体条对准的连续区。漏极外延半导体区还包括与第一部分相比远离栅堆叠件的第二部分。第二部分中的每一个都位于一个半导体条上方并与该半导体条对准。第二部分相互平行并由介电材料相互分隔开。本发明还公开了基于FinFET的ESD器件及其形成方法。

Description

基于FinFET的ESD器件及其形成方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及基于FinFET的ESD器件及其形成方法。
背景技术
在集成电路附近因静电荷的积聚可产生极高电压。高电势可形成集成电路的输入缓冲区或输出缓冲区。高电势可由某人触及与输入或输出缓冲区电接触的封装引脚而造成。当将静电荷放电时，在集成电路的封装节点产生高电流。这种现象被称为静电放电(ElectroStatic Discharge，ESD)。由于ESD可能破坏整个集成电路，因此对半导体器件而言ESD是个严重的问题。
ESD瞬变的持续时间非常短暂，典型地大约是几纳秒，而且常规的断路器反应不能足够迅速因而不能提供适当的保护。由于这个原因，在集成电路中合并ESD器件已是众所周知。通常的，在封装引脚之间连接双向二极管串以保护相应的电路。也使用其它的ESD器件例如晶体管。ESD器件也广泛用于电力线之间以保护连接在电力线之间的内部电路以及将ESD电流导入到大地。
鳍式场效应晶体管(FinFET)结构可用于形成ESD器件。为使ESD器件的形成工艺与FinFET结构的形成相配，将FinFET连接以构成ESD保护电路，其中ESDFinFET的沟道用于传导ESD电流。不幸地是，这种方法面临设计及工艺上的问题。为提供高ESD保护能力，需要将多个FinFET器件(有时多达10,000个FinFET)并联连接。这意味着这些FinFET中的任何一个被击穿都可能导致整个ESD保护电路发生故障。因而这些FinFET均需导通。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：
多个浅沟槽隔离(STI)区；
位于所述多个STI区之间且相互平行的多个半导体条；
位于所述多个半导体条上方的多个半导体鳍状件；
位于所述多个半导体鳍状件上方并横穿所述多个半导体鳍状件的栅堆叠件；以及
位于所述栅堆叠件的一侧的漏极外延半导体区，所述漏极外延半导体区连接到所述多个半导体鳍状件，其中所述漏极外延半导体区包括：
与所述多个半导体鳍状件相邻的第一部分，其中所述第一部分形成为位于所述多个半导体条上方并与所述多个半导体条对准的连续区；和
与所述第一部分相比远离所述栅堆叠件的第二部分，其中所述第二部分中的每一个都位于所述多个半导体条中的一个上方并与该半导体条对准，以及所述第二部分相互平行并且被介电材料相互分隔。
在可选实施例中，所述器件还包括源极外延半导体区，其中所述漏极外延半导体区和所述源极外延半导体区位于所述栅堆叠件的相对侧，以及所述源极外延半导体区是位于所述多个半导体条上方并与所述多个半导体条对准的连续区。
在可选实施例中，所述器件还包括位于所述漏极外延半导体区的所述第二部分上方并与所述漏极外延半导体区的所述第二部分电连接的漏极接触塞。
在可选实施例中，所述漏极外延半导体区的所述第二部分之间具有空隙，以及所述空隙形成在所述漏极接触塞的相对侧。
在可选实施例中，所述漏极外延半导体区的所述第二部分的顶面低于所述第一部分的顶面。
在可选实施例中，所述栅堆叠件和所述漏极外延半导体区形成鳍式场效应晶体管(FinFET)，以及其中所述FinFET包括在静电放电(ESD)器件中。
在可选实施例中，所述漏极外延半导体区与输入/输出焊盘连接，以及所述FinFET的源极与VSS连接。
根据本发明的另一方面，还提供了一种器件，包括：
多个浅沟槽隔离(STI)区；
位于多个STI区之间且相互平行的多个半导体条；
位于所述多个半导体条上方的多个半导体鳍状件；以及
位于所述多个半导体鳍状件上方并横穿所述多个半导体鳍状件的第一栅堆叠件和第二栅堆叠件；以及
位于所述第一栅堆叠件和所述第二栅堆叠件之间的漏极外延半导体区，其中所述漏极外延半导体区在靠近所述第一栅堆叠件和所述第二栅堆叠件的区域中形成连续漏极区，以及在靠近所述第一栅堆叠件与所述第二栅堆叠件之间的中部的区域中分成多个外延条。
在可选实施例中，所述器件还包括：第一源极外延区，其中所述第一源极外延区和所述漏极外延半导体区位于所述第一栅堆叠件的相对侧；以及，第二源极外延区，其中所述第二源极外延区和所述漏极外延半导体区位于所述第二栅堆叠件的相对侧，以及所述第一源极外延区和所述第二源极外延区中的每一个都是位于所述多个半导体条上方并与所述多个半导体条对准的连续区。
在可选实施例中，所述漏极外延半导体区与输入/输出焊盘或VDD连接，以及所述第一源极外延区和所述第二源极外延区与VSS连接。
在可选实施例中，所述器件还包括覆盖所述漏极外延半导体区的所述多个外延条并与所述多个外延条电连接的漏极接触塞，其中所述漏极接触塞未覆盖所述漏极外延半导体区的所述连续漏极区。
在可选实施例中，所述器件还包括使得所述漏极外延半导体区的所述多个外延条相互分隔的介电材料。
在可选实施例中，所述多个外延条的顶面低于所述连续漏极区的顶面。
根据本发明的又一方面，还提供了一种方法，包括：
实施外延以自多个半导体条生长多个外延区，所述多个半导体条位于多个浅沟槽隔离(STI)区之间；
继续所述外延，其中靠近栅堆叠件的所述多个外延区的第一部分被合并成连续漏极外延区，以及与所述第一部分相比远离所述栅堆叠件的所述多个外延区的第二部分相互分隔；以及
当所述多个外延区的所述第二部分相互分隔时，形成与所述多个外延区的所述第二部分电连接的接触塞。
在可选实施例中，所述接触塞未覆盖所述连续漏极外延区。
在可选实施例中，所述方法还包括：形成位于多个半导体鳍状件上方并横穿所述多个半导体鳍状件的所述栅堆叠件，其中所述多个半导体鳍状件中的每一个都位于所述多个半导体条中的一个上方并与该半导体条对准；以及，蚀刻所述多个半导体鳍状件未被所述栅堆叠件覆盖的部分，使所述多个半导体条暴露，以及自所述多个半导体条的暴露部分生长所述多个外延区。
在可选实施例中，所述方法还包括在所述多个外延区的所述第二部分上方形成硅化物区，其中所述硅化物区未覆盖所述连续漏极外延区以及所述多个外延区的所述第二部分的一部分。
在可选实施例中，所述方法还包括：在所述连续漏极外延区以及所述多个外延区的所述第二部分的一部分的上方形成电阻保护氧化物层(RPO)，所述电阻保护氧化物层接触所述连续漏极外延区以及所述多个外延区的所述第二部分的一部分；以及，在形成所述RPO的步骤之后，在所述多个外延区的所述第二部分的暴露部分上形成所述硅化物区。
在可选实施例中，在实施所述外延的步骤以及继续所述外延的步骤期间，形成源级外延区，所述源级外延区以及所述连续漏极外延区位于所述栅堆叠件的相对侧，以及所述源极外延区是覆盖所述多个半导体条的连续半导体区。
在可选实施例中，所述方法还包括将所述接触塞与输入/输出焊盘连接，以及将所述源极外延区与VSS电源连接。
附图说明
为更完整地理解实施例及其优点，现将结合附图进行的以下描述作为参考，其中：
图1到图5F是根据一些示范性实施例的制造静电放电(ESD)器件的中间阶段的截面图，立体图以及俯视图。
具体实施方式
下面详细讨论本发明各实施例的制造和使用。然而，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
根据各种示范性的实施例提供了基于鳍式场效应晶体管(FinFET)的静电放电(ESD)器件以及形成基于FinFET的ESD器件的方法。示出了形成ESD器件的各中间阶段。讨论了各实施例的变化。在各视图及例示的实施例中，相同的参考数字用于表示相同的元件。
图1到图5F示出了根据一些示范性实施例的形成ESD器件的中间阶段的截面图、立体图以及俯视图。图1示出了衬底20的立体图。在一些实施例中，衬底20包括块状硅。可选地，衬底20包括块状硅锗(SiGe)或其它半导体材料。可对衬底20掺杂p型杂质或n型杂质以形成阱区，其中所述阱区的导电类型取决于最终得到的FinFET和ESD器件的类型。
浅沟槽隔离(STI)区22形成在衬底20中。在一些实施例中，通过蚀刻衬底形成凹槽，然后用介电材料填充凹槽来形成STI区22，介电材料例如是高密度等离子体(HDP)氧化物、正硅酸乙(TEOS)氧化物或类似材料。然后实施化学机械抛光CMP以去除介电材料的过量部分，剩下的部分即为STI区。位于STI区22之间的衬底20的部分在下文中称为半导体条24。接下来，对STI区22开槽使得STI区22的顶面低于半导体条24的顶面。高于STI区22的顶面的半导体条24的部分因而形成半导体鳍状件26。
图2示出了栅堆叠件30和32的形成，栅堆叠件30和32相互平行。栅堆叠件30和32中的每一个都形成在多个半导体鳍状件26的侧壁和顶面。栅堆叠件30和32中的每一个都包括栅极介电层34以及栅电极35(在图2中未示出，请参考图4B)。栅极介电层34可包括通常使用的介电材料例如氧化物、氮化物、氮氧化物、高K电介质(如Ta2O5、Al2O3、HfO、Ta2O5、SiTiO3、HfSiO、HfSiON、ZrSiON)以及它们的组合。根据一些实施例，栅电极35可由多晶硅形成。可选地，栅电极35可由通常使用的其它的导电材料形成，包括金属(例Ni、Ti、Ta、Hf以及它们的组合)；金属氧化物(如NiSi、MoSi、HfSi以及它们的组合)；以及金属氮化物(如TiN、TaN、HfN、HfAlN、MoN、NiAlN以及它们的组合。
继续参考图2，栅堆叠件30之间的距离D1大于距离D2，距离D2是从栅堆叠件30中的一个到其相邻的栅堆叠件32的距离。在一些示范性的实施例中，D1/D2的比率大于大约7。在一些实施例中，距离D1也可大于大约1μm。可以知道，本说明中列举的尺寸仅是示例性的，它们可改变成不同的值。
参考图3，蚀刻未被栅堆叠件30和32覆盖的半导体鳍状件26的部分。被栅堆叠件30和32覆盖的半导体鳍状件26的部分受到保护，因而基本上未被蚀刻。在一些实施例中，半导体鳍状件26的未覆盖部分基本上被整体去除，而半导体条24未被蚀刻。在可选实施例中，蚀刻半导体鳍状件26的未覆盖部分的顶部，而不蚀刻半导体鳍状件26的未覆盖部分的底部。在另一些可选实施例中，不对半导体鳍状件26进行蚀刻，因而后续实施的外延在未蚀刻的半导体鳍状件26上实施。
接下来，如图4A到4D所示，实施选择性外延生长以形成外延半导体材料36，所述外延半导体材料36自半导体鳍状件26或半导体条24的暴露表面生长。图4A示出了最终得到的结构的立体图。在本说明书中，在每个栅堆叠件30及其相邻的栅堆叠件32之间的半导体材料36的部分被称为源极外延区36A。在两个栅堆叠件30之间的半导体材料36的部分被称为漏极外延区36B。在一些实施例中，半导体材料36由与衬底20相同的材料形成。在可选实施例中，半导体材料36由与衬底20不同的材料形成。例如，在最终得到的FinFET为p型FinFET的实施例中，半导体材料36可包括硅锗(SiGe)。可选地，在最终得到的FinFET为n型FinFET的实施例中，半导体材料36可包括碳化硅(SiC)。
由于距离D1具有较大的值以及所示出的在两栅堆叠件30之间的器件区所占用的晶片面积相对较大，因而漏极外延区36B的不同部分的生长率具有显著差异。图4B示出了沿图4A中的剖面线4B-4B获得的截面图。注意到，尽管图4A示出了具有台阶的外延区36B的顶面，但在实际剖面图中，外延区36B的顶面的高度是渐变的，如图4B所示。漏极外延区36B可具有碟形剖面的顶面，并且中间部分(靠近两栅堆叠件30的中间)低于靠近栅堆叠件32的部分。换言之，在图4B的截面图中，漏极外延区36B的第一部分36B1具有高度H1，所述高度H1大于漏极外延区36B的第二部分36B2的高度H2。第一部分36B 1与栅堆叠件30相邻，以及第二部分36B2在栅堆叠件30的中间。从栅堆叠件30到两栅堆叠件30的中点，外延区36B的顶面逐渐地连续降低。
图4C和4D是图4A中所示结构的截面图，其中分别是在图4A中沿剖面线4C-4C以及剖面线4D-4D的截面图。参考图4C，由于外延生长包括垂直生长和水平生长，所以自每个半导体鳍状件/条24/26生长的漏极外延区36B的部分最终与自相邻鳍状件/条24/26生长的漏极外延区36B的部分合并。合并出现在靠近栅堆叠件30的区域(例如，36B1)。此外，自半导体鳍状件/条24/26中的一个生长的源极外延区36A的部分与自相邻鳍状件/条24/26生长的外延区36B的部分合并。源极外延区36A的相应剖面也与图4C所示的相似。
参考图4D，在靠近栅堆叠件30中间的区域(例如，36B2)生长较慢，因而漏极外延区36B形成了没有相互合并的独立的条36B2。
图5A到5F示出了源极接触塞38和漏极接触塞40以及在下面的硅化物区42(在图5A中未示出，请参考图5C到5F)形成的立体图、俯视图以及截面图。参考图5A，源极接触塞38形成在相应的下面的源极外延区36A的上方，并与源极外延区36A电连接。漏极接触塞40形成在漏极外延区36B的上方，并与漏极外延区36B电连接。源极接触塞38以及漏极接触塞40可形成纵向方向与栅堆叠件30和32的纵向方向平行的条。
图5B示出了图5A中所示结构的俯视图。在俯视图中，漏极外延区36B2包括在其中的多个空隙43。空隙43将自不同的半导体鳍状件/条24/26生长的外延材料36的部分36B2相互分隔。在后续的步骤中，空隙43的一部分填充有漏极接触塞40，以及空隙43的剩余部分填充有介电材料。此外，漏极接触塞40横穿漏极外延区36B的未合并部分36B2。在一些实施例中，漏极接触塞40未覆盖漏极外延区36B的合并部分36B1。空隙43可延伸至漏极接触塞40的相对侧。
图5C示出了图5A所示结构的截面图，其中所述截面图沿图5A中的剖面线5C/5D-5C/5D获得到。硅化物区42形成在漏极外延区36B的顶面上。在一些实施例中，漏极接触塞40具有与栅电极35的顶面35A大体齐平的顶面40A(图4B)。相应的漏极接触塞40有时可称为M0OD。在可选实施例中，如图5D所示，可能具有多个漏极接触塞40，所述多个漏极接触塞40的顶面与金属线45的底面接触。金属线45可在底部金属层M1中。
图5E和5F示出了图5A所示结构的截面图，其中所述截面图沿图5A中的剖面线5E/5F-5E/5F获得到。在一些实施例中，如图5E所示，后硅化物方法被用于形成硅化物区42。在后硅化物方法中，首先形成介电层44。通过在介电层44中形成一开口以暴露漏极外延区36B的部分，然后在漏极外延区36B的暴露部分上实施自对准硅化，从而形成硅化物区42。因此，硅化物区42具有与漏极接触塞40的相应边缘对准的边缘。然而，漏极外延区36B的其它部分可不具有形成在其上的硅化物区。这可有助于提高漏极电阻，因而可更均匀地使根据实施例的ESD器件导通。
在图5F中，先硅化物方法用于形成硅化物区42。在先硅化物方法中，形成电阻保护氧化物层(Resistive Protective Oxide，RPO)46，其中RPO46至少覆盖了未合并的漏极外延区36B2的部分。图5B和图5F示意性地示出了区域48，在区域48中形成RPO。再如图5F所示，在RPO 46形成后，在未形成RPO 46的地方形成硅化物区42。在这些实施例中，硅化物区42可延伸为稍微超过各个漏极接触塞40的相应边缘之外。在图5E及5F中，在形成漏极硅化物区42的同时也形成源极硅化物区42’。源极硅化物区42’可形成在整个源极外延区36A的上面。
再参考图5A，图5A到图5F所示的结构形成了ESD器件50，其包括共享公共漏极区36B的两个FinFET 52。每个FinFET 52还包括源极外延区36A。在一些实施例中，漏极接触塞40连接到输入/输出(I/O)焊盘(I/Opad)或电源节点VDD，以及源极接触塞38连接到可能是电接地的电源节点VSS。在可选实施例中，当FinFET 52是n型FinFET时，漏极接触塞40可连接到电路的输出焊盘，源极接触塞38可连接到电源接点VSS，以及栅堆叠件30的栅电极35(图4B)可连接到内部电路或VSS。相反地，当FinFET 52是p型FinFET时，漏极接触塞40可连接到电路的输出焊盘，源极接触塞38可连接到电源接点VDD，以及栅堆叠件30的栅电极35可连接到内部电路或VDD。栅堆叠件32的电极35可以是电浮置的。
在实施例中，通过形成未合并的漏极外延区而增加了ESD器件50的漏极电阻。因而多个ESD器件50可均导通。实施例不需要另外的工艺步骤以及光刻掩模。
根据实施例，一种器件，包括：多个STI区，在所述STI区之间并且相互平行的多个半导体条，以及在所述半导体条上方的多个半导体鳍状件。栅堆叠件设置在所述多个半导体鳍状件的上方并横跨所述多个半导体鳍状件。漏极外延半导体区设置在所述栅堆叠件的侧壁上并连接到所述多个半导体鳍状件。所述漏极外延半导体区包括与所述多个半导体鳍状件相邻的第一部分，其中所述第一部分形成在所述多个半导体条上方并且与所述多个半导体条对准的连续区。所述漏极外延半导体区还包括与所述第一部分相比远离所述栅堆叠件的第二部分。所述第二部分中的每一个在所述多个半导体条中的一个的上方并与该半导体条对准。所述第二部分相互平行，以及通过介电材料而相互隔离。
根据其它实施例，一种器件，包括：多个STI区，在所述多个STI区之间并且相互平行的多个半导体条，以及在所述多个半导体条上方的多个半导体鳍状件。第一栅堆叠件以及第二栅堆叠件设置在所述多个半导体鳍状件上方并且横跨所述多个半导体鳍状件。漏极外延半导体区位于所述第一栅堆叠件和所述第二栅堆叠件之间。所述漏极外延半导体区在靠近所述第一以及第二栅堆叠件的区域形成连续漏极区，并且在靠近所述第一以及第二栅堆叠件的中间的区域被分成多个外延条。
根据又一些实施例，一种方法，包括：实施外延以从多个半导体条生长多个外延区，所述多个半导体条位于多个STI区的中间。继续外延，使得所述多个外延区的靠近栅堆叠件的第一部分合并成连续漏极外延区，以及所述多个外延区的与所述第一部分相比远离所述栅堆叠件的第二部分相互分隔开。当所述多个外延区的所述第二部分被相互分隔时，形成与所述多个外延区的所述第二部分电连接的接触塞。
尽管已经详细地描述了本发明及其优点，但应该理解为，在不背离所附权利要求限定的本发明主旨和范围的情况下，可以做各种不同的改变，替换和更改。而且，本申请的范围并不旨在仅限于本说明书中描述的工艺、机器、制造，材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，这样的工艺、机器、制造、材料组分、装置、方法或步骤应该包括在所附权利要求的范围内。此外，每项权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种器件，包括：
多个浅沟槽隔离(STI)区；
位于所述多个STI区之间且相互平行的多个半导体条；
位于所述多个半导体条上方的多个半导体鳍状件；
位于所述多个半导体鳍状件上方并横穿所述多个半导体鳍状件的栅堆叠件；以及
位于所述栅堆叠件的一侧的漏极外延半导体区，所述漏极外延半导体区连接到所述多个半导体鳍状件，其中所述漏极外延半导体区包括：
与所述多个半导体鳍状件相邻的第一部分，其中所述第一部分形成为位于所述多个半导体条上方并与所述多个半导体条对准的连续区；和
与所述第一部分相比远离所述栅堆叠件的第二部分，其中所述第二部分中的每一个都位于所述多个半导体条中的一个上方并与该半导体条对准，以及所述第二部分相互平行并且被介电材料相互分隔。
2.根据权利要求1所述的器件，还包括源极外延半导体区，其中所述漏极外延半导体区和所述源极外延半导体区位于所述栅堆叠件的相对侧，以及所述源极外延半导体区是位于所述多个半导体条上方并与所述多个半导体条对准的连续区。
3.根据权利要求1所述的器件，还包括位于所述漏极外延半导体区的所述第二部分上方并与所述漏极外延半导体区的所述第二部分电连接的漏极接触塞。
4.一种器件，包括：
多个浅沟槽隔离(STI)区；
位于多个STI区之间且相互平行的多个半导体条；
位于所述多个半导体条上方的多个半导体鳍状件；以及
位于所述多个半导体鳍状件上方并横穿所述多个半导体鳍状件的第一栅堆叠件和第二栅堆叠件；以及
位于所述第一栅堆叠件和所述第二栅堆叠件之间的漏极外延半导体区，其中所述漏极外延半导体区在靠近所述第一栅堆叠件和所述第二栅堆叠件的区域中形成连续漏极区，以及在靠近所述第一栅堆叠件与所述第二栅堆叠件之间的中部的区域中分成多个外延条。
5.根据权利要求4所述的器件，还包括：
第一源极外延区，其中所述第一源极外延区和所述漏极外延半导体区位于所述第一栅堆叠件的相对侧；以及
第二源极外延区，其中所述第二源极外延区和所述漏极外延半导体区位于所述第二栅堆叠件的相对侧，以及所述第一源极外延区和所述第二源极外延区中的每一个都是位于所述多个半导体条上方并与所述多个半导体条对准的连续区。
6.根据权利要求5所述的器件，其中，所述漏极外延半导体区与输入/输出焊盘或VDD连接，以及所述第一源极外延区和所述第二源极外延区与VSS连接。
7.一种方法，包括：
实施外延以自多个半导体条生长多个外延区，所述多个半导体条位于多个浅沟槽隔离(STI)区之间；
继续所述外延，其中靠近栅堆叠件的所述多个外延区的第一部分被合并成连续漏极外延区，以及与所述第一部分相比远离所述栅堆叠件的所述多个外延区的第二部分相互分隔；以及
当所述多个外延区的所述第二部分相互分隔时，形成与所述多个外延区的所述第二部分电连接的接触塞。
8.根据权利要求7所述的方法，其中，所述接触塞未覆盖所述连续漏极外延区。
9.根据权利要求7所述的方法，还包括：
形成位于多个半导体鳍状件上方并横穿所述多个半导体鳍状件的所述栅堆叠件，其中所述多个半导体鳍状件中的每一个都位于所述多个半导体条中的一个上方并与该半导体条对准；以及
蚀刻所述多个半导体鳍状件未被所述栅堆叠件覆盖的部分，使所述多个半导体条暴露，以及自所述多个半导体条的暴露部分生长所述多个外延区。
10.根据权利要求7所述的方法，还包括在所述多个外延区的所述第二部分上方形成硅化物区，其中所述硅化物区未覆盖所述连续漏极外延区以及所述多个外延区的所述第二部分的一部分。
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