CN106233467A - 鳍式场效应晶体管栅控二极管 - Google Patents
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Abstract
提供一种半导体器件(500a)。半导体器件(500a)包括：具有多个finFET单元(300a)的鳍式场效晶体管(finFET)阵列。finFET单元(300a)的每一个包括衬底(200)，具有沿第一方向(400)的鳍片(204)。第一金属条图案(210)和第二金属条图案(220)形成在鳍片(204)上，沿不同于第一方向(400)的第二方向(402)延伸。第一和第二金属条图案(210，220)分别共形地形成在鳍片的相对侧壁(207)和上表面(205)上。第一触点(212)和第二触点(214)形成在鳍片(204)上。第一和第二金属条图案(210，220)设置在第一和第二触点(212，214)之间。第一虚拟触点(216)形成在鳍片(204)上，夹在第一和第二金属条图案(210，220)之间。
Description
相关申请的交叉引用
本申请要求2014年5月27日递交的申请号为62/003,265的美国临时案的优先权，在此合并参考此案的全部内容。
技术领域
本发明涉及一种半导体器件(semiconductor device)，以及特别地涉及一种用于鳍式场效应晶体管(fin field-effect transistor，finFET)栅控二极管(gated diode)器件的设计。
背景技术
集成电路设计需求一种用于电子器件的收缩(shrinkage)沟道(channel)长度，以及，用于多功能单元的增加的输入/输出连接数量(引脚数)。因此，鳍状(fin-like)电子器件已发展为用于增加该单元的引脚接入。然而，在高密度的鳍状电子器件中，寄生电容和自发热的问题变得明显。
因此，需要一种新颖的鳍状电子器件。
发明内容
提供了一种半导体器件。半导体器件的示例性实施例包括：具有多个finFET单元的鳍式场效应晶体管(finFET)阵列。每一个finFET单元包括：具有沿第一方向的鳍片的衬底。第一金属条图案和第二金属条图案形成在该鳍片上，沿不同于该第一方向的第二方向延伸。该第一金属条图案和该第二金属条图案分别共形地形成在该鳍片的相对侧壁和上表面上。第一触点和第二触点形成在该鳍片上。该第一金属条图案和该第二金属条图案设置在该第一触点和该第二触点之间。第一虚拟触点形成在该鳍片上，夹在该第一金属条图案和该第二金属条图案之间。
半导体器件的另一示例性实施例包括：具有多个finFET单元的鳍式场效应晶体管(finFET)阵列。每一个finFET单元包括：具有沿第一方向的鳍片的衬底。第一触点形成在该鳍片上，以及耦合至形成于该鳍片的第一部分中的第一导电类型的第一掺杂区。第二触点形成在该鳍片上，以及耦合至形成于该鳍片的第二部分中的第二掺杂区。该第二掺杂区具有与该第一导电类型相对的第二导电类型。第一栅极条和第二栅极条形成在该鳍片上，位于该第一触点和该第二触点之间，以及彼此被第三触点分开。该第三触点、第一栅极条和第二栅极条是电浮动的。
提供了一种鳍状电子器件。鳍状电子器件的示例性实施例包括：由具有第一间距的多个场效应晶体管(finFET)单元组成的器件阵列。每一个finFET单元包括：具有沿第一方向的鳍片的衬底。形成在该鳍片上的第一触点耦合至形成于该鳍片的第一部分中的第一导电类型的第一掺杂区。形成在该鳍片上的第二触点耦合至形成于该鳍片的第二部分中的第二掺杂区。该第二掺杂区具有与该第一导电类型相对的第二导电类型。第一栅极条和第二栅极条形成在该鳍片上，位于该第一触点和该第二触点之间，且彼此被第一虚拟触点分开。该第一虚拟触点与该第一栅极条和该第二栅极条分开第一距离，该第一距离等于该第一间距的四分之一。
参照附图，以下实施例中给出详细的描述。
附图说明
通过阅读参照附图所作出的后续详细描述和示例，可以充分理解本发明，其中：
图1是根据本发明一些实施例的半导体器件的俯视图；
图2是根据本发明一些实施例的半导体器件的俯视图；
图3是根据本发明一些实施例的图1的一部分的透视图，示出了由finFET单位晶格构成的鳍式场效应晶体管(finFET)阵列；
图4是根据发明一些实施例的半导体器件的俯视图；
图5是根据发明一些实施例的半导体器件的俯视图；
图6是根据本发明一些实施例的图4的一部分的透视图，示出了由finFET单位晶格构成的鳍式场效应晶体管(finFET)阵列；
图7是根据一些实施例示出的一种模拟输入/输出(I/O)电路的等效电路图。
具体实施方式
以下描述为实施本发明的较佳实施例，该描述用于说明本发明的一般原理的目的，而不应当视为限制意义。本发明的范围参照所附的权利要求书确定。
本发明将针对特定实施例以及参照某些附图进行描述，但本发明并不限于此，以及仅受权利要求书的限制。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明目的，一些组件的大小可能被放大而未按比例绘制。尺寸和相对尺寸不对应于本发明中的实际尺寸。
实施例提供了半导体器件。该半导体器件包括：排列为(arranged as)阵列的鳍式场效应晶体管(以下简称为，finFET)单位晶格(unit cell)。finFET单位晶格用作(serveas)finFET栅控二极管器件，能够被用来作finFET技术中的静电放电(electrostaticdischarge，ESD)保护器件。finFET单位晶格包括：插入在阳极触点与阴极触点之间的至少一个虚拟(dummy)触点(contact)。此外，两个栅极带(gate strip)设置在一个finFET单位晶格中。该虚拟触点是电浮动的(electrically floating)，以使得阳极和阴极之间的距离(space)增大。每一个finFET单位晶格可以被用来作栅控二极管，该栅控二极管具有减小的寄生电容的，例如，触点至栅极(contact-to-gate)的寄生电容，金属层至栅极(metallayer-to-gate)的寄生电容，触点至触点(contact-to-contact)的寄生电容(阳极至阴极(anode-to-cathode)的寄生电容)或者金属层至金属层(metal layer-to-metal layer)的寄生电容。
在一些实施例中，具有一间距(pitch)的多个finFET单位晶格往特定方向周期性地排列。在一些实施例中，任意两个相邻的finFET单位晶格示出了两者间界面的镜像对称性。换言之，任意两个相邻的finFET单位晶格是彼此的镜像。
图1是根据本发明一些实施例的半导体器件500a/600a的俯视图(top view)。图3是根据本发明一些实施例的图1的一部分的透视图(perspective view)，示出了由finFET单位晶格300a构成的鳍式场效应晶体管(finFET)阵列。如图1和图3所示，半导体器件500a/600a包括：沿方向400排列为阵列的多个finFET单元300a。每一个finFET单元300a包括衬底(substrate)200，衬底200具有至少一个鳍片(fin)204、金属条图案(metal strippattern)210和220，以及触点212、214和216。此外，半导体器件500a/600a包括：分别耦合到触点212和214的金属布线图案(metal routing pattern)218和222。在一些实施例中，衬底200可以包括半导体晶圆(semiconductor wafer)或绝缘硅晶圆(silicon on insulatorwafer)。衬底200可以掺杂具有第一导电类型的掺杂物(dopant)。当第一导电类型为p型时，衬底200为p型衬底。可替代地，当第一导电类型为n型时，衬底200为n型衬底。
如图1和图3所示，衬底200具有沿方向400延伸的鳍片204。如图3所示，鳍片204被沟槽隔离(trench isolation)特征201围绕。在一些实施例中，沟槽隔离特征201可以包括浅(shallow)沟槽隔离特征。鳍片204的上表面(top surface)205比沟槽隔离特征201的上表面203突出(protrude)高度H1。
在如图1和图3所示的一些实施例中，半导体器件500a/600a可以包括第二导电类型的阱掺杂区(well doped region)202，阱掺杂区202通过注入工艺(implantationprocess)形成在衬底200中。第二导电类型与第一导电类型相对(opposite)。在一些实施例中，当第二导电类型为n型时，阱掺杂区202为n型阱掺杂区。可替代地，当第二导电类型为p型时，阱掺杂区202为p型阱掺杂区域。此外，finFET阵列的finFET单元300a设置在阱掺杂区202内。
如图1和图3所示，finFET单元300a包括：形成在鳍片204上的至少两个金属条图案210和220。金属条图案210和220沿方向402延伸形成。应当指出的是，方向402未平行于方向400。例如，方向402基本上垂直于方向400。金属条图案210和220分别共形地(conformally)形成在鳍片204的相对侧壁207和上表面205上。在一些实施例中，通过栅极替换工艺(gate-replacement process)，金属条图案210和220用作finFET单位晶格300a的栅电极(gateelectrode)。金属条图案210和220还用作finFET单元300a的栅极条(gate strip)。在一些实施例中，金属条图案210和220是电浮动的或者耦合到一电路(未示出)。
如图1所示，finFET单元300a包括掺杂区(doped region)206和208，掺杂区206和208通过注入工艺形成在衬底200中。此外，掺杂区206和208形成在阱区202内。掺杂区206具有第一导电类型，而掺杂区208具有与第一导电类型相对的第二导电类型。在一些实施例中，当掺杂区206为p型掺杂区时，掺杂区208为n型掺杂区。可替代地，当掺杂区206为n型掺杂区时，掺杂区208为p型掺杂区。此外，掺杂区206和208是重(heavily)掺杂区，以及，掺杂区206和208的掺杂物浓度位于约10-16原子/立方厘米(atom/cm3)和约10-18原子/立方厘米之间。掺杂区206形成在每一个鳍片204的第一部分中。应当指出的是，鳍片204的该第一部分是与掺杂区206重叠(overlap)的区域。与掺杂区206相邻的掺杂区208形成在每一个鳍片204的第二部分中。在本实施例中，鳍片204的该第二部分是除鳍片204的第一部分之外的区域。掺杂区206和208可以用作拾取(pick-up)掺杂区，用于finFET单位晶格300a的阳极电极和阴极电极。
在如图1所示的一些实施例中，金属条图案210重叠掺杂区206和208，以及，如图1所示，金属条图案220仅重叠掺杂区208。
如图1和图3所示，触点212和触点214形成在鳍片202上。触点212和触点214分别耦合到掺杂区206和208。在一些实施例中，触点212和214分别用作finFET单位晶格300a的阳极电极和阴极电极。金属条图案210和220设置在触点212和214之间。如图1所示，触点212和214沿方向400之间的距离等于finFET单元300a的间距P1。
在一些实施例中，鳍片204重叠金属条图案210或220，以及，位于触点212和214之间的区域被定义为finFET的沟道区。在图1所示的俯视图中，该沟道区具有沿方向400的沟道长度。该沟道长度被设计为等于或小于20纳米，例如，20纳米，16纳米，14纳米或者10纳米。
如图1和图3所示，finFET单元300a还包括触点216，触点216位于鳍片204上。在一些实施例中，触点216沿方向400形成，夹在金属条图案210和220之间。因此，触点216沿方向400将金属条图案210和220彼此分开，以遵循finFET设计规则。在一些实施例中，金属条图案210和220之间沿方向400的距离D1可以是等于finFET单元300a的间距的一半(即，其中，P1是finFET单元300a的间距)。应当指出的是，距离D1和finFET单元300a的间距P1之间的关系仅是一种实施例。距离D1可以被设计为比特定值更大，而并不限于所公开的实施例。此外，通过金属条图案210和220，触点216沿方向400分别与触点212和214分开。在一些实施例中，触点216与触点212(或214)之间的距离D2可以等于finFET单元300a的间距的一半(即，其中，P1是finFET单元300a的间距)。应当指出的是，距离D2和finFET单元300a的间距P1之间的关系仅是一种实施例。距离D2可以被设计为比特定值更大，而并不限于所公开的实施例。在一些实施例中，触点216用作finFET单元300a的虚拟触点。换言之，触点216是电浮动的。触点216耦合到掺杂区208。此外，金属条图案210可以与触点212和216分开距离D3。金属条图案220可以分别与触点214和216分开相同的距离D3。在一些实施例中，距离D3可以等于finFET单元300a的间距的四分之一(即，其中，P1是finFET单元300a的间距)。应当指出的是，距离D3和finFET单元300a的间距P1之间的关系仅是一种实施例。距离D3可以被设计为比特定值更大，而并不限于所公开的实施例。
在如图1所示的半导体器件500a中，衬底200为p型衬底200，阱掺杂区202为n型阱掺杂区。此外，掺杂区206为p+掺杂区，以及，掺杂区208为n+掺杂区。因此，半导体器件500a的finFET单元300a可以用作具有触点212作为阳极以及触点214作为阴极的finFET栅控二极管。在一些实施例中，如图1所示，当finFET单元300a正向偏置(forward-biased)时，通过施加正端(positive side)到掺杂区206(阳极)和负端(negative side)到掺杂区208(阴极)，电压被连接到finFET单元300a。因此，由于虚拟触点(触点216)的插入，电流410可以从finFET单元300a的阳极沿比传统的finFET栅控二极管更长的电流路径(即如图3所示的电流410的迹线)流向finFET单元300a的阴极。因此，半导体器件500a可以使用finFET技术中的静电放电(ESD)保护器件，以旁路ESD应力(stress)。此外，增大的(enlarged)阳极至阴极距离可以改善高密度finFET器件的阳极至阴极的寄生电容、触点至金属层的寄生电容以及自发热问题。
在如图1所示的半导体装置600a中，衬底200为n型衬底200，阱掺杂区202为p阱掺杂区。此外，掺杂区206为n+掺杂区，以及，掺杂区208为p+掺杂区。因此，半导体装置600a的finFET单元300a可以用作具有触点214作为阳极以及触点212作为阴极的finFET栅控二极管。
图2是根据本发明一些实施例的半导体器件500b/600b的俯视图。为简洁起见，参考图1和图3，不重复以下实施例中与先前所描述相同或相似的元件。在一些实施例中，当第一导电类型为p型，而第二导电类型为n型时，如2图所示的半导体器件用作半导体器件500b。可替代地，当第一导电类型为n型，而第二导电类型为p型时，如图2所示的半导体器件用作半导体器件600b。半导体器件500a/600a和500b/600b之间的差异之一是：半导体器件500b/600b被形成，而没有围绕finFET阵列的finFET单元300b的阱掺杂区。
图4是根据发明一些实施例的半导体器件500c/600c的俯视图。图6是根据本发明一些实施例的图4的一部分的透视图，示出了由finFET单位晶格300c构成的finFET阵列。为简洁起见，参考图1至图3，不重复以下实施例中与先前所描述相同或相似的元件。在一些实施例中，当第一导电类型为p型，而第二导电类型为n型时，如图4所示的半导体器件用作半导体器件500c。可替代地，当第一导电类型为n型，而第二导电类型为p型时，如图4所示的半导体器件用作半导体装置600c。请参考图1、图3、图4和图6，半导体器件500a/600a和500c/600c之间的差异之一是，半导体器件500c/600c包括：插入在finFET单位晶格300内的另一虚拟触点，另一金属条相应地插入在两个虚拟触点之间，以遵循finFET设计规则。
在如图4和图6所示的一些实施例中，半导体器件500c的finFET单元300c包括：形成在鳍片204上的至少三个金属条图案210，220和230。彼此平行的金属条图案210，220和230沿方向402延伸形成。此外，金属条图案230共形地形成在鳍片204的相对侧壁207和上表面205上。在一些实施例中，金属条图案230是电浮动的或者耦合到一电路(未示出)。如图4所示，金属条图案210，220和230沿方向400布置成阵列，以遵循。在一些实施例中，金属条图案210，220和230的间距D4可以等于finFET单元300c的间距P2的三分之一(即，其中，P2为finFET单元300c的间距)。应当指出的是，距离D4和finFET单元300c的间距P2之间的关系仅是一种实施例。距离D4可以被设计为比特定值更大，而并不限于所公开的实施例。
在如图4和图6所示的一些实施例中，半导体器件500c的finFET单元300c还包括：通过注入工艺形成在衬底200中以及阱区202内的掺杂区224。掺杂区224的导电类型与掺杂区206的导电类型相同。此外，掺杂区224是重掺杂区，与掺杂区206相同。掺杂区224形成在鳍片204的第三部分中。掺杂区224与掺杂区208相邻，但与掺杂区206分开。应当指出的是，鳍片204的第三部分是重叠掺杂区224的区域。在本实施例中，掺杂区208形成在除鳍片204的第一部分和第三部分外的剩余部分中。例如，掺杂区208沿方向400形成在掺杂区206和224之间。
在如图4所示的一些实施例中，金属条图案210重叠掺杂区206和208。金属条图案220和230均分别重叠掺杂区208和224。
在如图4和图6所示的一些实施例中，半导体器件500c的finFET单元300c还包括：形成在鳍片204上的另一触点226。触点226形成在金属条图案220和230之间，以及，触点216在金属条图案210和220之间。与触点216类似，触点226是电浮动的。因此，触点226可以用作finFET单元300c的虚拟触点。此外，沿方向400，触点226耦合到掺杂区224，以及，触点216耦合到位于掺杂区206和224之间的掺杂区208。在本实施例中，触点212，216，226和214沿方向400布置为阵列。在一些实施例，触点212，216，226和214的间距D5可以等于finFET单元300c的间距P2的三分之一(即，其中，P2为finFET单元300c的间距)。应当指出的是，距离D5和finFET单元300c的间距P2之间的关系仅是一种实施例。距离D5可以被设计为比特定值更大，而并不限于所公开的实施例。在本实施例中，金属条图案210可以分别与触点212和216分开距离D6。金属条图案220可以分别与触点214和226分开相同的距离D3。金属条图案220可以分别与触点216和226分开相同的距离D6，以遵循finFET设计规则。因此，距离D6可以等于finFET单元300c的间距P2的六分之一(即，其中，P2为finFET单元300c的间距)。应当指出的是，距离D6和finFET单元300c的间距P2之间的关系仅是一种实施例。距离D6可以被设计为比特定值更大，而并不限于所公开的实施例。
在如图4所示的半导体器件500c中，衬底200为p型衬底200，阱掺杂区202为n阱掺杂区。此外，掺杂区206为p+掺杂区，以及，掺杂区208为n+掺杂区。因此，半导体器件500c的finFET单元300c可以用作具有触点212作为阳极以及触点214作为阴极的finFET栅控二极管。在如图4所示的一些实施例中，当finFET单元300c正向偏置时，通过施加正端到掺杂区206(阳极)以及负端到掺杂区208(阴极)，电压被连接到finFET单元300c。因此，由于虚拟触点(触点216和226)的插入，电流420可以从finFET单元300c的阳极沿比传统的finFET栅控二极管更长的电流路径(即如图6所示的电流420的迹线)流向finFET单元300c的阴极。因此，半导体器件500c可以被用作finFET技术中的静电放电(ESD)保护器件，以旁路ESD应力。此外，增大的阳极至阴极距离可以改善高密度finFET器件的阳极至阴极的寄生电容、触点至金属层的寄生电容以及自发热问题。
图5是根据发明一些实施例的半导体器件500d/600d的俯视图。为简洁起见，参考图4和图6，不重复以下实施例中与先前说描述相同或相似的元件。在一些实施例中，当第一导电类型为p型，第二导电类型为n型时，如图5所示的半导体器件用作半导体器件500d。可替代地，当第一导电类型为n型，而第二导电类型为p型时，如图5所示的半导体器件用作半导体装置600d。半导体器件500c/600c和500d/600d之间的差异之一是，半导体器件500d/600d被形成，而没有围绕finFET阵列的finFET单元300d的阱掺杂区。
图7是根据一些实施例示出的一种具有半导体器件500和600的模拟输入/输出(I/O)电路的等效电路图。在一些实施例中，作为finFET栅控二极管操作的半导体器件500可以包括如图1至图6所示的半导体器件500a至500d，以及，作为finFET栅控二极管操作的半导体器件600可以包括如图1至图6所示的半导体器件600a至600d。在如图7所示的模拟I/O电路中，敏感的模拟器件702和704耦接于输入/输出(I/O)节点IO。半导体器件500和600可以被应用为ESD保护器件，以及，耦接在I/O节点IO和电源节点VDD之间，以旁路ESD应力以及保护敏感的模拟器件702和704。更特别地，半导体器件500的阳极和阴极耦接于电源节点VDD和I/O节点的IO。半导体器件600的阳极和阴极耦接于I/O节点IO和电源接地节点VSS。此外，电源钳位(power clamp)ESD电路(circuit，CKT)700耦接在模拟I/O电路的电源节点VDD和电源接地节点VSS之间，以旁通ESD应力。
如图7所示，当正向的ESD应力出现在I/O节点IO上时，半导体器件500正向偏置，然后，ESD电流沿路径550从I/O节点IO至电源节点VDD或者通过电源钳位ESD电路700至接地节点VSS放电。可替代地，当负向的出现在I/O节点IO上时，半导体器件600正向偏置，然后，ESD电流沿路径560从I/O节点IO至接地节点VSS或者通过电源钳位ESD电路700至电源节点VDD放电。
虽然本发明已通过示例以及依据优选实施例的方式进行了描述，但是应当理解的是，本发明不限于所公开的实施例。相反地，它旨在覆盖各种修改和类似的安排(如对于本领域技术人员将是显而易见的)。因此，所附权利要求的范围应被赋予最宽的解释，以使其涵盖所有的这些修改和类似的安排。
Claims (20)
1.一种半导体器件，包括：
鳍式场效应晶体管(finFET)阵列，包括多个finFET单位晶格，其中，每一个finFET单位晶格包括：
衬底，具有沿第一方向的鳍片；
位于该鳍片上的第一金属条图案和第二金属条图案，分别沿不同于该第一方向的第二方向延伸，其中，该第一金属条图案和该第二金属条图案分别共形地形成在该鳍片的相对侧壁和上表面上；
位于该鳍片上的第一触点和第二触点，其中，该第一金属条图案和该第二金属条图案设置在该第一触点和该第二触点之间；以及
位于该鳍片上的第一虚拟触点，夹在该第一金属条图案和该第二金属条图案之间。
2.如权利要求1所述的半导体器件，其特征在于，该衬底为第一导电类型，还包括：
第一导电类型的第一掺杂区，形成在该鳍片的第一部分中，其中，该第一触点耦合到该第一掺杂区；以及
第二掺杂区，形成在该鳍片的第二部分中，其中，该第二掺杂区为与该第一导电类型相对的第二导电类型，该第二触点耦合到该第二掺杂区。
3.如权利要求2所述的半导体器件，其特征在于，该第一虚拟触点耦合到该第二掺杂区。
4.如权利要求2所述的半导体器件，其特征在于，还包括：
第二导电类型的阱掺杂区，形成在该衬底中，其中，该多个finFET单位晶格设置在该阱掺杂区内。
5.如权利要求1所述的半导体器件，其特征在于，该鳍片具有与该第一金属条图案和第二金属条图案之任一金属条图案重叠的区域，以及，位于该第一触点和该第二触点之间。
6.如权利要求1所述的半导体器件，其特征在于，该第一虚拟触点是电浮动的。
7.如权利要求1所述的半导体器件，其特征在于，每一个finFET单位晶格是栅控二极管，以及，该第一触点和该第二触点分别是该栅控二极管的阳极和阴极。
8.如权利要求1所述的半导体器件，还包括：
第三金属条图案，与该第一金属条图案和该第二金属条图案基本上平行，其中，该第三金属条图案位于该第一金属条图案和该第二金属条图案之间；以及
在该鳍片上的第二虚拟触点，位于该第二金属条图案和该第三金属条图案之间，其中，该第一虚拟触点位于该第一金属条图案和该第三金属条图案之间。
9.如权利要求8所述的半导体器件，还包括：
第一导电类型的第三掺杂区，形成在该鳍片的第三部分中，以及，与该第二掺杂区相邻，其中，该第二虚拟触点耦合到该第三掺杂区；以及
其中，该第二类型的该第二掺杂区形成在该鳍片的第四部分中，以及，位于该第一掺杂区和该第三掺杂区之间，该第一虚拟触点耦合到该第二掺杂区。
10.一种半导体器件，包括：
鳍式场效应晶体管(finFET)阵列，包括多个finFET单位晶格，其中，每一个finFET单位晶格包括：
衬底，具有沿第一方向的鳍片；
位于该鳍片上的第一触点，耦合至形成于该鳍片的第一部分中的第一导电类型的第一掺杂区；
位于该鳍片上的第二触点，耦合至形成于该鳍片的第二部分中的第二掺杂区，其中，该第二掺杂区具有与该第一导电类型相对的第二导电类型；以及
在该鳍片上的第一栅极条和第二栅极条，位于该第一触点和该第二触点之间，且彼此被第三触点分开，其中，该第三触点是电浮动的。
11.如权利要求10所述的半导体器件，还包括：
第二导电类型的阱掺杂区，形成在该衬底中，其中，该多个finFET单位晶格设置在该阱掺杂区内。
12.如权利要求10所述的半导体器件，其特征在于，该第三触点设置在该鳍片上，以及，耦合到该第二掺杂区。
13.如权利要求10所述的半导体器件，其特征在于，该第一栅极条重叠该第一掺杂区和该第二掺杂区，以及，该第二栅极条仅重叠该第二掺杂区。
14.如权利要求10所述的半导体器件，还包括：
第三栅极条图案，与该第一栅极条和该第二栅极条基本上平行，其中，该第三栅极条位于该第一金属栅极条和该第二金属栅极条之间；以及
位于该鳍片上的第四触点，在该第二栅极条和该第三栅极条之间，其中，该第一触点位于该第一栅极条和该第三栅极条之间，该第四触点是电浮动的。
15.如权利要求14所述的半导体器件，还包括：
第一导电类型的第三掺杂区，形成在该鳍片的第三部分中，以及，与该第二掺杂区相邻，其中，该第二虚拟触点耦合到该第三掺杂区；以及
其中，该第二类型的该第二掺杂区形成在该鳍片的第四部分中，以及，位于该第一掺杂区和该第三掺杂区之间，该第一虚拟触点耦合到该第二掺杂区。
16.如权利要求15所述的半导体器件，其特征在于，该第一栅极条重叠该第一掺杂区和该第二掺杂区，该第二栅极条重叠该第二掺杂区和该第三掺杂区，以及，该第三栅极条重叠该第三掺杂区和该第二掺杂区。
17.一种鳍状电子器件，包括：
由具有一间距的多个场效应晶体管(finFET)单位晶格构成的器件阵列，其中，每一个finFET单位晶格包括：
衬底，具有沿第一方向的鳍片；
位于该鳍片上的第一触点，耦合至形成于该鳍片的第一部分中的第一导电类型的第一掺杂区；
位于该鳍片上的第二触点，耦合至形成于该鳍片的第二部分中的第二掺杂区，其中，该第二掺杂区具有与该第一导电类型相对的第二导电类型；以及
位于该鳍片上的第一栅极条和第二栅极条，位于该第一触点和该第二触点之间，且彼此被第一虚拟触点分开，其中，该第一虚拟触点与该第一栅极条和该第二栅极条分开第一距离。
18.如权利要求17所述的鳍状电子器件，其特征在于，该第一虚拟触点是电浮动的。
19.如权利要求17所述的鳍状电子器件，其特征在于，还包括：
第二导电类型的阱掺杂区，形成在该衬底中，其中，该多个finFET单位晶格设置在该阱掺杂区内。
20.如权利要求18所述的鳍状电子器件，还包括：
第三栅极条图案，与该第一栅极条和该第二栅极条基本上平行，其中，该第三栅极条位于该第一金属栅极条和该第二金属栅极条之间；以及
位于该鳍片上的第二虚拟触点，在该第二栅极条和该第三栅极条之间，其中，该第一虚拟触点位于该第一栅极条和该第三栅极条之间，该第一虚拟触点和该第二虚拟触点是点浮动的。
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