CN111341770B - 一种低触发电压的esd保护结构、集成电路及设备 - Google Patents
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Abstract
本发明公开了一种低触发电压的ESD保护结构、集成电路及设备，该ESD保护结构包括：依次相连排布于顶硅层的第一P阱区、第一N阱区和第二P阱区；依次排布的第一P+区、第一N+区、第二P+区、第二N+区、第三N+区、第四N+区和第五N+区；第一P+区和第一N+区位于第一P阱区中，第二P+区和第二N+区位于第一N阱区中，第三N+区位于第一N阱区和第二P阱区连接处，第四N+区和第五N+区位于第二P阱区中；第一P+区和第一N+区与阴极导通连接；第二P+区和第二N+区与阳极导通连接。本发明提供的结构，电路和设备，用以解决现有技术中集成电路的ESD防护存在的防护响应过慢的技术问题。提供了一种响应迅速的ESD保护结构。
Description
技术领域
本公开内容涉及半导体领域，尤其涉及一种低触发电压的ESD保护结构、集成电路及设备。
背景技术
静电放电(ESD，Electron Static Discharge)是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。静电放电造成集成电路的损坏已是众所周知的可靠度问题。集成电路工艺的不断先进，使得特征尺寸不断降低。一方面有利于提高芯片性能，降低制作成本；但另一方面也带来了可靠性问题。尤其在SOI BCD功率电路中，ESD引起的电路失效更是成为限制电路可靠性的最大因素。在这种趋势下使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。
常用的ESD保护器件有二极管、MOS管、BJT管、SCR等。一般SCR器件结构有一个缺陷就是触发电压过高。简单SCR的触发电压与N阱P阱形成的PN结的反向击穿电压相当，一般在十几伏到几十伏之间，如此高的击穿电压无法对内部电路元件形成有效的ESD保护，因为在SCR开启之前，内部元件已经被ESD脉冲电压打坏。
也就是说，现有技术中集成电路的ESD防护存在防护响应过慢的技术问题。
发明内容
本公开内容的目的至少部分在于，提供一种性能有提升和改进的ESD保护结构、集成电路及电子设备。
第一方面，本公开内容的实施例提供了如下技术方案：
一种SOI集成电路的低触发电压的ESD保护结构，包括：
依次相连排布于顶硅层的第一P阱区、第一N阱区和第二P阱区；
依次排布的第一P+区、第一N+区、第二P+区、第二N+区、第三N+区、第四N+区和第五N+区；其中，所述第一P+区和所述第一N+区位于所述第一P阱区中，所述第二P+区和所述第二N+区位于所述第一N阱区中，所述第三N+区位于所述第一N阱区和所述第二P阱区连接处，所述第四N+区和所述第五N+区位于所述第二P阱区中；
其中，所述第一P+区和所述第一N+区与阴极导通连接；所述第二P+区和所述第二N+区与阳极导通连接；
其中，位于所述第三N+区和所述第四N+区之间的所述第二P阱区上方设置有第一栅极，位于所述第四N+区和所述第五N+区之间的所述第二P阱区上方设置有第二栅极；所述第一栅极和所述第二栅极均与所述阴极导通连接；所述第五N+区与所述阳极导通连接。
可选的，从所述阳极到所述阴极的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第一N+区。
可选的，所述结构还包括：位于所述第一P阱区中的第三P+区，所述第三P+区位于第一N+区和所述第二P+区之间。
可选的，所述结构还包括：位于所述第一P阱区和所述第二N阱区连接处的第六N+区。
可选的，从所述阳极到所述阴极的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第六N+区、所述第一P阱区和所述第一N+区。
可选的，有源区上设置有多晶硅层。
可选的，所述第一P阱区下方设置有第三P阱区，所述第一N阱区下方设置有第二N阱区，所述第二P阱区下方设置有第四P阱区；所述第一N阱区的掺杂浓度大于第二N阱区，所述第一P阱区的掺杂浓度大于第三P阱区，所述第二P阱区的掺杂浓度大于第四P阱区。
可选的，所述第一N阱区、所述第一P阱区和所述第二P阱区下方依次为双深N阱隔离结构、P型顶硅层、埋氧化层和背衬底；所述第一P阱区远离所述第一N阱区的一侧，和所述第二P阱区远离所述第一N阱区的一侧均设置有浅槽隔离结构。
第二方面，本公开内容的实施例提供了如下技术方案：
一种SOI集成电路，包括第一方面所述的ESD保护结构。
第三方面，本公开内容的实施例提供了如下技术方案：
一种电子设备，包括第二方面所述的SOI集成电路。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的低触发电压的ESD保护结构、集成电路及设备，通过第二P阱区、第三N+区、第四N+区和第五N+区的设置，以及与阳极和阴极与各区的导通连接，实现在SCR ESD保护的一侧设置两个串联的栅极均与阴极相连的NMOS管，这两个串联NMOS管的边缘侧漏端与阳极相接，从而在阳极受到ESD冲击时，通过两个NMOS管降低SCR结构的触发电压，更有效的保护内部电路，加快了静电电流泄放速度，提高ESD防护响应速度。
附图说明
为了更清楚地说明本公开内容实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开内容的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为依据本公开一个或多个实施方式的ESD保护结构的示意图；
图2为依据本公开一个或多个实施方式的ESD保护结构的电流泄放路径图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。在本公开的上下文中，相似或者相同的部件可能会用相同或者相似的标号来表示。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本公开内容实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
根据本公开的一个方面，提供了一种SOI集成电路的低触发电压的ESD保护结构，如图1所示，包括：
依次相连排布于顶硅层10(P-Sub)的第一P阱区20、第一N阱区30和第二P阱区40；N阱区在图1标注为NG和P阱区在图1标注为PG；
依次排布的第一P+区110、第一N+区210、第二P+区120、第二N+区220、第三N+区230、第四N+区240和第五N+区250；其中，所述第一P+区110和所述第一N+区210位于所述第一P阱区20中，所述第二P+区120和所述第二N+220位于所述第一N阱区30中，所述第三N+区230位于所述第一N阱区30和所述第二P阱区40连接处，所述第四N+区240和所述第五N+区250位于所述第二P阱区40中；
其中，所述第一P+区110和所述第一N+区210与阴极50(Cathode)导通连接；所述第二P+区120和所述第二N+区220与阳极60(Anode)导通连接；
其中，位于所述第三N+区230和所述第四N+区240之间的所述第二P阱区40上方设置有第一栅极310，位于所述第四N+区240和所述第五N+区250之间的所述第二P阱区40上方设置有第二栅极320；所述第一栅极310和所述第二栅极320均与所述阴极50(Cathode)导通连接；所述第五N+区250与所述阳极60(Anode)导通连接。
需要说明的是，上述阳极60(Anode)可以为集成电路的VDD，上述阴极50(Cathode)可以为集成电路的VSS或接地端。具体端口之间的ESD防护的正向电流泄放路径及原理如下：
如图1所示，左侧第一P阱区20和第一N阱区30内的第三N+区230、第四N+区240和第五N+区250，以及第一栅极310和所述第二栅极320构成两个串联的NMOS管，第一栅极310和所述第二栅极320均与阴极50相连，处于零电位，靠外侧的NMOS管的漏端(第五N+区250)与阳极60相连，处于高电位。
如图2中的路径1所示，从所述阳极60到所述阴极50，当阳极60受到正向ESD冲击时，第五N+区250电压上升，由于栅漏耦合电容的作用，使两个NMOS栅端(第一栅极310和所述第二栅极320)处于一定的正电位，串联的两个NMOS管开启，电流依次从第五N+区250、第二P阱区40、第四N+区240、第二P阱区40流至左侧的第三N+区230，从而使第一N阱区30的电位低于阳极60的电位，使得第二P+区120与第一N阱区30之间的PN结导通，PNP(第二P+区120—第一N阱区30—第一P阱区20)晶体管提前触发，进而使得NPN(第一N阱区30—第一P阱区20—第一N+区210)晶体管提前触发。至此，辅助触发了依次为第二P+区120、第一N阱区30、第一P阱区20和第一N+区210的电流泄放路径1，降低了SCR结构的触发电压，能更及时的进行ESD冲击保护。
并且，串联的两个NMOS管不仅能降低SCR结构的触发电压，还为SCR结构分担了ESD泄放电流，进一步提高器件的ESD防护能力。
在一种可选的实施方式中，如图1和2所示，所述的结构还包括：位于所述第一P阱区20中的第三P+区130，所述第三P+区130位于第一N+区210和所述第二P+区120之间。该第三P+区130通过重掺杂能进一步降低SCR结构的触发电压。
在一种可选的实施方式中，如图1和2所示，所述的结构还包括：位于所述第一P阱区20和所述第二N阱区30连接处的第六N+区260。该第六N+区260通过在PN结连接处的重掺杂，使得在第二P+区120与第一N阱区30之间的PN结导通后，PNP(第二P+区120—第一N阱区30—第一P阱区20)晶体管提前触发更容易，且NPN(第一N阱区30—第一P阱区20—第一N+区210)晶体管提前触发也更容易。形成如图2中的路径2所示，触发了依次为第二P+区120、第一N阱区30、第六N+区260、第一P阱区20和第一N+区210的电流泄放路径2，进一步降低了SCR结构的触发电压，能更及时的进行ESD冲击保护。
在一种可选的实施方式中，如图1所示，所述第一P阱区20下方设置有第三P阱区21，所述第一N阱区30下方设置有第二N阱区31，所述第二P阱区40下方设置有第四P阱区41；所述第一N阱区30的掺杂浓度大于第二N阱区31，所述第一P阱区20的掺杂浓度大于第三P阱区21，所述第二P阱区40的掺杂浓度大于第四P阱区41。
在一种可选的实施方式中，如图1所示，所述第一N阱区30、所述第一P阱区20和所述第二P阱区40下方依次为双深N阱隔离结构300(DNW)、P型顶硅层10、埋氧化层400(BOX)和背衬底500(例如Si衬底)；
在一种可选的实施方式中，如图1所示，所述第一P阱区20远离所述第一N阱区30的一侧，和所述第二P阱区40远离所述第一N阱区30的一侧均设置有浅槽隔离结构600(TR)。
在一种可选的实施方式中，如图1所示，有源区(N阱区和P阱区)上设置有多晶硅层100。
另一方面，本公开还提供了包括前述ESD保护结构的SOI集成电路，该集成电路可以包括一个或多个前述的ESD保护结构，也可以还包括其他器件，在此不作限制。
另一方面，本申请还提供了包括前述ESD保护结构的电子设备，包括前述ESD保护结构，和/或前述SOI集成电路。
该电子设备可以为：智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源等，在此不作限制。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的低触发电压的ESD保护结构、集成电路及设备，通过第二P阱区、第三N+区、第四N+区和第五N+区的设置，以及与阳极和阴极与各区的导通连接，实现在SCR ESD保护的一侧设置两个串联的栅极均与阴极相连的NMOS管，这两个串联NMOS管的边缘侧漏端与阳极相接，从而在阳极受到ESD冲击时，通过两个NMOS管降低SCR结构的触发电压，更有效的保护内部电路，加快了静电电流泄放速度，提高ESD防护响应速度。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
显然，本领域的技术人员可以对本公开内容进行各种改动和变型而不脱离本公开内容的精神和范围。这样，倘若本公开内容的这些修改和变型属于本公开内容权利要求及其等同技术的范围之内，则本公开内容也意图包含这些改动和变型在内。
Claims (10)
1.一种SOI集成电路的低触发电压的ESD保护结构，其特征在于，包括：
依次相连排布于顶硅层的第一P阱区、第一N阱区和第二P阱区；
依次排布的第一P+区、第一N+区、第二P+区、第二N+区、第三N+区、第四N+区和第五N+区；其中，所述第一P+区和所述第一N+区位于所述第一P阱区中，所述第二P+区和所述第二N+区位于所述第一N阱区中，所述第三N+区位于所述第一N阱区和所述第二P阱区连接处，所述第四N+区和所述第五N+区位于所述第二P阱区中；
其中，所述第一P+区和所述第一N+区与阴极导通连接；所述第二P+区和所述第二N+区与阳极导通连接；
其中，位于所述第三N+区和所述第四N+区之间的所述第二P阱区上方设置有第一栅极，位于所述第四N+区和所述第五N+区之间的所述第二P阱区上方设置有第二栅极；所述第一栅极和所述第二栅极均与所述阴极导通连接；所述第五N+区与所述阳极导通连接。
2.如权利要求1所述的结构，其特征在于，从所述阳极到所述阴极的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第一N+区。
3.如权利要求1所述的结构，其特征在于，还包括：
位于所述第一P阱区中的第三P+区，所述第三P+区位于第一N+区和所述第二P+区之间。
4.如权利要求1所述的结构，其特征在于，还包括：
位于所述第一P阱区和所述第一N阱区连接处的第六N+区。
5.如权利要求4所述的结构，其特征在于，从所述阳极到所述阴极的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第六N+区、所述第一P阱区和所述第一N+区。
6.如权利要求1所述的结构，其特征在于，有源区上设置有多晶硅层。
7.如权利要求1所述的结构，其特征在于，所述第一P阱区下方设置有第三P阱区，所述第一N阱区下方设置有第二N阱区，所述第二P阱区下方设置有第四P阱区；所述第一N阱区的掺杂浓度大于第二N阱区，所述第一P阱区的掺杂浓度大于第三P阱区，所述第二P阱区的掺杂浓度大于第四P阱区。
8.如权利要求1所述的结构，其特征在于：
所述第一N阱区、所述第一P阱区和所述第二P阱区下方依次为双深N阱隔离结构、P型顶硅层、埋氧化层和背衬底；
所述第一P阱区远离所述第一N阱区的一侧，和所述第二P阱区远离所述第一N阱区的一侧均设置有浅槽隔离结构。
9.一种SOI集成电路，其特征在于，包括权利要求1～8任一所述的ESD保护结构。
10.一种电子设备，其特征在于，包括权利要求9所述的SOI集成电路。
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