CN220358093U - 一种mcu及其esd防护结构 - Google Patents

Abstract

本实用新型公开了一种MCU及其ESD防护结构，包括：IO独用ESD结构(101)，与MCU的单个IO口唯一对应，并位于对应的IO口的外部引脚/焊盘(PAD)和内部驱动电路(102)之间，用于基于二极管将外部引脚/焊盘(PAD)的ESD静电正电压引导到所述MCU的芯片内部电位线(VESD)上以及将外部引脚/焊盘(PAD)的ESD静电负电压泄放到地；IO共用ESD结构(103)，与所述芯片内部电位线(VESD)连接，用于基于MOS管将所述芯片内部电位线(VESD)上的静电正电压泄放到地；本实用新型可以解决传统ESD防护管导致IO ESD的面积占比大的问题。

Description

一种MCU及其ESD防护结构

技术领域

本实用新型涉及MCU芯片防护领域，尤其涉及一种MCU及其ESD防护结构。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成大多数的电子组件或电子系统遭受到过度电性应力(Electrical Overstress，EOS)破坏的主要因素。这会导致电子组件或电子系统内部器件的损伤及异常的电流通路等，进而影响集成电路(IntegratedCircuits，IC)的电路功能，最终导致芯片功能异常或失效等。半导体器件和集成电路在制造、存储、运输及装配过程中，由于仪器设备、材料及操作者的相对运动，均可能因摩擦而产生几千伏的静电电压，该静电电压在接触到IC的引脚时，会产生一个放电路径，该放电路径会产生一个瞬态的大电流，造成集成电路内部器件或结构的损伤，进而影响IC的正常功能。

为了防止ESD对IC功能造成破坏性影响，在集成电路设计中，通常会在PAD与内部电路之间增加ESD保护结构来保护芯片内部电路不受ESD的影响，传统使用的IO端口的ESD静电防护结构如图1所示。图1中的简单ESD保护结构由两部分组成，一部分为只作ESD保护功能的GDPMOS(栅极接高P型场效应管)与GGNMOS(栅极接地N型场效应管)构成，另一部分NMOS与PMOS管在作为ESD保护器件的同时，还作为IO驱动管在工作。理想情况下，当IOPAD上出现ESD瞬态电压时，ESD保护电路中的MOS管漏端到衬底的二极管发生击穿，由源端漏端衬底组成的寄生BJT(双极结型晶体管)迅速导通，形成电流通路，将ESD带来的大量电荷泄放掉，并将节点1的电压嵌位到0，由于ESD保护电路导通的速度较快，因此ESD静电电压来不及进入到内部电路造成破坏，使得芯片在发生ESD后仍然可以正常工作.

在实际电路设计时，为了使IC能够承受较高的ESD电压以及获得较大的电流驱动能力，会尽量增大ESD保护管的总栅宽(Total Width)，使得其在导通时能够通过更大的电流，获得更高的ESD防护等级。图2中(a)图为MOS器件的普通版图(layout)画法，而(b)图为作为ESD保护器件的特殊版图画法，即为ESD版图，可以看到作为ESD保护器件的MOS管相比于普通MOS器件，其在版图上会经过一些特殊设计，比如增加硅化物阻挡层(SalicideBlock Layer)，增大漏端与源端接触孔到栅的距离，这些设计都是为了增大漏端与源端接触电阻，以到达限制ESD静电产生时瞬间峰值电流的作用，提高保护器件ESD防护能力。ESD版图的缺点同样非常明显，正如图2所示，对于相同尺寸的MOS器件，ESD版图的面积大概是普通版图的4倍。当芯片的IO越多时，由于每个IO都需要单独的到电源和到地的ESD保护结构，从而导致IO ESD的面积占比越来越大。该问题在芯片面积和工艺节点更小的中高端MCU(微控制单元)上将会更加凸出。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述中高端MCU中采用传统简单IO ESD保护结构导致的面积占比过大的问题缺陷，提供一种MCU及其ESD防护结构。

本实用新型解决其技术问题所采用的技术方案是：

一方面，构造一种MCU的ESD防护结构，包括：

IO独用ESD结构，与MCU的单个IO口唯一对应，并位于对应的IO口的外部引脚/焊盘和内部驱动电路之间，用于基于二极管将外部引脚/焊盘的ESD静电正电压引导到所述MCU的芯片内部电位线上以及将外部引脚/焊盘的ESD静电负电压泄放到地；

IO共用ESD结构，与所述芯片内部电位线连接，用于基于MOS管将所述芯片内部电位线上的静电正电压泄放到地。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述IO独用ESD结构包括第一二极管和第二二极管，所述第一二极管的正极和所述第二二极管的负均连接至对应的IO口的外部引脚/焊盘，所述第一二极管的负极连接至所述芯片内部电位线，所述第二二极管的、正极接地。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述第一二极管为带P+掺杂区和n-well掺杂区的二极管，所述第二二极管为带N+掺杂区和p-well掺杂区的二极管。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述IO共用ESD结构包括第一NMOS管、电阻、按照MOS电容的方式连接的第一PMOS管，所述第一PMOS管的栅极连接所述第一NMOS管的栅极以及所述电阻的一端，所述电阻的另一端接地，所述第一PMOS管的源极、漏极和衬底都接芯片内部电位线，所述第一NMOS管的源极接地，所述第一NMOS管的漏极连接所述芯片内部电位线。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述第一NMOS管具体为GCNMOS管。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述IO共用ESD结构还包括第二PMOS管和第三二极管，所述第二PMOS管的源极和栅极以及所述第三二极管的负极共接至所述芯片内部电位线，所述第二PMOS管的漏极以及所述第三二极管的正极共接至所述MCU的正电源。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述第三二极管为带P+掺杂区和n-well掺杂区的二极管。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述内部驱动电路包括第三PMOS管和第二NMOS管，所述第三PMOS管的漏极和第二NMOS管的漏极共接并连接至所述第一二极管和第二二极管之间，所述第二NMOS管的源极接地，所述第三PMOS管的源极连接所述MCU的正电源。

进一步地，在本实用新型所述的MCU的ESD防护结构中，所述IO共用ESD结构的数量为多个。

二方面，构造一种MCU，包括如前任一项所述的MCU的ESD防护结构。

本实用新型的MCU及其ESD防护结构，具有以下有益效果：一方面，不再采用MOS管来直接进行IO静电ESD防护，而是基于二极管将外部引脚/焊盘的ESD静电负电压泄放到地，将外部引脚/焊盘的ESD静电正电压引导到芯片内部电位线上、再利用IO共用ESD结构将所述芯片内部电位线上的静电正电压泄放到地，由于是利用二极管结构来替代传统ESD保护管,而二极管相比于传统ESD保护管，其所占面积较小，所以为版图画法结构的优化提供空间，使得版图可以去掉SAB，画成长条形，缩减面积的同时增强其电流导通能力；二方面，为利用工作原理与传统GGNMOS结构不同的共用IO共用ESD结构来帮助IO口泄放电流，该结构采用常规版图MOS，因为是大量IO共用，所以数量少，如此在无需占用较大面积的同时提高了整个芯片的静电防护能力；三方面，是在改变了整体IO ESD结构后，由于其导通速度快的优势，使得我们在IO驱动管的版图设计中可以将IO驱动管变为MOS画法，仅在IO驱动管面积这一部分便可以缩减约3/4的面积，该ESD防护结构用于IO端口较多的中高端MCU芯片中时效果更显著。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：

图1是简单的ESD防护结构示意图；

图2是MOS器件的普通版图和ESD版图对比图；

图3是本实用新型MCU的ESD防护结构的电路原理图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的典型实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。应当理解本实用新型实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本实用新型实施例以及实施例中的技术特征可以相互组合。

参考图3，本实施例的MCU的ESD防护结构包括IO独用ESD结构101、IO共用ESD结构103。IO独用ESD结构101与MCU的单个IO口唯一对应，即每一个IO口唯一配置一个IO独用ESD结构101，而IO共用ESD结构103是所有IO口共用的，且所述IO共用ESD结构103的数量可以为一个或者多个。

其中，IO独用ESD结构101位于对应的IO口的外部引脚/焊盘PAD和内部驱动电路102之间，用于基于二极管将外部引脚/焊盘PAD的ESD静电正电压引导到所述MCU的芯片内部电位线VESD上以及将外部引脚/焊盘PAD的ESD静电负电压泄放到地；所述IO共用ESD结构103与所述芯片内部电位线VESD连接，用于基于MOS管将所述芯片内部电位线VESD上的静电正电压泄放到地。

具体地，所述IO独用ESD结构101包括第一二极管D1和第二二极管D2，所述第一二极管D1为带P+掺杂区和n-well掺杂区的二极管，也即P+/NW二极管，所述第二二极管D2为带N+掺杂区和p-well掺杂区的二极管，也即N+/PW二极管。所述第一二极管D1的正极和所述第二二极管D2的负极均连接至对应的IO口的外部引脚/焊盘PAD，所述第一二极管D1的负极连接至所述芯片内部电位线VESD，所述第二二极管D2的正极接地。

具体地，所述IO共用ESD结构103包括第一NMOS管N1、电阻R1、第一PMOS管P1、第二PMOS管P2和第三二极管D3。所述第一NMOS管N1具体为GCNMOS管栅耦合N型场效应管。所述第三二极管D3为带P+掺杂区和n-well掺杂区的二极管。所述第一PMOS管P1按照MOS电容的方式连接，即所述第一PMOS管P1的源极、漏极和衬底都接芯片内部电位线VESD。所述第一PMOS管P1的栅极连接所述第一NMOS管N1的栅极以及所述电阻R1的一端，所述电阻R1的另一端接地，所述第一NMOS管N1的源极接地，所述第一NMOS管N1的漏极连接所述芯片内部电位线VESD。所述第二PMOS管P2的源极和栅极以及所述第三二极管D3的负极共接至所述芯片内部电位线VESD，所述第二PMOS管P2的漏极以及所述第三二极管D3的正极共接至所述MCU的正电源VDD。

具体地，所述内部驱动电路102包括第三PMOS管P3和第二NMOS管N2，所述第三PMOS管P3的漏极和第二NMOS管N2的漏极共接并连接至所述第一二极管D1和第二二极管D2之间，所述第二NMOS管N2的源极接地，所述第三PMOS管P3的源极连接所述MCU的正电源VDD。

本实施例的工作原理如下：本实施例中使用了P+/NW二极管D1代替GDPMOS，N+/PW二极管D2代替GGNMOS，同时将ESD版图画法的IO驱动管全部换成为普通版图画法，同时增加了一个协助IO放电的共用结构栅耦合N型场效应管N1，该结构中的MOS管版图也是使用普通画法。该结构的工作原理为当ESD静电正电压(GND为零参考点)出现在IO口的PAD上时，电压通过P+/NW二极管D1降落到VESD上，然后电容与MOS器件栅氧化层电容耦合分压使得N1导通，电荷被泄放到地；ESD静电负电压可以直接通过N+/PW二极管D2泄放到地。整个IO共用ESD结构会在整个芯片四周均匀分布，数量为4-5个。使用该结构后，由于二极管与GCNMOS的正向导通电流较大，使得IO口的PAD出现的ESD静电电流都可以通过其正向导通而很快泄放掉，因此不需要保证IO驱动管的耐ESD能力，在版图的设计上可以将IO驱动管的版图布局简化为和普通MOS管一样，其尺寸不变以保证其驱动能力。

以上，相比于传统IO ESD放电结构，本实施例主要从以下三个方面来减小ESD结构及芯片面积：

1)第一个方面是利用二极管结构来替代传统ESD保护管，而二极管相比于传统ESD保护管，其所占面积较小，从而方便在版图画法结构上进行优化处理，去掉SAB，画成长条形，缩减面积的同时增强其电流导通能力；

2)第二个方面是利用工作原理与传统GGNMOS结构不同的共用GCNMOS结构N1来帮助IO口泄放电流，该结构在无需占用较大面积的同时(常规版图MOS，数量少)提高了整个IC的静电防护能力；

3)第三个方面是在改变了整体IO ESD结构后，由于其导通速度快的优势，使得我们在IO驱动管的版图设计中可以将IO驱动管变为MOS画法，仅在IO驱动管面积这一部分，便可以缩减约3/4的面积。

综上所述，该ESD防护结构对于IO端口较多的中高端MCU IC设计来说，在节省面积上的优势是相当突出的。

需要说明的是，所述“相连”或“连接”，不仅仅包括将两个实体直接相连，也包括通过具有有益改善效果的其他实体间接相连。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。

本说明书中使用的“第一”、“第二”等包含序数的术语可用于说明各种构成要素，但是这些构成要素不受这些术语的限定。使用这些术语的目的仅在于将一个构成要素区别于其他构成要素。例如，在不脱离本发明的权利范围的前提下，第一构成要素可被命名为第二构成要素，类似地，第二构成要素也可以被命名为第一构成要素。

上面结合附图对本实用新型的实施例进行了描述，但是本实用新型并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本实用新型的启示下，在不脱离本实用新型宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本实用新型的保护之内。

Claims (10)

1.一种MCU的ESD防护结构，其特征在于，包括：

IO独用ESD结构(101)，与MCU的单个IO口唯一对应，并位于对应的IO口的外部引脚/焊盘(PAD)和内部驱动电路(102)之间，用于基于二极管将外部引脚/焊盘(PAD)的ESD静电正电压引导到所述MCU的芯片内部电位线(VESD)上以及将外部引脚/焊盘(PAD)的ESD静电负电压泄放到地；

IO共用ESD结构(103)，与所述芯片内部电位线(VESD)连接，用于基于MOS管将所述芯片内部电位线(VESD)上的静电正电压泄放到地。

2.根据权利要求1所述的MCU的ESD防护结构，其特征在于，所述IO独用ESD结构(101)包括第一二极管(D1)和第二二极管(D2)，所述第一二极管(D1)的正极和所述第二二极管(D2)负极均连接至对应的IO口的外部引脚/焊盘(PAD)，所述第一二极管(D1)的负极连接至所述芯片内部电位线(VESD)，所述第二二极管(D2)的正极接地。

3.根据权利要求2所述的MCU的ESD防护结构，其特征在于，所述第一二极管(D1)为带P+掺杂区和n-well掺杂区的二极管，所述第二二极管(D2)为带N+掺杂区和p-well掺杂区的二极管。

4.根据权利要求1所述的MCU的ESD防护结构，其特征在于，所述IO共用ESD结构(103)包括第一NMOS管(N1)、电阻(R1)、按照MOS电容的方式连接的第一PMOS管(P1)，所述第一PMOS管(P1)的栅极连接所述第一NMOS管(N1)的栅极以及所述电阻(R1)的一端，所述电阻(R1)的另一端接地，所述第一PMOS管(P1)的源极、漏极和衬底都接所述芯片内部电位线(VESD)，所述第一NMOS管(N1)的源极接地，所述第一NMOS管(N1)的漏极连接所述芯片内部电位线(VESD)。

5.根据权利要求4所述的MCU的ESD防护结构，其特征在于，所述第一NMOS管(N1)具体为GCNMOS管。

6.根据权利要求4所述的MCU的ESD防护结构，其特征在于，所述IO共用ESD结构(103)还包括第二PMOS管(P2)和第三二极管(D3)，所述第二PMOS管(P2)的源极和栅极以及所述第三二极管(D3)的负极共接至所述芯片内部电位线(VESD)，所述第二PMOS管(P2)的漏极以及所述第三二极管(D3)的正极共接至所述MCU的正电源(VDD)。

7.根据权利要求6所述的MCU的ESD防护结构，其特征在于，所述第三二极管(D3)为带P+掺杂区和n-well掺杂区的二极管。

8.根据权利要求2所述的MCU的ESD防护结构，其特征在于，所述内部驱动电路(102)包括第三PMOS管(P3)和第二NMOS管(N2)，所述第三PMOS管(P3)的漏极和第二NMOS管(N2)的漏极共接并连接至所述第一二极管(D1)和第二二极管(D2)之间，所述第二NMOS管(N2)的源极接地，所述第三PMOS管(P3)的源极连接所述MCU的正电源(VDD)。

9.根据权利要求1所述的MCU的ESD防护结构，其特征在于，所述IO共用ESD结构(103)的数量为多个。

10.一种MCU，其特征在于，包括如权利要求1-9任一项所述的MCU的ESD防护结构。