CN103165600A

CN103165600A - 一种esd保护电路

Info

Publication number: CN103165600A
Application number: CN2013100590644A
Authority: CN
Inventors: 李永峰; 张娜娜
Original assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Current assignee: Beijing Microelectronic Technology Institute; Mxtronics Corp
Priority date: 2013-02-26
Filing date: 2013-02-26
Publication date: 2013-06-19
Anticipated expiration: 2033-02-26
Also published as: CN103165600B

Abstract

本发明涉及一种ESD保护电路，为一种可以抑制达林顿效应的二极管串结构，在P衬底的两端各设置底部连成一体的两个N阱，两个N阱之间设有P基区；并且四个N阱上各设有一个N+扩散有源区，P基区上设有P+扩散有源区和N+扩散有源区，其中四个N+扩散有源区通过导线连接，然后接电源电位VDD；第一P+扩散有源区连接电学阳极，第五N+扩散有源区与第二P+扩散有源区通过导线连接；第六N+扩散有源区连接电学阴极，本发明电路结构大大减小了流向P衬底的电流，能够有效地抑制达林顿效应，并且具有钳位能力强、泄漏电流小、单位面积抗ESD能力强的特点，能够有效地抑制闩锁效应的发生。

Description

一种ESD保护电路

技术领域

本发明属于集成电路技术领域，涉及一种用于射频电路静电放电保护的级连二极管的改进结构，特别是涉及一种ESD保护电路。

背景技术

对于集成电路来说，静电放电(ESD)过程通常仅指外界物体接触芯片的某一个连接点所引起的持续时间在150ns左右的静电放电过程，这个过程会产生非常高的瞬态电流和瞬态电压(几十安培的电流或者几千伏的电压)，ESD引起的高电场会击穿集成电路中的输入级的栅氧化层，可能会造成集成电路芯片失效。随着集成电路中MOS管的尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，需要采用高性能的静电保护电路来泄放静电放电，以保护栅氧化层不被击穿。

常用的ESD保护电路有：栅接地的NMOS管(ggNMOS)，级连二极管串(CDS)以及可控硅管(SCR)等。栅接地的NMOS管是最常用的静电保护电路，但其单位面积抗ESD能力较差，获得高ESD保护能力时所需版图面积过大；CDS管结构简单，钳位能力强，寄生电容小，但在CMOS工艺下会出现达林顿(Da rlington)效应，影响其泄放能力；SCR管单位面积抗ESD能力强，泄漏电流小，但其特有的回退(Snapback)特性容易导致闩锁的发生。

如图1所示为传统的级连二极管，在P衬底上设有2个N阱，每个N阱上设有一个P+扩散有源区和一个N+扩散有源区，该级连二极管最靠近边缘的P+扩散有源区连接电学阳极，最靠近边缘的N+扩散有源区接电学阴极，但由于在CMOS工艺下，二极管实际上是用纵向的PNP管的BE结来实现的，因此CDS管就变成了一种特殊连接方式的PNP管：前一级PNP管的基极连接到后一级的发射级，所有的PNP管的集电极共接并与地(GND)相连，随着级连个数的增大，所有PNP管的集电极电流也增大，CDS管的触发电压也随之下降，称为达林顿效应，限制了其应用范围。

发明内容

本发明的目的在于克服现有技术的上述不足，提供一种ESD保护电路，该电路结构大大减小了流向P衬底的电流，能够有效地抑制达林顿效应，并且具有钳位能力强、泄漏电流小、单位面积抗ESD能力强的特点，能够有效地抑制闩锁效应的发生。

本发明的上述目的主要是通过如下技术方案予以实现的：

一种ESD保护电路，P衬底的一端设有底部连成一体的第一N阱和第二N阱，第一N阱和第二N阱之间设有第一P基区；P衬底的另一端设有底部连成一体的第三N阱和第四N阱，第三N阱和第四N阱之间设有第二P基区；且第一N阱上设有第一N+扩散有源区，第二N阱上设有第二N+扩散有源区，第三N阱上设有第三N+扩散有源区，第四N阱上设有第四N+扩散有源区，第一P基区上设有第一P+扩散有源区和第五N+扩散有源区，第二P基区上设有第二P+扩散有源区和第六N+扩散有源区。

在上述ESD保护电路中，第一N+扩散有源区、第二N+扩散有源区、第三N+扩散有源区和第四N+扩散有源区通过导线连接，然后接电源电位VDD；第一P+扩散有源区连接电学阳极，第五N+扩散有源区与第二P+扩散有源区通过导线连接；第六N+扩散有源区连接电学阴极。

在上述ESD保护电路中，N阱、P基区、P+扩散有源区和N+扩散有源区均通过在P衬底上进行离子注入得到。

在上述ESD保护电路中，ESD保护电路接入由电阻R、电容C和NMOS管构成的检测电路中，以抬高保护电压，其中第一P+扩散有源区连接NMOS管的源端，第六N+扩散有源区连接电学阴极GND。

本发明与现有技术相比具有如下有益效果：

（1）本发明通过对级连二极管串结构进行改进，在P衬底的两端各设置底部连成一体的两个N阱，两个N阱之间设有P基区；并且四个N阱上各设有一个N+扩散有源区，P基区上设有P+扩散有源区和N+扩散有源区，N阱电位高于P基区电位，形成的反向PN结，结面积较大，形成很宽的空间电荷区，可以有效抑制载流子通过空间电荷区；

（2）本发明级连二极管的每个N阱接电源电位，使得由P基区以及其上的P+扩散有源区与N+扩散有源区构成的二极管，与P衬底隔离，大大减小了流向P衬底的电流，可以抑制达林顿效应；

（3）本发明的级连二极管可接入由电阻R、电容C和NMOS管构成的传统检测电路中，抬高了保护电压，本发明ESD保护电路与SCR管连接，结合两者的特点，使得钳位能力强、泄漏电流小、单位面积抗ESD能力强，此外，通过栅控PMOS管钳位，可以抑制闩锁效应的发生。

附图说明

图1为传统级连二极管剖面结构示意图；

图2为本发明的ESD保护电路剖面结构示意图1；

图3为本发明的ESD保护电路的结构示意图2（图2的俯视图）；

图4为本发明栅可控硅级连二极管串结构电路原理图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细的描述：

如图2所示为本发明的ESD保护电路剖面结构示意图1，图3所示为本发明的ESD保护电路的结构示意图2（图2的俯视图），由图可知本发明ESD保护电路为一种可以抑制达林顿效应的二极管串结构，其中P衬底1的一端设有底部连成一体的第一N阱21和第二N阱22，第一N阱21和第二N阱22之间设有第一P基区31；P衬底1的另一端设有底部连成一体的第三N阱23和第四N阱24，第三N阱23和第四N阱24之间设有第二P基区32。且第一N阱21上设有第一N+扩散有源区41，第二N阱22上设有第二N+扩散有源区42，第三N阱23上设有第三N+扩散有源区43，第四N阱24上设有第四N+扩散有源区44，第一P基区31上设有第一P+扩散有源区51和第五N+扩散有源区45，第二P基区32上设有第二P+扩散有源区52和第六N+扩散有源区46。

其中级连二极管上的N阱21、22、23、24，P基区31、32，P+扩散有源区51、52和N+扩散有源区41、42、43、44、45、46通过在P衬底上进行离子注入得到。

本发明级连二极管结构应用于栅控可控硅级连二极管串结构，其连接方式如下（如图2、3所示）：

第一N阱21上的第一N+扩散有源区41、第二N阱22上的第二N+扩散有源区42、第三N阱23上的第三N+扩散有源区43和第四N阱24上的第四N+扩散有源区44通过导线连接，然后接电源电位VDD。第一P基区31上的第一P+扩散有源区51连接电学阳极，第一P基区31上的第五N+扩散有源区45与第二P基区32上的第二P+扩散有源区52通过导线连接；第二P基区32上的第六N+扩散有源区46连接电学阴极。

本发明级连二极管的每个N阱接电源电位，使得由P基区以及其上的P+扩散有源区与N+扩散有源区构成的二极管，与P衬底隔离，大大减小了流向P衬底的电流，可以抑制达林顿效应。

如图4所示为本发明栅可控硅级连二极管串结构电路原理图，第一级为SCR管；电阻R、电容C和NMOS管构成检测电路，辅助SCR管低触发电压开启；PMOS管用来提高电路正常工作时SCR管的维持电压，抑制闩锁效应。本发明通过将图3所示的ESD保护电路（图4中的D1、D2）接入电阻R、电容C和NMOS管构成的检测电路中，以抬高保护电压，其中第一P+扩散有源区51连接NMOS管的源端（即图4中NMOS管下方的寄生NPN管的发射极），第六N+扩散有源区46连接电学阴极GND，构成SCR管与二极管串共同组成的级联ESD保护电路。本发明通过将级连二极管和SCR管连接，结合两者的特点，使得钳位能力强、泄漏电流小、单位面积抗ESD能力强；另一方面改进的级连二极管可以抑制达林顿效应。此外，通过栅控PMOS管钳位，可以抑制闩锁效应的发生。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims

1.一种ESD保护电路，其特征在于：P衬底（1）的一端设有底部连成一体的第一N阱（21）和第二N阱（22），第一N阱（21）和第二N阱（22）之间设有第一P基区（31）；P衬底（1）的另一端设有底部连成一体的第三N阱（23）和第四N阱（24），第三N阱（23）和第四N阱（24）之间设有第二P基区（32）；且第一N阱（21）上设有第一N+扩散有源区（41），第二N阱（22）上设有第二N+扩散有源区（42），第三N阱（23）上设有第三N+扩散有源区（43），第四N阱（24）上设有第四N+扩散有源区（44），第一P基区（31）上设有第一P+扩散有源区（51）和第五N+扩散有源区（45），第二P基区（32）上设有第二P+扩散有源区（52）和第六N+扩散有源区（46）。

2.根据权利要求1所述的一种ESD保护电路，其特征在于：所述第一N+扩散有源区（41）、第二N+扩散有源区（42）、第三N+扩散有源区（43）和第四N+扩散有源区（44）通过导线连接，然后接电源电位VDD；第一P+扩散有源区（51）连接电学阳极，第五N+扩散有源区（45）与第二P+扩散有源区（52）通过导线连接；第六N+扩散有源区（46）连接电学阴极。

3.根据权利要求1所述的一种ESD保护电路，其特征在于：所述N阱（21、22、23、24）、P基区（31、32）、P+扩散有源区（51、52）和N+扩散有源区（41、42、43、44、45、46）通过在P衬底上进行离子注入得到。

4.根据权利要求1所述的一种ESD保护电路，其特征在于：所述ESD保护电路接入由电阻R、电容C和NMOS管构成的检测电路中，以抬高保护电压，其中第一P+扩散有源区（51）连接N MOS管的源端，第六N+扩散有源区（46）连接电学阴极GND。