CN105428353B - 一种具有类鳍式ldmos结构的高压esd保护器件 - Google Patents
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Abstract
一种具有类鳍式LDMOS结构的高压ESD保护器件，可用于片上IC高压ESD保护电路。主要由P衬底、P阱、N阱、第一场氧隔离区、第一P+注入区、第一N+注入区、第一鳍式多晶硅栅、第二N+注入区、第二鳍式多晶硅栅、第三N+注入区、LDMOS多晶硅栅、第二P+注入区、第三鳍式多晶硅栅、第三P+注入区、第四鳍式多晶硅栅、第四P+注入区、第四N+注入区、第二场氧隔离区和第三场氧隔离区构成。该器件在ESD脉冲作用下，器件内部可形成LDMOS‑SCR结构的ESD电流泄放路径、鳍式栅控反偏二极管结构的电流泄放路径、栅接电源PMOS与栅接地NMOS串联结构的电流泄放路径，可降低器件的触发电压、提高维持电压，增强器件的电压箝制能力和ESD鲁棒性，此外，鳍式栅控反偏二极管的设计可提高器件的开启速度。
Description
技术领域
本发明属于集成电路的静电放电保护领域，涉及一种高压ESD保护器件，具体涉及一种具有类鳍式LDMOS结构的ESD保护器件，可用于提高片上IC高压ESD保护的可靠性。
背景技术
静电放电(ESD)现象在自然界中无处不在，电路或芯片在生产、封装、测试、存放、运输过程中不可避免会受到ESD的影响。据美国National Semiconductor公司统计，因ESD造成集成电路或电子产品失效的比例高达37％。随着半导体制造与集成技术的快速发展，功率集成技术日益成熟，功率集成电路已经广泛应用于人们的生活和生产，功率集成电路的ESD防护已成为电路系统可靠性领域的一个研究热点。由于功率集成电路通常工作在大电压、大电流、强电磁干扰、频繁热插拔、高低温等高强度的工作环境下，高压ESD防护面临着更严峻的挑战。因此设计人员需要对功率集成电路的ESD保护设计做额外的技术考量。
横向扩散金属氧化物半导体(LDMOS)器件因其具有耐高压和低导通电阻的特性，在功率集成电路中常用作输出驱动管和ESD自保护器件。但是，随着功率集成电路特征尺寸的不断减小，芯片面积不断缩小，LDMOS单位面积的电压箝制能力和ESD鲁棒性也在不断下降，难以达到国际电工委员会规定的电子产品要求人体模型不低于2000V的静电防护标准(IEC6000-4-2)。近来年，器件的尺寸越来越接近物理极限，短沟道效应越来越严重，为解决此问题，加州大学伯克利分校的胡正明教授在不断探索中发明了FINFET结构。此外，FINFET结构还具有大电流驱动能力、与现有Si工艺兼容、制备方法简单等优势，因此，近年来日益受到业内科研人员的关注。本发明实例通过结合LDMOS与FINFET结构的优势，设计了一个具有耐高压、高维持电压特点的类鳍式LDMOS结构ESD高压保护器件。在ESD应力作用下，该ESD高压保护器件会形成具有LDMOS-SCR结构的ESD电流泄放路径，增强器件的电流泄放能力和ESD鲁棒性，另外，具有鳍式栅控反偏二极管结构的电流泄放路径，可降低器件触发电压、提高器件开启速度，栅接电源PMOS与栅接地NMOS串联的电流泄放路径，可提高器件的维持电压，增强器件的抗闩锁能力。
发明内容
针对现有的高压ESD防护器件中普遍存在的维持电压过低、抗闩锁能力不足的问题，本发明实例设计了一种具有类鳍式LDMOS结构的高压ESD保护器件，既充分利用了LDMOS耐高压的特点，又利用了鳍式FINFET结构抑制短沟道效应的特点，以形成具有LDMOS-SCR结构、鳍式栅控反偏二极管结构和栅接电源PMOS与栅接地NMOS串联结构多电流导通路径，提高器件的维持电压、增强器件的抗闩锁能力和ESD鲁棒性，可适用于功率集成电路的ESD保护。
本发明通过以下技术方案实现：
一种具有类鳍式LDMOS结构的高压ESD保护器件，其包括具有LDMOS-SCR结构的电流泄放路径、具有鳍式栅控反偏二极管结构的电流泄放路径、栅接电源PMOS与栅接地NMOS串联的电流泄放路径，以增强器件的ESD鲁棒性，提高维持电压，其特征在于：主要由P衬底、P阱、N阱、第一场氧隔离区、第一P+注入区、第一N+注入区、第一鳍式多晶硅栅、第二N+注入区、第二鳍式多晶硅栅、第三N+注入区、LDMOS多晶硅栅、第二P+注入区、第三鳍式多晶硅栅、第三P+注入区、第四鳍式多晶硅栅、第四P+注入区、第四N+注入区、第二场氧隔离区和第三场氧隔离区构成；
在所述P衬底的表面区域从左至右依次设有所述P阱和所述N阱，所述P衬底的左侧边缘与所述P阱的左侧边缘相连，所述P阱的右侧与所述N阱的左侧相连，所述N阱的右侧与所述P衬底的右侧边缘相连；
在所述P阱的表面区域从左至右依次设有所述第一场氧隔离区、所述第一P+注入区和G-N交叠区，所述G-N交叠区由所述第一N+注入区、所述第一鳍式多晶硅栅、所述第二N+注入区、所述第二鳍式多晶硅栅和所述第三N+注入区沿器件宽度方向依次交替排列，所述第一场氧隔离区的左侧与所述P阱的左侧边缘相连，所述第一场氧隔离区的右侧与所述第一P+注入区的左侧相连，所述第一P+注入区右侧与所述G-N交叠区的左侧相连；
在所述N阱的表面区域从左至右依次设有所述第三场氧隔离区、G-P交叠区、所述第四N+注入区和所述第二场氧隔离区，所述G-P交叠区由所述第二P+注入区、所述第三鳍式多晶硅栅、所述第三P+注入区、所述第四鳍式多晶硅栅、所述第四P+注入区沿器件宽度方向依次交替排列，所述第三场氧隔离区右侧与所述G-P交叠区左侧相连，所述G-P交叠区右侧与所述第四N+注入区左侧相连，所述第四N+注入区右侧与所述第二场氧隔离区左侧相连，所述第二场氧隔离区右侧与所述N阱右侧边缘相连；
所述LDMOS多晶硅栅横跨在所述P阱和所述N阱的表面部分区域，所述LDMOS多晶硅栅的左侧与所述G-N交叠区的右侧相连，所述LDMOS多晶硅栅的右侧与所述第三场氧隔离区的左侧相连；
所述第一P+注入区与第一金属1相连，所述第一N+注入区与第二金属1相连，所述第一鳍式多晶硅栅与第三金属1相连，所述第二N+注入区与第四金属1相连，所述第二鳍式多晶硅栅与第五金属1相连，所述第三N+注入区与第六金属1相连，所述LDMOS多晶硅栅与第七金属1相连，所述第二P+注入区与第八金属1相连，所述第三鳍式多晶硅栅与第九金属1相连，所述第三P+注入区与第十金属1相连，所述第四鳍式多晶硅栅与第十一金属1相连，所述第四P+注入区与第十二金属1相连，所述第四N+注入区与第十三金属1相连，所述第四金属1与第十四金属1相连，所述第十金属1与所述第十四金属1相连；
所述第一金属1、所述第二金属1、所述第三金属1、所述第五金属1、所述第六金属1、所述第七金属1均与第一金属2相连，从所述第一金属2引出一电极，用作器件的金属阴极；
所述第八金属1、所述第九金属1、所述第十一金属1、所述第十二金属1和所述第十三金属1均与第二金属2相连，从所述第二金属2引出一电极，用作器件的金属阳极。
本发明的有益技术效果为：
(1)本发明实例器件利用所述金属阳极、所述第二P+注入区、所述第四N+注入区、所述N阱、所述第三场氧隔离区、所述LDMOS多晶硅栅、所述P阱、所述第一P+注入区、所述第一N+注入区和所述金属阴极构成一条LDMOS-SCR结构的ESD电流泄放路径，以增强器件的ESD鲁棒性。
(2)本发明实例器件利用所述金属阳极、所述第四N+注入区、所述N阱、所述P阱、所述第一P+注入区、所述第一鳍式多晶硅栅、所述LDMOS多晶硅栅、所述第三鳍式多晶硅栅和所述金属阴极形成具有鳍式栅控反偏二极管结构的电流泄放路径，以降低器件的触发电压，提高器件的开启速度。
(3)本发明实例器件利用所述金属阳极、所述第四N+注入区、所述第二P+注入区、所述第三鳍式多晶硅栅、所述第三P+注入区、所述N阱、所述P阱、所述第二N+注入区、所述第一鳍式多晶硅栅、所述第一N+注入区、所述第一P+注入区和所述金属阴极构成一条栅接电源PMOS与栅接地NMOS串联的电流泄放路径，以提高维持电压，增强器件的电压箝制能力。
附图说明
图1是本发明实例三维示意图；
图2是本发明实例金属连接三维示意图；
图3是本发明实例器件在ESD脉冲作用下的三条ESD电流泄放路径示意图；
图4是本发明实例器件在CA处的剖面结构及其ESD脉冲作用下的内部等效电路图；
图5是本发明实例器件在CB处的剖面结构及其ESD脉冲作用下的内部等效电路图；
图6是本发明实例器件在CC处的剖面结构及其ESD脉冲作用下的内部等效电路意图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明：
本发明实例设计了一种具有类鳍式LDMOS结构的高压ESD保护器件，通过结合LDMOS结构与鳍式FINNFET结构的优势，增强器件在高压ESD脉冲作用下的电压箝制能力和抗闩锁能力。
如图1所示的本发明实例三维示意图，具体为一种具有类鳍式LDMOS结构的高压ESD保护器件，其包括具有LDMOS-SCR结构的ESD电流泄放路径、具有鳍式栅控反偏二极管结构的电流泄放路径、栅接电源PMOS与栅接地NMOS串联的电流泄放路径，以增强器件的ESD鲁棒性，提高维持电压，其特征在于：主要由P衬底101、P阱102、N阱103、第一场氧隔离区104、第一P+注入区105、第一N+注入区106、第一鳍式多晶硅栅107、第二N+注入区108、第二鳍式多晶硅栅109、第三N+注入区110、LDMOS多晶硅栅111、第二P+注入区112、第三鳍式多晶硅栅113、第三P+注入区114、第四鳍式多晶硅栅115、第四P+注入区116、第四N+注入区117、第二场氧隔离区118和第三场氧隔离区119构成；
在所述P衬底101的表面区域从左至右依次设有所述P阱102和所述N阱103，所述P衬底101的左侧边缘与所述P阱102的左侧边缘相连，所述P阱102的右侧与所述N阱103的左侧相连，所述N阱103的右侧与所述P衬底101的右侧边缘相连；
在所述P阱102的表面区域从左至右依次设有所述第一场氧隔离区104、所述第一P+注入区105和G-N交叠区，所述G-N交叠区由所述第一N+注入区106、所述第一鳍式多晶硅栅107、所述第二N+注入区108、所述第二鳍式多晶硅栅109和所述第三N+注入区110沿器件宽度方向依次交替排列，所述第一场氧隔离区104的左侧与所述P阱102的左侧边缘相连，所述第一场氧隔离区104的右侧与所述第一P+注入区105的左侧相连，所述第一P+注入区105右侧与所述G-N交叠区的左侧相连；
在所述N阱103的表面区域从左至右依次设有所述第三场氧隔离区119、G-P交叠区、所述第四N+注入区117和所述第二场氧隔离区118，所述G-P交叠区由所述第二P+注入区112、所述第三鳍式多晶硅栅113、所述第三P+注入区114、所述第四鳍式多晶硅栅115、所述第四P+注入区116沿器件宽度方向依次交替排列，所述第三场氧隔离区119右侧与所述G-P交叠区左侧相连，所述G-P交叠区右侧与所述第四N+注入区117左侧相连，所述第四N+注入区117右侧与所述第二场氧隔离区118左侧相连，所述第二场氧隔离区118右侧与所述N阱103右侧边缘相连；
所述LDMOS多晶硅栅111横跨在所述P阱102和所述N阱103的表面部分区域，所述LDMOS多晶硅栅111的左侧与所述G-N交叠区的右侧相连，所述LDMOS多晶硅栅111的右侧与所述第三场氧隔离区119的左侧相连。
如图2所示，所述第一P+注入区105与第一金属1 201相连，所述第一N+注入区106与第二金属1 202相连，所述第一鳍式多晶硅栅107与第三金属1 203相连，所述第二N+注入区108与第四金属1204相连，所述第二鳍式多晶硅栅109与第五金属1 205相连，所述第三N+注入区110与第六金属1 206相连，所述LDMOS多晶硅栅111与第七金属1 207相连，所述第二P+注入区112与第八金属1 208相连，所述第三鳍式多晶硅栅113与第九金属1 209相连，所述第三P+注入区114与第十金属1 210相连，所述第四鳍式多晶硅栅115与第十一金属1 211相连，所述第四P+注入区116与第十二金属1 212相连，所述第四N+注入区117与第十三金属1 213相连，所述第四金属1 204与第十四金属1 214相连，所述第十金属1 210与所述第十四金属1 214相连；
所述第一金属1 201、所述第二金属1 202、所述第三金属1 203、所述第五金属1205、所述第六金属1 206、所述第七金属1 207均与第一金属2 301相连，从所述第一金属2301引出一电极303，用作器件的金属阴极，接ESD脉冲的低电位；
所述第八金属1 208、所述第九金属1 209、所述第十一金属1 211、所述第十二金属1 212和所述第十三金属1 213均与第二金属2 302相连，从所述第二金属2 302引出一电极304，用作器件的金属阳极，接ESD脉冲的高电位。
如图3所示，所述第二P+注入区112、所述第四N+注入区117、所述N阱103、所述第三场氧隔离区119、所述LDMOS多晶硅栅111、所述P阱102、所述第一P+注入区105、所述第一N+注入区106构成一条LDMOS-SCR结构的ESD电流泄放路径CA，以增强器件的ESD鲁棒性；
所述第四N+注入区117、所述N阱103、所述P阱102、所述第一P+注入区105、所述第一鳍式多晶硅栅107、所述LDMOS多晶硅栅111和所述第三鳍式多晶硅栅113形成具有鳍式栅控反偏二极管结构的电流泄放路径CB，以降低器件的触发电压，提高器件的开启速度；
所述第四N+注入区117、所述第二P+注入区112、所述第三鳍式多晶硅栅113、所述第三P+注入区114、所述N阱103、所述P阱102、所述第二N+注入区108、所述第一鳍式多晶硅栅107、所述第一N+注入区106和所述第一P+注入区105构成栅接电源PMOS与栅接地NMOS串联的电流泄放路径CC，以提高维持电压，增强器件的电压箝制能力。
如图4所示，当ESD脉冲作用于本发明实例器件时，所述金属阳极接ESD脉冲高电位，所述金属阴极接ESD脉冲低电位，随着ESD脉冲的不断增大，所述N阱103上的电阻RNW上的电位不断上升，当所述电阻RNW的压降上升至0.7V时，寄生PNP管Q2的发射极正偏，所述寄生PNP管Q2开始工作在放大状态。又因寄生NPN管Q1与所述寄生PNP管Q2形成的正反馈机制，导致在所述P阱102的电阻RPW上的压降不断上升，当所述电阻RPW上的压降上升至0.7V时，由所述第二P+注入区112、所述第四N+注入区117、所述N阱103、所述第三场氧隔离区119、所述LDMOS多晶硅栅111、所述P阱102、所述第一P+注入区105、所述第一N+注入区106构成的LDMOS-SCR电流泄放路径导通。
如图5所示，当ESD脉冲作用于本发明实例器件时，所述金属阳极接ESD脉冲高电位，所述金属阴极接ESD脉冲低电位，所述P阱102、所述第一P+注入区105、所述第一鳍式多晶硅栅107、所述LDMOS多晶硅栅111、所述第三鳍式多晶硅栅113、所述第四N+注入区117与所述N阱103形成鳍式栅控反偏二极管。所述第一P+注入区105与所述第一鳍式多晶硅栅107之间存在寄生电容C1，所述第四N+注入区117与所述第三鳍式多晶硅栅113之间存在寄生电容C2，在纳秒级的ESD脉冲作用下，电容耦合电流可增大器件的触发电流，降低器件的击穿电压，缩短器件的响应时间。由所述第四N+注入区117、所述N阱103、所述P阱102、所述第一P+注入区105、所述第一鳍式多晶硅栅107、所述LDMOS多晶硅栅111和所述第三鳍式多晶硅栅113构成的具有鳍式栅控反偏二极管结构的电流泄放路径，可降低器件的触发电压，提高器件的开启速度。
如图6所示，当ESD脉冲作用于本发明实例器件时，所述金属阳极接ESD脉冲高电位，所述金属阴极接ESD脉冲低电位，当ESD脉冲较小时，所述电阻RNW上的电位上升至0.7V后，寄生PNP管Q4开始工作在放大状态；当ESD脉冲进一步增大时，所述电阻RPW上的电位逐渐上升至0.7V，寄生NPN管Q3开始工作在放大状态；随着ESD脉冲的持续增大，由所述P阱102、所述第二N+注入区108构成的反偏PN结和由所述第三P+注入区114、所述N阱103构成的反偏PN结发生雪崩击穿，由所述寄生PNP管Q4和所述寄生NPN管Q3串联的电流泄放路径导通；当ESD脉冲比较大时，由所述P阱102和所述N阱103构成的反偏PN结会处于雪崩击穿状态，从而使由所述电阻RNW、所述寄生PNP管Q4、所述寄生NPN管Q3和所述电阻RPW构成寄生SCR电流导通路径，可进一步提高器件电流泄放能力。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (4)
1.一种具有类鳍式LDMOS结构的高压ESD保护器件，其包括具有LDMOS-SCR结构的电流泄放路径、具有鳍式栅控反偏二极管结构的电流泄放路径、栅接电源PMOS与栅接地NMOS串联的电流泄放路径，以增强器件的ESD鲁棒性，提高维持电压，其特征在于：主要由P衬底(101)、P阱(102)、N阱(103)、第一场氧隔离区(104)、第一P+注入区(105)、第一N+注入区(106)、第一鳍式多晶硅栅(107)、第二N+注入区(108)、第二鳍式多晶硅栅(109)、第三N+注入区(110)、LDMOS多晶硅栅(111)、第二P+注入区(112)、第三鳍式多晶硅栅(113)、第三P+注入区(114)、第四鳍式多晶硅栅(115)、第四P+注入区(116)、第四N+注入区(117)、第二场氧隔离区(118)和第三场氧隔离区(119)构成；
在所述P衬底(101)的表面区域从左至右依次设有所述P阱(102)和所述N阱(103)，所述P衬底(101)的左侧边缘与所述P阱(102)的左侧边缘相连，所述P阱(102)的右侧与所述N阱(103)的左侧相连，所述N阱(103)的右侧与所述P衬底(101)的右侧边缘相连；
在所述P阱(102)的表面区域从左至右依次设有所述第一场氧隔离区(104)、所述第一P+注入区(105)和G-N交叠区，所述G-N交叠区由所述第一N+注入区(106)、所述第一鳍式多晶硅栅(107)、所述第二N+注入区(108)、所述第二鳍式多晶硅栅(109)和所述第三N+注入区(110)沿器件宽度方向依次交替排列，所述第一场氧隔离区(104)的左侧与所述P阱(102)的左侧边缘相连，所述第一场氧隔离区(104)的右侧与所述第一P+注入区(105)的左侧相连，所述第一P+注入区(105)右侧与所述G-N交叠区的左侧相连；
在所述N阱(103)的表面区域从左至右依次设有所述第三场氧隔离区(119)、G-P交叠区、所述第四N+注入区(117)和所述第二场氧隔离区(118)，所述G-P交叠区由所述第二P+注入区(112)、所述第三鳍式多晶硅栅(113)、所述第三P+注入区(114)、所述第四鳍式多晶硅栅(115)、所述第四P+注入区(116)沿器件宽度方向依次交替排列，所述第三场氧隔离区(119)右侧与所述G-P交叠区左侧相连，所述G-P交叠区右侧与所述第四N+注入区(117)左侧相连，所述第四N+注入区(117)右侧与所述第二场氧隔离区(118)左侧相连，所述第二场氧隔离区(118)右侧与所述N阱(103)右侧边缘相连；
所述LDMOS多晶硅栅(111)横跨在所述P阱(102)和所述N阱(103)的表面部分区域，所述LDMOS多晶硅栅(111)的左侧与所述G-N交叠区的右侧相连，所述LDMOS多晶硅栅(111)的右侧与所述第三场氧隔离区(119)的左侧相连；
所述第一P+注入区(105)与第一金属1(201)相连，所述第一N+注入区(106)与第二金属1(202)相连，所述第一鳍式多晶硅栅(107)与第三金属1(203)相连，所述第二N+注入区(108)与第四金属1(204)相连，所述第二鳍式多晶硅栅(109)与第五金属1(205)相连，所述第三N+注入区(110)与第六金属1(206)相连，所述LDMOS多晶硅栅(111)与第七金属1(207)相连，所述第二P+注入区(112)与第八金属1(208)相连，所述第三鳍式多晶硅栅(113)与第九金属1(209)相连，所述第三P+注入区(114)与第十金属1(210)相连，所述第四鳍式多晶硅栅(115)与第十一金属1(211)相连，所述第四P+注入区(116)与第十二金属1(212)相连，所述第四N+注入区(117)与第十三金属1(213)相连，所述第四金属1(204)与第十四金属1(214)相连，所述第十金属1(210)与所述第十四金属1(214)相连；
所述第一金属1(201)、所述第二金属1(202)、所述第三金属1(203)、所述第五金属1(205)、所述第六金属1(206)、所述第七金属1(207)均与第一金属2(301)相连，从所述第一金属2(301)引出一电极(303)，用作器件的金属阴极；
所述第八金属1(208)、所述第九金属1(209)、所述第十一金属1(211)、所述第十二金属1(212)和所述第十三金属1(213)均与第二金属2(302)相连，从所述第二金属2(302)引出一电极(304)，用作器件的金属阳极。
2.如权利要求1所述的一种具有类鳍式LDMOS结构的高压ESD保护器件，其特征在于：所述金属阳极、所述第二P+注入区(112)、所述第四N+注入区(117)、所述N阱(103)、所述第三场氧隔离区(119)、所述LDMOS多晶硅栅(111)、所述P阱(102)、所述第一P+注入区(105)、所述第一N+注入区(106)和所述金属阴极构成一条LDMOS-SCR结构的ESD电流泄放路径，以增强器件的ESD鲁棒性。
3.如权利要求1所述的一种具有类鳍式LDMOS结构的高压ESD保护器件，其特征在于：所述金属阳极、所述第四N+注入区(117)、所述N阱(103)、所述P阱(102)、所述第一P+注入区(105)、所述第一鳍式多晶硅栅(107)、所述LDMOS多晶硅栅(111)、所述第三鳍式多晶硅栅(113)和所述金属阴极形成具有鳍式栅控反偏二极管结构的电流泄放路径，以降低器件的触发电压，提高器件的开启速度。
4.如权利要求1所述的一种具有类鳍式LDMOS结构的高压ESD保护器件，其特征在于：所述金属阳极、所述第四N+注入区(117)、所述第二P+注入区(112)、所述第三鳍式多晶硅栅(113)、所述第三P+注入区(114)、所述N阱(103)、所述P阱(102)、所述第二N+注入区(108)、所述第一鳍式多晶硅栅(107)、所述第一N+注入区(106)、所述第一P+注入区(105)和所述金属阴极构成一条栅接电源PMOS与栅接地NMOS串联的电流泄放路径，以提高维持电压，增强器件的电压箝制能力。
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