CN102544115B - 一种低触发电压高镇流电阻的scr esd保护器件 - Google Patents
一种低触发电压高镇流电阻的scr esd保护器件 Download PDFInfo
- Publication number
- CN102544115B CN102544115B CN2012100682482A CN201210068248A CN102544115B CN 102544115 B CN102544115 B CN 102544115B CN 2012100682482 A CN2012100682482 A CN 2012100682482A CN 201210068248 A CN201210068248 A CN 201210068248A CN 102544115 B CN102544115 B CN 102544115B
- Authority
- CN
- China
- Prior art keywords
- heavily doped
- doped region
- region
- esd protection
- protection device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title abstract description 8
- 229910052710 silicon Inorganic materials 0.000 title abstract description 8
- 239000010703 silicon Substances 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000002955 isolation Methods 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 11
- 230000000694 effects Effects 0.000 abstract description 7
- 238000012546 transfer Methods 0.000 abstract description 4
- 230000008569 process Effects 0.000 abstract description 3
- 230000002411 adverse Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000003068 static effect Effects 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000013021 overheating Methods 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种低触发电压高镇流电阻的SCR ESD保护器件，属于电子技术领域。本发明利用重掺杂区与衬底区在垂直方向的触发，成功将雪崩击穿由器件表面转移到器件内部；通过增加STI隔离区，消除silicide工艺的不利影响，有效提高了ESD保护器件的镇流(ballast)电阻。
Description
技术领域
本发明属于电子技术领域，涉及半导体集成电路芯片的静电释放(ElectroStatic Discharge，简称为ESD)保护电路设计技术，尤指一种低触发电压高镇流电阻的可控硅(Silicon Controlled Rectifier，简称SCR)ESD保护器件。
背景技术
静电放电现象是半导体器件或电路在制造、生产、组装、测试、存放、搬运等过程中的一种常见现象。在ESD情况下，大量电荷会在极短时间内从集成电路(IC)体外传递或转移到内部，造成集成电路性能的退化或IC的直接损毁。为了解决此问题，通常在两方面采取办法，环境方面尽量减小静电和及时消除静电，如增加环境湿度，操作人员或设备接地，采用不易产生静电的材料等；电路方面，主要是在内部电路与引脚之间设置一个保护电路，该保护电路必须在静电放电的脉冲未到达内部电路之前先行启动，以迅速地钳位过高的电压，进而减少ESD现象所导致的破坏。
SCR在相同的面积下具有很高的电流泄放能力，因此在ESD保护中SCR是最有效率的防护器件之一。一个简单的SCR ESD保护结构如图1所示，其结构包含一个寄生NPN三极管Q1、一个寄生PNP三极管Q2以及寄生电阻Rsub、RW。当阳极引脚出现一正ESD电压(即阳极为正电位，阴极为零电位)时，N阱/P型衬底结反偏，发生雪崩击穿，击穿电流会在Rsub上产生压降使BJT Q1导通，而Q1的集电极电流将为Q2的基极提供电流，Q2导通后其集电极电流将为Q1的基极提供电流，最终SCR结构导通以泄放ESD电流；当阳极引脚出现一负压(即阳极为负电位，阴极为零电位)时，P型衬底/N阱结会正向导通，泄放ESD产生的电流，而且由于寄生二极管有效面积较大，电流能力很强。负向ESD脉冲下，该结构的开启电压为PN结正向导通电压，约0.5～0.7V，可以达到良好的保护能力。正向ESD脉冲下，SCR的触发电压Vt1由PN结雪崩击穿电压决定，由于P型衬底、N阱的浓度均较低，这就导致SCR的触发电压Vt1高达30～50V(依工艺而定)。在低压电路电路应用中，在电压上升到SCR的触发电压之前，SCR器件所要保护的内部电路(core circuit)可能早已被ESD电压破坏。因此，为获得良好的ESD保护效果，需降低SCR器件的触发电压。
图2是一低电压触发硅控整流器(LVTSCR)的现有技术，该结构利用一个低压NMOS的漏极横跨在N阱与P型衬底的接面上，从而在器件内部形成一个栅接地的NMOS (GGNMOS)结构。当引脚出现一正ESD电压时，该GGNMOS的漏极首先发生雪崩击穿，产生足够的衬底电流使寄生的NPN三极管导通形成泄放回路，这样就使SCR器件的触发电压下降到等效于该低压NMOS器件的骤回击穿电压(Snapback Breakdown Voltage)，约8～15V，大大降低了触发电压。但是图2所示结构在ESD应力的作用下，雪崩击穿首先发生在自对准形成的漏端注入和栅极的交界处的硅表面(图2中A点所示位置)。这会带来如下问题：对于具有轻掺杂漏区(LDD)注入的工艺，结深较浅的LDD区会由于尖端放电导致ESD性能的下降；表面处雪崩电流的集中会引起局部过热严重，导致器件提前发生热损毁。此外，为了提升CMOS IC内部电路的运算速度、集成度、以及可靠度，现代先进的CMOS工艺普遍采用了金属硅化物工艺(Silicide)以降低MOS器件在漏极与源极端的串联电阻；但是从ESD保护的角度讲，silicide工艺会降低器件内部的镇流电阻，从而引起电流的不均匀，导致器件局部过热烧毁。
发明内容
本发明提供一种低触发电压高镇流电阻的SCR ESD保护器件。该器件将击穿点从体表移至体内，一方面能对现有技术中LVTSCR的触发MOS漏极的LDD区进行屏蔽，改善其尖端放电带来的ESD性能下降，另一方面解决了热点在表面集中引发的器件提前损毁。而且，本发明还通过增大ESD电流泄放路径的镇流电阻来提高ESD泄放电流均匀性。另外，本发明与CMOS、BiCMOS、BCD、SOI等工艺兼容。
本发明详细技术方案：
一种低触发电压高镇流电阻的SCR ESD保护器件，如图3所示，包括：P型衬底1，位于P型衬底上的N型阱区2、两个N+重掺杂区3和5、两个P+重掺杂区4和6、两个浅槽隔离区7和8(Shallow Trench Isolation，简称STI)以及一个多晶硅栅区9。N型阱区2位于P型衬底1顶部，第一P+重掺杂区4和第一浅槽隔离区7位于N型阱区2的顶部，第一N+重掺杂区3跨接在P型衬底1和N型阱区2的顶部，第一P+重掺杂区4位于第一浅槽隔离区7和第一N+重掺杂区3之间。第二N+重掺杂区5、第二P+重掺杂区6和第二浅槽隔离区8位于N型阱区2外的P型衬底1顶部，其中第二N+重掺杂区5靠近于第一浅槽隔离区7，第二P+重掺杂区6远离第一浅槽隔离区7，第二浅槽隔离区8夹于第二N+重掺杂区5和第二P+重掺杂区6之间。多晶硅栅9位于第一浅槽隔离区7与第二N+重掺杂区5之间的半导体表面上方，多晶硅栅9与半导体之间具有绝缘层10。第一N+重掺杂区3和第一P+重掺杂区4通过金属导线连出作为器件的阳极；第二N+重掺杂区和5、第二P+重掺杂区6以及多晶硅栅9通过金属导线连在一起作为器件的阴极。应用时，器件阳 极接至需受ESD保护的芯片的引脚端口，器件阴极接至地电位。
上述方案的一些变形方案：
(一)如图6所示，在图3所示结构的基础上，在P型衬底上增加两个P型阱区11和12。N型阱区2夹于两个P型阱区之间，第一N+重掺杂区3跨接于N型阱区2和第一P型阱区11的顶部，第二N+重掺杂区5、第二P+重掺杂区6和第二浅槽隔离区8位于第二P型阱区12顶部。
(二)如图7所示，在图3所示结构的基础上，在第一N+重掺杂区3下方的P型衬底1内增加一个PBL埋层区15。
(三)如图8所示，在图3所示结构的基础上，只将第二N+重掺杂区5和第二P+重掺杂区6通过金属导线连接在一起作为器件阴极，在多晶硅栅9与阳极之间增加电容C13，在多晶硅栅9与阴极之间增加电阻R14。
(四)如图9所示，在图3所示结构的基础上，通过半导体掺杂类型互换，形成对偶结构。即：将图3中P型半导体区全部换为相对应的N型半导体区，图3中的N型半导体区换为相对应的P型半导体区，图3中的原阳极换成阴极、原阴极换成阳极。
本发明提供的一种低触发电压高镇流电阻的SCRESD保护器件有以下特点：
1、寄生MOS器件M1(如图4所示)的漏端采用N阱区结合第一N+重掺杂区3形成，且加入了第一STI隔离区7以屏蔽silicide影响。由于阱区浓度较低、阻值较大，这样就相当于在漏极串联一电阻RW，达到了增大镇流电阻的目的。
2、由于第一STI隔离区7的阻挡，屏蔽了漏端LDD注入，从而避免尖端放电引发ESD保护器件提前失效。
3、第一N+重掺杂区下方3与P型衬底直接接触，使得原本发生在P型衬底1与N型阱区2接面冶金结的雪崩击穿转移为第一N+重掺杂区3与其下面P型衬底1接面冶金结的雪崩击穿，一方面降低了器件的触发电压，另一方使雪崩击穿首先发生在器件体内，使得泄放电流从表面转移到体内，改善了热效应。
需要说明的是：
(1)本发明可以做成左右对称结构，也可以做成多Finger结构以获得更大的电流泄放能力。
(2)本发明中的两个STI隔离区也可以采用硅局部氧化隔离(Local Oxidation of Silicon，简称LOCOS)工艺替代STI工艺形成厚场氧。
(3)本发明中第二STI隔离区也可以去除，使第二N+重掺杂区和P+重掺杂区相接触。区别在于图3所示的结构衬底寄生电阻更大，触发电压可进一步降低。
(4)本发明中的第一N+重掺杂区3与第一P+重掺杂区4既可相接触，也可存在一定距离。
附图说明
图1为现有技术的SCR器件剖面示意图.
图2为现有技术的低电压触发硅控整流器(LVTSCR)剖面示意图。
图3为本发明提供的低触发电压高镇流电阻的SCR ESD保护器件具体实施方式一结构图。
图4为本发明具体实施方式一结构的等效电路图。
图5为本发明具体实施方式一结构的实际测试图。
图6为本发明具体实施方式二的结构图。
图7为本发明具体实施方式三的结构图。
图8为本发明具体实施方式四的结构图。
图9为本发明具体实施方式五的结构图。
附图标记如下：1为P型衬底，2为N型阱区，3、5分别为第一、第二N+重掺杂区，4、6分别为第一、第二P+重掺杂区，7、8分别为第一、第二STI隔离区，9为多晶硅栅，10为氧化层，11、12分别为第一、第二P阱区，13为电容C，14为电阻R，15为PBL埋层。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及积极效果更加清楚明白，以下结合附图对本发明进行进一步详细说明。
具体实施方式一
一种低触发电压高镇流电阻的SCR ESD保护器件，如图3所示，包括：P型衬底1，位于P型衬底上的N型阱区2、两个N+重掺杂区3和5、两个P+重掺杂区4和6、两个浅 槽隔离区7和8(Shallow Trench Isolation，简称STI)以及一个多晶硅栅区9。N型阱区2位于P型衬底1顶部，第一P+重掺杂区4和第一浅槽隔离区7位于N型阱区2的顶部，第一N+重掺杂区3跨接在P型衬底1和N型阱区2的顶部，第一P+重掺杂区4位于第一浅槽隔离区7和第一N+重掺杂区3之间。第二N+重掺杂区5、第二P+重掺杂区6和第二浅槽隔离区8位于N型阱区2外的P型衬底1顶部，其中第二N+重掺杂区5靠近于第一浅槽隔离区7，第二P+重掺杂区6远离第一浅槽隔离区7，第二浅槽隔离区8夹于第二N+重掺杂区5和第二P+重掺杂区6之间。多晶硅栅9位于第一浅槽隔离区7与第二N+重掺杂区5之间的半导体表面上方，多晶硅栅9与半导体之间具有绝缘层10。第一N+重掺杂区3和第一P+重掺杂区4通过金属导线连出作为器件的阳极；第二N+重掺杂区和5、第二P+重掺杂区6以及多晶硅栅9通过金属导线连在一起作为器件的阴极。应用时，器件阳极接至需受ESD保护的外部芯片的引脚端口，器件阴极接至地电位。
具体实施方式二
一种低触发电压高镇流电阻的SCR ESD保护器件，如图6所示，在图3所示结构的基础上，在P型衬底上增加两个P型阱区11和12。N型阱区2夹于两个P型阱区之间，第一N+重掺杂区3跨接于N型阱区2和第一P型阱区11的顶部，第二N+重掺杂区5、第二P+重掺杂区6和第二浅槽隔离区8位于第二P型阱区12顶部。
具体实施方式三
一种低触发电压高镇流电阻的SCR ESD保护器件，如图7所示，在图3所示结构的基础上，在第一N+重掺杂区3下方的P型衬底1内增加一个PBL埋层区15。
具体实施方式四
一种低触发电压高镇流电阻的SCR ESD保护器件，如图8所示，在图3所示结构的基础上，只将第二N+重掺杂区5和第二P+重掺杂区6通过金属导线连接在一起作为器件阴极，在多晶硅栅9与阳极之间增加电容C13，在多晶硅栅9与阴极之间增加电阻R14。
具体实施方式五
一种低触发电压高镇流电阻的SCR ESD保护器件，如图9所示，在图3所示结构的基础上，通过半导体掺杂类型互换，形成对偶结构。即：将图3中P型半导体区全部换为相对应的N型半导体区，图3中的N型半导体区换为相对应的P型半导体区，图3中的原阳极换成阴极、原阴极换成阳极。
图3为本发明提供的一种低触发电压高镇流电阻的SCR ESD保护器件具体实施方式一剖面示意图。本发明中寄生MOS器件M1(如图4所示)的漏端由N型阱区2和第一N+重掺 杂区3形成，且加入了第一STI隔离区7以屏蔽silicide影响，由于N阱浓度较低、阻值较大，这样就相当于在漏极串联一电阻RW，达到了增大镇流电阻、提高电流均匀性、避免电流集中引起器件局部过热以致烧毁的目的；第一STI隔离区7的阻挡，屏蔽了漏端LDD注入，从而避免尖端放电引发ESD防护器件提前失效；第一N+重掺杂区3下方与P型衬1底直接接触，一方面降低了雪崩击穿电压，另一方面使雪崩电流从表面转移到体内，进一步改善了热效应。
图4为本发明具体实施方式一(图3)的等效电路图。包含一个寄生PNP三极管Q1(由第一P+重掺杂区4、N型阱区2和P型衬底1组成)、一个寄生NPN三极管Q2(由N型阱区2、P型衬底1和第二N+重掺杂区5组成)、一个寄生栅接地NMOS管M1(由N型阱区2、P型衬底1、第二N+重掺杂区5、氧化层10和多晶硅栅9组成)以及寄生电阻Rw、Rsub。当阳极出现正ESD电压(相对于零电位阴极)时，P型衬底1/N型阱区2结与P衬底1/第一N+重掺杂区3结均反偏。因为第一N+重掺杂区3的掺杂浓度大于N型阱区2的掺杂浓度，所以P型衬底1/第一N+重掺杂区3结首先发生雪崩击穿(即图4中D1被击穿)，产生的雪崩电流在电阻Rsub上形成压降使Q2开启，Q2的集电极电流在电阻RW上形成压降使Q1开启，从而SCR开启形成低阻抗电流泄放回路，使内部芯片电路得到有效地保护。当阳极出现负ESD电压(相对于零电位阴极)时，寄生二极管D1(由第一N+重掺杂区3、N型阱区2、P型衬底1、第二P+重掺杂区6组成)会正偏导通，泄放ESD电流。
图5为本发明结构在沟道宽度为54.4μm时的实际测试图。从图中可以看出：该器件的触发电压为15.2V，可见采用本发明的结构大大的降低了SCR器件的触发电压；维持电压较高，约为5.75V，可以有效的防止闩锁(Latch-up)效应；泄放电流约为3.1A，可以看出本发明所提供的器件结构具有较高的电流泄放能力。
具体实施方式二、三、四、五的基本工作原理与具体实施方式一类似，在此不再赘述。区别在于：具体实施方式二增加两个P阱区，与具体实施方式一相比，P阱区浓度高于P衬底浓度，雪崩击穿由实施方式一中的N+重掺杂区/P衬底结变为N+重掺杂区/P阱结，触发电压更低，且器件导通电阻更小，功耗更低；具体实施方式三增加PBL埋层，PBL浓度高于P衬底浓度，触发电压为N+重掺杂区/PBL结击穿电压，比具体实施方式二进一步降低；具体实施方式四增加RC栅控触发，在ESD应力下电容C和器件本身的寄生电容会对栅极快速耦合一定电压，因此寄生NMOS会快速开启，SCR触发速度更快，器件电流分布更均匀；具体实施方式五则由于掺杂类型和具体实施方式一互换，触发方式由NMOS辅助触发变为PMOS辅助触发。
综上所述，本发明提供了一种新型低触发电压高镇流电阻的SCR ESD保护器件结构。本 发明采用STI阻挡silicide以提高ESD保护器件镇流电阻、改善LDD带来的尖端放电造成的ESD性能下降；采用N+重掺杂区与P衬底的体内雪崩击穿技术，改善热点在器件表面集中引起的提前损毁。
本发明所举的实施方式，虽然只提及体硅工艺的应用，实际上也可应用于SOI工艺、外延工艺等。而且本发明的集中具体实施方式可以交叉组合应用，提高本发明SCRESD的性能。以上所述仅为本发明的部分具体实施方式而已，并不用以限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种低触发电压高镇流电阻的SCR ESD保护器件，包括：P型衬底（1），位于P型衬底上的N型阱区（2）、两个N+重掺杂区（3和5）、两个P+重掺杂区（4和6）、两个浅槽隔离区（7和8）以及一个多晶硅栅区（9）；
N型阱区（2）位于P型衬底（1）顶部，第一P+重掺杂区（4）和第一浅槽隔离区（7）位于N型阱区（2）的顶部，第一N+重掺杂区（3）跨接在P型衬底（1）和N型阱区（2）的顶部，第一P+重掺杂区（4）位于第一浅槽隔离区（7）和第一N+重掺杂区（3）之间；第二N+重掺杂区（5）、第二P+重掺杂区（6）和第二浅槽隔离区（8）位于N型阱区（2）外的P型衬底（1）顶部，其中第二N+重掺杂区（5）靠近于第一浅槽隔离区（7），第二P+重掺杂区（6）远离第一浅槽隔离区（7），第二浅槽隔离区（8）夹于第二N+重掺杂区（5）和第二P+重掺杂区（6）之间；
多晶硅栅（9）位于第一浅槽隔离区（7）与第二N+重掺杂区（5）之间的半导体表面上方，多晶硅栅（9）与半导体之间具有绝缘层（10）；第一N+重掺杂区（3）和第一P+重掺杂区（4）通过金属导线连出作为器件的阳极；第二N+重掺杂区（5）、第二P+重掺杂区（6）以及多晶硅栅（9）通过金属导线连在一起作为器件的阴极；应用时，器件阳极接至需受ESD保护的芯片的引脚端口，器件阴极接至地电位。
2.根据权利要求1所述的低触发电压高镇流电阻的SCR ESD保护器件，其特征在于：所述的SCR ESD保护器件还具有两个P型阱区（11和12）；N型阱区（2）夹于两个P型阱区之间，第一N+重掺杂区（3）跨接于N型阱区（2）和第一P型阱区（11）的顶部，第二N+重掺杂区（5）、第二P+重掺杂区（6）和第二浅槽隔离区（8）位于第二P型阱区（12）顶部。
3.根据权利要求1所述的低触发电压高镇流电阻的SCR ESD保护器件，其特征在于：所述的SCR ESD保护器件结构还具有PBL埋层（15）；所述PBL埋层（15）位于第一N+重掺杂区（3）下方的P型衬底（1）内部。
4.根据权利要求1所述的低触发电压高镇流电阻的SCR ESD保护器件，其特征在于：所述的SCR ESD保护器件结构还具有电容C（13）和电阻R（14）；所述电容C（13）连接于多晶硅栅（9）的引出端与第一N+重掺杂区（3）的引出端之间；所述电阻R（14）连接于多晶硅栅（9）的引出端与第二N+重掺杂区（5）和第二P+重掺杂区（6）的引出端连接点之间。
5.根据权利要求1所述的低触发电压高镇流电阻的SCR ESD保护器件，其特征在于：所述的SCR ESD保护结构将权利要求1中的半导体掺杂类型互换，形成对偶结构；即：将权利要求1中P型半导体区全部换为相对应的N型半导体区，权利要求1中的N型半导体区换为相对应的P型半导体区，权利要求1中的原阳极换成阴极、原阴极换成阳极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100682482A CN102544115B (zh) | 2012-03-15 | 2012-03-15 | 一种低触发电压高镇流电阻的scr esd保护器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012100682482A CN102544115B (zh) | 2012-03-15 | 2012-03-15 | 一种低触发电压高镇流电阻的scr esd保护器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102544115A CN102544115A (zh) | 2012-07-04 |
| CN102544115B true CN102544115B (zh) | 2013-12-11 |
Family
ID=46350569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012100682482A Expired - Fee Related CN102544115B (zh) | 2012-03-15 | 2012-03-15 | 一种低触发电压高镇流电阻的scr esd保护器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102544115B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094278B (zh) * | 2012-12-09 | 2016-01-20 | 辽宁大学 | Pmos嵌入的低压触发用于esd保护的scr器件 |
| CN104465666B (zh) * | 2014-11-28 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | Soi工艺的静电保护结构及其构成的静电保护电路 |
| CN109119416B (zh) * | 2018-08-24 | 2023-03-03 | 电子科技大学 | 高维持电流esd防护器件 |
| CN109193601B (zh) * | 2018-09-25 | 2020-04-21 | 华为技术有限公司 | 一种esd保护电路 |
| CN109638013B (zh) * | 2018-12-28 | 2023-12-19 | 深圳贝特莱电子科技股份有限公司 | 一种触发电压连续可调的scr esd放电结构及其触发实现方法 |
| CN110690270B (zh) * | 2019-10-12 | 2023-03-14 | 上海华力微电子有限公司 | 一种内嵌硅控整流器的pmos器件及其实现方法 |
| CN110880500B (zh) * | 2019-11-19 | 2021-12-03 | 江南大学 | 一种全对称ldmos触发scr结构的双向高压esd防护器件 |
| CN112018105B (zh) * | 2020-09-28 | 2024-01-23 | 上海华虹宏力半导体制造有限公司 | 高压静电保护结构 |
| CN114927574B (zh) * | 2022-05-24 | 2023-05-02 | 上海晶岳电子有限公司 | 一种纵向结构vdmos工艺lvtscr器件的结构及其制造方法 |
| CN118646374A (zh) * | 2024-08-12 | 2024-09-13 | 成都信息工程大学 | 一种片上电容带宽展宽电路及电子设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605493B1 (en) * | 2001-08-29 | 2003-08-12 | Taiwan Semiconductor Manufacturing Company | Silicon controlled rectifier ESD structures with trench isolation |
| US20040089909A1 (en) * | 2002-11-07 | 2004-05-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit having improved esd protection |
| US20090294855A1 (en) * | 2008-05-28 | 2009-12-03 | Dong-Ju Lim | Electrostatic Discharge Protection Device |
| CN101728428A (zh) * | 2008-10-10 | 2010-06-09 | 和舰科技(苏州)有限公司 | 一种硅控整流器及其制造方法 |
| CN102208412A (zh) * | 2011-05-19 | 2011-10-05 | 电子科技大学 | 一种用于集成电路输出级esd保护的scr结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0803955A3 (en) * | 1996-04-25 | 1998-05-20 | Texas Instruments Incorporated | An electrostatic discharge protection circuit |
-
2012
- 2012-03-15 CN CN2012100682482A patent/CN102544115B/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605493B1 (en) * | 2001-08-29 | 2003-08-12 | Taiwan Semiconductor Manufacturing Company | Silicon controlled rectifier ESD structures with trench isolation |
| US20040089909A1 (en) * | 2002-11-07 | 2004-05-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit having improved esd protection |
| US20090294855A1 (en) * | 2008-05-28 | 2009-12-03 | Dong-Ju Lim | Electrostatic Discharge Protection Device |
| CN101728428A (zh) * | 2008-10-10 | 2010-06-09 | 和舰科技(苏州)有限公司 | 一种硅控整流器及其制造方法 |
| CN102208412A (zh) * | 2011-05-19 | 2011-10-05 | 电子科技大学 | 一种用于集成电路输出级esd保护的scr结构 |
Non-Patent Citations (1)
| Title |
|---|
| JP特开平10-050494A 1998.02.20 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102544115A (zh) | 2012-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102544115B (zh) | 一种低触发电压高镇流电阻的scr esd保护器件 | |
| US6830966B2 (en) | Fully silicided NMOS device for electrostatic discharge protection | |
| CN101506974B (zh) | 利用沟槽隔离形成的无闭锁垂直瞬态电压抑制二极管阵列结构 | |
| US6498357B2 (en) | Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process | |
| CN102956632B (zh) | 一种低寄生电容的双向scr静电放电保护结构 | |
| CN104752417A (zh) | 可控硅静电保护器件及其形成方法 | |
| CN100583429C (zh) | Pmos管嵌入式双向可控硅静电防护器件 | |
| CN101281909B (zh) | Nmos管嵌入式双向可控硅静电防护器件 | |
| CN102544001B (zh) | 一种为集成电路i/o端口提供全模式esd保护的scr结构 | |
| CN102157519B (zh) | 硅控整流器 | |
| CN104716132B (zh) | 一种低触发电压和高维持电压的硅控整流器及其电路 | |
| CN110265391B (zh) | 一种内嵌浮空n+区的ligbt型esd防护器件 | |
| US8598625B2 (en) | ESD protection device with tunable design windows | |
| CN113871382B (zh) | 一种优化esd防护性能的dcscr器件 | |
| CN102208412B (zh) | 一种用于集成电路输出级esd保护的scr结构 | |
| CN102544068B (zh) | 一种基于pnp型三极管辅助触发的双向可控硅器件 | |
| CN105428353B (zh) | 一种具有类鳍式ldmos结构的高压esd保护器件 | |
| CN109742070B (zh) | 一种fdsoi可控硅静电保护器件 | |
| CN112466937B (zh) | 一种维持电压可调的soi工艺可控硅静电放电保护结构 | |
| CN106158744A (zh) | 静电保护结构及其制作方法、芯片及其制作方法 | |
| CN112071834B (zh) | 一种栅约束硅控整流器及其实现方法 | |
| CN111341770B (zh) | 一种低触发电压的esd保护结构、集成电路及设备 | |
| CN111799256B (zh) | 提升高压集成电路防负电流闩锁能力的保护环及实现方法 | |
| CN102544066B (zh) | 一种基于npn型三极管辅助触发的双向可控硅器件 | |
| CN102544067B (zh) | 一种基于nmos管辅助触发的双向可控硅器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20131211 Termination date: 20170315 |