CN104465666B - Soi工艺的静电保护结构及其构成的静电保护电路 - Google Patents

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Abstract

本发明公开了一种SOI工艺的静电保护结构，在绝缘衬底硅上设有一硅控整流器，衬底上方有一场氧化绝缘埋层，场氧化绝缘埋层上方有淀积一层硅体，硅体从左到右分别依次设有P型阱、第一N型扩散区和N型阱，在P型阱和N型阱上方分别设有多晶硅栅，P型阱左侧具有呈相间排列的第二P型扩散区和第二N型扩散区，N型阱的右侧具有呈相间排列的第三P型扩散区和第三N型扩散区；所有第二P型扩散区和第二N型扩散区通过连线连接作为接地端，所有第三P型扩散区和第三N型扩散区通过连线连接作为静电进入端。本发明还公开了一种由所述静电保护结构构成的静电保护电路。本发明的静电保护结构能在SOI工艺上实现硅控整流器结构提升静电保护器件泄放电流能力。

Description

SOI工艺的静电保护结构及其构成的静电保护电路
技术领域
本发明涉及半导体制造领域，特别是涉及一种用于SOI工艺的静电保护结构。本发明还涉及一种有所述用于SOI工艺的静电保护结构构成的静电保护电路。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在至少两个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科，国际上习惯将用于静电防护的器材统称为ESD。
硅控整流器(SCR)具有触发电压可调ESD保护能力强和面积小的优点。在实际应用中，硅控整流器比金属-氧化物-半导体场效应管有着更强的静电泄放能力，在同等条件下，硅控整流器的静电泄放能力是MOSFET的5～7倍。不过硅控整流器开启后位置电压(骤回电压)比较低，被意外出发后闩锁的风险较大，因此一般不会被单独选作ESD保护器件，特别是不能作为电源和地之间的ESD保护器件。
发明内容
本发明要解决的技术问题是在SOI(Silicon-On-Insulator，绝缘衬底上的硅)工艺上实现硅控整流器结构提升静电保护器件泄放电流的能力。
为解决上述技术问题，本发明的SOI工艺的静电保护结构，在绝缘衬底硅上设有一硅控整流器，该静电保护结构包括：
衬底上方有一场氧化绝缘埋层，场氧化绝缘埋层上方有淀积一层硅体，硅体从左到右分别依次设有P型阱、第一N型扩散区和N型阱，在P型阱和N型阱上方分别设有多晶硅栅，P型阱左侧具有呈相间排列的第二P型扩散区和第二N型扩散区，N型阱的右侧具有呈相间排列的第三P型扩散区和第三N型扩散区；
所有第二P型扩散区和第二N型扩散区通过连线连接作为接地端，所有第三P型扩散区和第三N型扩散区通过连线连接作为静电进入端。
进一步改进，第一N型扩散区位于P型阱和N型阱之间的场氧化绝缘埋层上方。
进一步改进，第一N型扩散区位于P型阱和N型阱上方，P型阱和N型阱在第一N型扩散区下方相切，将第一P型扩散区与场氧化绝缘埋层隔离。
进一步改进，硅体从左到右分别依次设有P型阱、第一P型扩散区和N型阱(在P型阱和N型阱之间设有第一P型扩散区)。
进一步改进，第一P型扩散区位于P型阱和N型阱之间的场氧化绝缘埋层上方。
进一步改进，第一P型扩散区位于P型阱和N型阱上方，P型阱和N型阱在第一P型扩散区下方相切，将第一P型扩散区与场氧化绝缘埋层隔离。
一种静电保护电路，包括上述任意一种SOI工艺静电保护结构，所述SOI工艺静电保护结构的静电进入端连接输入输出焊垫和内部电路的一端，所述SOI工艺静电保护结构的接地端连接地和内部电路的另一端。
以具有第一N型扩散区的器件结构为例说明本发明工作原理：当有静电进入时，N型阱和P型阱之间的第一N型扩散区与P型阱形成的NP结发生击穿，导致P型阱的电位抬高，N型阱的电位拉低。当P型阱的电位抬高达到高于接地的第二N型扩散区0.7V时，由第一N型扩散区、P型阱和第二N型扩散区组成的NPN会处于放大区；当N型阱的电位被拉低达到低于于静电端的第三P型扩散区0.7V时，由第三P型扩散区、N型阱和P型阱组成的PNP也会处于放大区。当NPN和PNP同时开启形成正反馈，在静电进入端和地之间形成一低阻通道，能泄放静电电流。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明SOI工艺静电保护结构第一实施例的剖面示意图。
图2是本发明SOI工艺静电保护结构第一实施例的平面示意图。
图3是本发明SOI工艺静电保护结构第二实施例的剖面示意图。
图4是本发明SOI工艺静电保护结构第三实施例的剖面示意图。
图5是本发明SOI工艺静电保护结构的等效电路图。
图6是本发明静电保护电路的结构示意图。
附图标记
N+1是第一N型扩散区
N+2是第二N型扩散区
N+3是第三N型扩散区
P+1是第一P型扩散区
P+2是第二P型扩散区
P+3是第三P型扩散区
Poly是多晶硅栅
BOX是场氧化埋层
Substrate是衬底
PW是P型阱
NW是N型阱
Rnw是N型阱等效电阻
Rpw是P型阱等效电阻
具体实施方式
如图1配合图2所示，本发明第一实施例，在绝缘衬底硅上设有一硅控整流器，该静电保护结构包括：
衬底上方有一场氧化绝缘埋层，场氧化绝缘埋层上方有淀积一层硅体，硅体从左到右分别依次设有P型阱、第一N型扩散区和N型阱，在P型阱和N型阱上方分别设有多晶硅栅，P型阱左侧具有呈相间排列的第二P型扩散区和第二N型扩散区，N型阱的右侧具有呈相间排列的第三P型扩散区和第三N型扩散区；
所有第二P型扩散区和第二N型扩散区通过连线连接作为接地端Low，所有第三P型扩散区和第三N型扩散区通过连线连接作为静电进入端High。
本发明第二实施例，其与第一实施例总体结构相同，区别在于：第一N型扩散区位于P型阱和N型阱之间的场氧化绝缘埋层上方。
本发明第三实施例，其与第一实施例总体结构相同，区别在于：第一N型扩散区位于P型阱和N型阱上方，P型阱和N型阱在第一N型扩散区下方相切，将第一P型扩散区与场氧化绝缘埋层隔离。
如图3所示，本发明第四实施例，衬底上方有一场氧化绝缘埋层，场氧化绝缘埋层上方有淀积一层硅体，硅体从左到右分别依次设有P型阱、第一N型扩散区和N型阱，在P型阱和N型阱上方分别设有多晶硅栅，P型阱左侧具有呈相间排列的第二P型扩散区和第二N型扩散区，N型阱的右侧具有呈相间排列的第三P型扩散区和第三N型扩散区；所有第二P型扩散区和第二N型扩散区通过连线连接作为接地端Low，所有第三P型扩散区和第三N型扩散区通过连线连接作为静电进入端High。
本发明第五实施例，其与第四实施例总体结构相同，区别在于：第一P型扩散区位于P型阱和N型阱之间的场氧化绝缘埋层上方。
如图4所示，本发明第六实施例，其与第四实施例总体结构相同，区别在于：第一P型扩散区位于P型阱和N型阱上方，P型阱和N型阱在第一P型扩散区下方相切，将第一P型扩散区与场氧化绝缘埋层隔离。
如图6所示，静电保护电路的一实施，可以包括上述SOI工艺的静电保护结构任意一种(第一～第六实施例)，所述SOI工艺静电保护结构的静电进入端连接输入输出焊垫和内部电路的一端，所述SOI工艺静电保护结构的接地端连接地和内部电路的另一端。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种SOI工艺的静电保护结构，在绝缘衬底硅上设有一硅控整流器，其特征是，该静电保护结构包括：
衬底上方有一场氧化绝缘埋层，场氧化绝缘埋层上方有淀积一层硅体，硅体从左到右分别依次设有P型阱、第一N型扩散区和N型阱，在P型阱和N型阱上方分别设有多晶硅栅，P型阱左侧沿平行于多晶硅栅方向具有呈相间排列的第二P型扩散区和第二N型扩散区，N型阱右侧沿平行于多晶硅栅方向具有呈相间排列的第三P型扩散区和第三N型扩散区；
所有第二P型扩散区和第二N型扩散区通过连线连接作为接地端，所有第三P型扩散区和第三N型扩散区通过连线连接作为静电进入端。
2.如权利要求1所述SOI工艺的静电保护结构，其特征是：第一N型扩散区位于P型阱和N型阱之间的场氧化绝缘埋层上方。
3.如权利要求1所述SOI工艺的静电保护结构，其特征是：第一N型扩散区位于P型阱和N型阱上方，P型阱和N型阱在第一N型扩散区下方相切，将第一P型扩散区与场氧化绝缘埋层隔离。
4.如权利要求1所述SOI工艺的静电保护结构，其特征是：硅体从左到右分别依次设有P型阱、第一P型扩散区和N型阱。
5.如权利要求4所述SOI工艺的静电保护结构，其特征是：第一P型扩散区位于P型阱和N型阱之间的场氧化绝缘埋层上方。
6.如权利要求4所述SOI工艺的静电保护结构，其特征是：第一P型扩散区位于P型阱和N型阱上方，P型阱和N型阱在第一P型扩散区下方相切，将第一P型扩散区与场氧化绝缘埋层隔离。
7.一种静电保护电路，包括权利要求1-6任意一项所述SOI工艺的静电保护结构，其特征是：所述SOI工艺静电保护结构的静电进入端连接输入输出焊垫和内部电路的一端，所述SOI工艺静电保护结构的接地端连接地和内部电路的另一端。
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