CN111403470A - 一种基于soi工艺的晶闸管器件及静电保护电路 - Google Patents
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Abstract
本发明公开了一种基于SOI工艺的晶闸管器件及静电保护电路，涉及集成电路技术领域。本发明通过在阱区上形成自对准栅极，分别将第一P型导电区与第一N型导电区、第一N型导电区与第二N型导电区进行隔离，使得晶闸管器件内部形成寄生PNP管和寄生NPN管，当NPN管导通时，PNP管也随之导通，进而触发晶闸管，泄放ESD电流，对其他被保护电路起到保护作用。本发明的晶闸管器件的触发电压由第一N型导电区与P阱区形成的反向PN结的反向击穿电压决定，本发明的晶闸管器件的触发电压低于现有技术中的晶闸管的触发电压，因此本发明的基于SOI工艺的晶闸管器件能够提供更加有效的ESD保护性能。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于SOI工艺的晶闸管器件及静电保护电路。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在至少两个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。静电放电(ESD:Electrostatic Discharge，静电放电保护)保护是集成电路(integrated circuit，简称IC)设计中的重要环节，随着工艺越来越先进，尤其是在新型的SOI(Silicon-ON-Insulator，绝缘衬底上的硅)工艺中，由于埋氧层(Buried-Oxide，简称BOX，掩埋氧化物)的存在，使得顶层硅厚度相比传统体硅工艺要薄很多，这就使得ESD电流更加难以泄放，同时电流趋于集中，使得器件的散热问题更为严重，因此器件更容易被烧毁，导致其静电放电保护能力成为更大的瓶颈。
晶闸管是体硅工艺中常用的一种ESD保护器件。如图1所示，为体硅工艺中的晶闸管剖面图，该晶闸管的工作原理示意图如图2所示。当有正的ESD脉冲加到正极时，N阱-P阱的反向PN结形成漏电流，随着正极电压的升高，漏电流也逐渐变大，当漏电流大到一定值时，N阱-P阱-N+(负极)所形成的寄生NPN管T2的基极-发射极(P阱-负极)发生正偏，T2导通形成从N阱到负极(N+)的电流，此电流使得寄生PNP管T1的发射极-基极(正极-N阱)也发生正偏，T1随之导通，从而构成正反馈效应，形成从正极到负极的P-N-P-N低阻通路，也就是晶闸管开启了，从而泄放ESD电流，对其他被保护电路起到保护作用。传统晶闸管的触发(开启)电压由N阱-P阱的反向击穿电压决定，因为阱的掺杂浓度很低，所以触发电压通常会非常高，所以限制传统晶闸管广泛应用的一个比较大的弱点就是其触发电压过高。
但是，同样的结构，当用在SOI工艺中时，由于埋氧层的存在，顶层硅厚度相比传统体硅工艺要薄很多，P+区、N+区、STI(shallow trench isolation，浅槽隔离)的深度都直接接触到了埋氧层，由于埋氧层是绝缘的，这就使得P+区和N+区被完全隔离开，没法形成晶闸管的放电通路。
有鉴于此，有必要提供一种基于SOI工艺的晶闸管器件及静电保护电路，以解决上述技术问题。
发明内容
本发明的目的在于提供一种基于SOI工艺的晶闸管器件及静电保护电路，用以克服现有技术中的基于SOI工艺的晶闸管器件的ESD保护性能不佳的技术问题。
本发明是通过以下技术方案实现的：
本发明提供一种基于SOI工艺的晶闸管器件，包括SOI衬底和位于所述SOI衬底上的ESD保护元胞单元；所述ESD保护元胞单元包括一N阱区和一P阱区，所述N阱区与所述P阱区在所述SOI衬底表面彼此隔开设置，所述N阱区上方形成有自对准的第一栅极，所述P阱区上方形成有自对准的第二栅极；所述ESD保护元胞单元还包括第一P型导电区、第一N型导电区和第二N型导电区，所述第一N型导电区的两侧分别与所述N阱区和所述P阱区相互接触且不重叠，所述N阱区的两侧分别与所述第一P型导电区和所述第一N型导电区相互接触且不重叠，所述P阱区的两侧分别与所述第一N型导电区和所述第二N型导电区相互接触且不重叠。
进一步地，所述第一P型导电区、所述第一N型导电区和所述第二N型导电区均通过自对准工艺形成。
进一步地，所述SOI衬底包括背衬底、埋氧层和顶层硅，所述ESD保护元胞单元形成为深入到所述埋氧层上。
进一步地，所述第一P型导电区为P型重掺杂区，所述第一N型导电区和所述第二N型导电区均为N型重掺杂区。
进一步地，所述ESD保护元胞单元有多个，多个所述ESD保护元胞单元并联连接。
进一步地，所述埋氧层上设有浅沟槽隔离结构，所述浅沟槽隔离结构位于所述ESD保护元胞单元的两端。
相应地，本发明提供一种静电保护电路，该静电保护电路包括上述的基于SOI工艺的晶闸管器件，所述阳极接正极，所述阴极接负极。
可选地，所述第一栅极和所述第二栅极均为浮空状态；或者，所述第一栅极接正极，所述第二栅极接负极。
可选地，所述第一栅极与所述阳极之间连接有第一电阻，所述第二栅极与所述阴极之间连接有第二电阻。
可选地，所述第一栅极与所述第二栅极之间连接有外部触发电路。
实施本发明，具有如下有益效果：
本发明的基于SOI工艺的晶闸管器件及静电保护电路，通过在阱区上形成自对准栅极，分别将第一P型导电区与第一N型导电区、第一N型导电区与第二N型导电区进行隔离，使得第一N型导电区、P阱区与第二N型导电区形成寄生NPN管，第一P型导电区、N阱区与P阱区形成寄生PNP管，当NPN管导通时，PNP管也随之导通，进而触发晶闸管，泄放ESD电流，对其他被保护电路起到保护作用。本发明的基于SOI工艺的晶闸管器件的触发电压由第一N型导电区与P阱区形成的反向PN结的反向击穿电压决定，由于第一N型导电区为N型重掺杂区，其浓度远高于N阱区的浓度，所以本发明的晶闸管器件的触发电压低于现有技术中的晶闸管的触发电压，能够提供更加有效的ESD保护性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案和优点，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，需说明的是，附图并未按照比例绘制，附图均采用非常简化的形式，仅用以方便、明晰地辅助说明本实施例的目的。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1是背景技术中的基于体硅工艺的晶闸管的剖面示意图；
图2是背景技术中的基于体硅工艺的晶闸管的工作原理示意图；
图3是实施例1的基于SOI工艺的晶闸管器件的剖面示意图；
图4是实施例1的基于SOI工艺的晶闸管器件的工作原理示意图；
图5是实施例1的基于SOI工艺的晶闸管器件的并联剖面示意图；
图6是实施例2的静电保护电路中的晶闸管器件的剖面示意图；
图7是实施例2的静电保护电路中的晶闸管器件的另一剖面示意图；
图8是实施例2的静电保护电路中的晶闸管器件的另一剖面示意图。
其中，附图标记对应为：1-第一P型导电区、2-N阱区、3-第一N型导电区、4-P阱区、5-第二N型导电区、6-埋氧层、7-浅沟槽隔离结构、8-阳极、9-阴极、10-第一栅极、11-第二栅极。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合实施例对本发明作进一步地详细描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
实施例1
本实施例提供了一种基于SOI工艺的晶闸管器件，参阅图3，包括SOI衬底和位于SOI衬底上的ESD保护元胞单元；ESD保护元胞单元包括一N阱区2和一P阱区4，N阱区2与P阱区4在SOI衬底表面彼此隔开设置，N阱区2上方形成有自对准的第一栅极10，P阱区4上方形成有自对准的第二栅极11；ESD保护元胞单元还包括第一P型导电区1、第一N型导电区3和第二N型导电区5，第一N型导电区3的两侧分别与N阱区2和P阱区4相互接触且不重叠，N阱区2的两侧分别与第一P型导电区1和第一N型导电区3相互接触且不重叠，P阱区4的两侧分别与第一N型导电区3和第二N型导电区5相互接触且不重叠；第一P型导电区1连接阳极8，第二N型导电区5连接阴极9。
本实施例中，第一P型导电区1、第一N型导电区3和第二N型导电区5均通过自对准工艺形成，有利于减小寄生电容，可提高集成电路的开关速度和集成度。
在一个具体的实施方式中，利用第一栅极10和第二栅极11作为掩模版，进而形成第一P型导电区1、第一N型导电区3和第二N型导电区5，使得第一P型导电区1、第一N型导电区3和第二N型导电区5分别与第一栅极10和第二栅极11是自对准的。
本实施例的基于SOI工艺的晶闸管器件，通过在阱区上形成自对准栅极，分别将第一P型导电区1与第一N型导电区3、第一N型导电区3与第二N型导电区5进行隔离，从而形成寄生PNP管T1和寄生NPN管T2，当发生静电的积聚时，晶闸管器件的触发是通过第一N型导电区3与P阱区4的反向击穿，产生漏电流来触发的。当寄生NPN管T1导通时，寄生PNP管T2也随之导通，进而触发晶闸管，泄放ESD电流，对其他被保护电路起到保护作用。
在一个具体的实施方式中，SOI衬底包括背衬底、埋氧层6和顶层硅，ESD保护元胞单元形成为深入到埋氧层6上。
在一个优选的实施方式中，第一P型导电区1为P型重掺杂区，第一N型导电区3和第二N型导电区5均为N型重掺杂区，分别形成为第一P+型导电区、第一N+型导电区和第二N+型导电区，本实施例的晶闸管器件的触发由第一N型导电区3与P阱区4形成的反向PN结的反向击穿电压控制。由于第一N+型导电区的浓度远比N阱高，所以该反向击穿电压也远低于现有技术中的晶闸管的击穿电压，因此本实施例的晶闸管器件可以提供更好的ESD保护性能。
在其他的实施方式中，ESD保护元胞单元有多个，多个ESD保护元胞单元并联连接。作为示例，参阅图5，两个ESD保护元胞单元并联连接，相邻的ESD保护元胞单元之间具有共导电区。可以理解的是，采用其他个数的ESD保护元胞单元并联连接的晶闸管器件也在本发明的保护范围内。
本实施例中，埋氧层6上设有浅沟槽隔离结构7，浅沟槽隔离结构7位于ESD保护元胞单元的两端。作为示例，浅沟槽为长方形沟槽。需要说明的是，浅沟槽的形状也可以是U型或梯形等，当然，在其他的一些实施方式中，浅沟槽也可以采用其他的形状，只要能够实现相同的功能即可。
本实施例中，参阅图4，N阱区2构成寄生PNP管T1的基极区，第一P+型导电区构成寄生PNP管T1的发射极区；P阱区4构成寄生NPN管T2的基极区，第二N+型导电区构成寄生NPN管T2的发射极区。当有正的ESD脉冲加到阳极8时，第一N+型导电区与P阱区4形成的反向PN结会产生漏电流，随着电压的升高，漏电流也逐渐变大，当漏电流大到一定值时，寄生NPN管T2的基极-发射极(P阱-阴极)发生正偏，T2导通形成从第一N+型导电区到阴极9的电流，此电流使得寄生PNP管T1的发射极-基极(阳极-N阱)也发生正偏，T1随之导通，从而构成正反馈效应，形成从阳极8到阴极9的P-N-P-N低阻通路，晶闸管开启，从而泄放ESD电流，对其他被保护电路起到保护作用。本实施例中晶闸管的触发电压由第一N+型导电区与P阱4形成的反向PN结的反向击穿电压决定，由于第一N+型导电区的浓度远比N阱高，所以该反向击穿电压也远低于现有技术中的晶闸管的反向击穿电压，本实施例的晶闸管器件可以提供更好的ESD保护性能。
实施例2
本实施例提供了一种静电保护电路，包括实施例1中的基于SOI工艺的晶闸管器件，在本实施例的静电保护电路中，阳极8接正极，阴极9接负极。
作为一种可选的实施方式，第一栅极10和第二栅极11均为浮空状态，不与其他电极连接。
作为一种可选的实施方式，参阅图6，第一栅极10连接正极，第二栅极11连接负极。
作为一种可选的实施方式，参阅图7，第一栅极10与阳极8之间连接有第一电阻，第二栅极11与阴极9之间连接有第二电阻。
作为一种可选的实施方式，参阅图8，第一栅极10与第二栅极11之间连接有外部触发电路。
本发明的上述实施例，具有如下有益效果：本发明的基于SOI工艺的晶闸管器件及静电保护电路，通过在阱区上形成自对准栅极，分别将第一P型导电区与第一N型导电区、第一N型导电区与第二N型导电区进行隔离，使得第一N型导电区、P阱区与第二N型导电区形成寄生NPN管，第一P型导电区、N阱区与P阱区形成寄生PNP管，当NPN管导通时，PNP管也随之导通，进而触发晶闸管，泄放ESD电流，对其他被保护电路起到保护作用。本发明的基于SOI工艺的晶闸管器件的触发电压由第一N型导电区与P阱区形成的反向PN结的反向击穿电压决定，由于第一N型导电区为N型重掺杂区，其浓度远高于N阱区的浓度，所以本发明的晶闸管器件的触发电压低于现有技术中的晶闸管的触发电压，能够提供更加有效的ESD保护性能。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (10)
1.一种基于SOI工艺的晶闸管器件，其特征在于，包括SOI衬底和位于所述SOI衬底上的ESD保护元胞单元；
所述ESD保护元胞单元包括一N阱区(2)和一P阱区(4)，所述N阱区(2)与所述P阱区(4)在所述SOI衬底表面彼此隔开设置，所述N阱区(2)上方形成有自对准的第一栅极(10)，所述P阱区(4)上方形成有自对准的第二栅极(11)；
所述ESD保护元胞单元还包括第一P型导电区(1)、第一N型导电区(3)和第二N型导电区(5)，所述第一N型导电区(3)的两侧分别与所述N阱区(2)和所述P阱区(4)相互接触且不重叠，所述N阱区(2)的两侧分别与所述第一P型导电区(1)和所述第一N型导电区(3)相互接触且不重叠，所述P阱区(4)的两侧分别与所述第一N型导电区(3)和所述第二N型导电区(5)相互接触且不重叠；
所述第一P型导电区(1)连接阳极(8)，所述第二N型导电区(5)连接阴极(9)。
2.根据权利要求1所述的基于SOI工艺的晶闸管器件，其特征在于，所述第一P型导电区(1)、所述第一N型导电区(3)和所述第二N型导电区(5)均通过自对准工艺形成。
3.根据权利要求2所述的基于SOI工艺的晶闸管器件，其特征在于，所述SOI衬底包括背衬底、埋氧层(6)和顶层硅，所述ESD保护元胞单元形成为深入到所述埋氧层(6)上。
4.根据权利要求2所述的基于SOI工艺的晶闸管器件，其特征在于，所述第一P型导电区(1)为P型重掺杂区，所述第一N型导电区(3)和所述第二N型导电区(5)均为N型重掺杂区。
5.根据权利要求4所述的基于SOI工艺的晶闸管器件，其特征在于，所述ESD保护元胞单元有多个，多个所述ESD保护元胞单元并联连接。
6.根据权利要求1或5所述的基于SOI工艺的晶闸管器件，其特征在于，所述埋氧层(6)上设有浅沟槽隔离结构(7)，所述浅沟槽隔离结构(7)位于所述ESD保护元胞单元的两端。
7.一种静电保护电路，其特征在于，包括权利要求1-6中任一项所述的基于SOI工艺的晶闸管器件，所述阳极(8)接正极，所述阴极(9)接负极。
8.根据权利要求7所述的静电保护电路，其特征在于，所述第一栅极(10)和所述第二栅极(11)均为浮空状态；或者，所述第一栅极(10)接正极，所述第二栅极(11)接负极。
9.根据权利要求7所述的静电保护电路，其特征在于，所述第一栅极(10)与所述阳极(8)之间连接有第一电阻，所述第二栅极(11)与所述阴极(9)之间连接有第二电阻。
10.根据权利要求7所述的静电保护电路，其特征在于，所述第一栅极(10)与所述第二栅极(11)之间连接有外部触发电路。
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2019
- 2019-08-13 CN CN201910743314.3A patent/CN111403470A/zh active Pending
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