JP2656045B2 - 静電放電保護回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に半導体回路、更に具体的に云えば
半導体構造を静電放電から保護する方法と回路に関す
る。

従来の技術及び問題点 金属酸化物シリコン電界効果トランジスタ（MOSFET）
は、静電放電に露出した時に非常に損傷を受けやすい。
MOSFET装置のゲート導体は非常に薄い絶縁層によってそ
の下にあるソース、ドレイン及び導電チャンネルの半導
体領域から隔てられている。絶縁層は典型的には厚さ約
200Åの二酸化シリコン（SiO₂）で構成される。この様
な厚さを持つ品質の高い二酸化シリコン層の降伏電圧は
僅か約20ボルトしかないことがある。静電電圧は数百ボ
ルトから数千ボルトに及ぶ。こういう電圧は、人間が集
積回路の端子又はこの回路を収容した装置に接触するこ
とによって容易に発生され、放電することがある。従っ
て、MOSFET装置のゲート導体をパッケージされた集積回
路の入力として使う時、それに対して誤って静電電圧を
印加すると、入力トランジスタを破壊する惧れがある。

従来静電放電に対する保護の為に利用された１つの方
式は、入力トランジスタのゲートにショックレー・ダイ
オード（２端子SCR）を接続することである。ショック
レー・ダイオードは交互のＰ及びＮ接合を持つ４層装置
として形成される。この方式の欠点は、ショックレー・
ダイオードを普通の集積回路処理工程に従って製造する
時、静電電圧が約100ボルトに達するまで、このダイオ
ードが降伏しないことである。100ボルトがMOSFET集積
回路の入力に印加されると、回路が損傷を受ける可能性
は非常に高いことは明らかである。ショックレー・ダイ
オードの100ボルトの降伏は、４層ダイオード装置の１
つの接合を作る為に、Ｐ形基板内にＮ形井戸を形成する
為である。この接合がショックレー装置の最も大きい降
伏電圧を表わし、このダイオードをターンオンする為に
は、この電圧を越えなければならない。

この他の静電放電に対する保護を施す試みとして、保
護すべき入力装置の両端に接続された無ゲートMOSFETト
ランジスタを設けることが挙げられる。通常の動作状態
では、保護装置は、ゲート又は導電チャンネルを持たな
いので、非導電状態にとゞまる。むしろ導電チャンネル
の代りに、絶縁性二酸化シリコンが形成され、これは半
導体のソース及びドレイン領域の間に比較的高い電圧が
印加された時にだけ、その前後が導電出来る様にする。
この方式は、相当量のウェーハの面積を必要とすると共
に、回路に対する入力静電容量が増加し、一般的には降
伏電圧を厳密に制御して製造するのが困難である。

上に述べた所から、半導体回路の入力を保護する改良
された方法と回路に対する要望があることが判る。特
に、保護すべき回路又は保護回路自体の何れをも損傷せ
ずに、静電電圧を安全レベルにクランプする必要性があ
る。

問題点を解決する為の手段及び作用 この発明では、静電放電保護回路が、従来の方法と構
造に伴なう欠点並びに難点を少なくし又は除く。この発
明の保護回路では、小さな静電電圧を使って荷電担体を
発生し、この荷電担体を使ってショックレー・クランプ
・ダイオードをトリガすることにより、静電電圧を従来
起っていた100ボルトの降伏よりもかなり低い大きさに
制限する。

縦形バイポーラ・トリガ・トランジスタが、ショック
レー・ダイオードに隣接して半導体基板内に形成され
る。バイポーラ・トランジスタはエミッタ共通形式に作
り、降伏電圧が低くなるようにする。静電放電の電圧が
約20ボルトに達すると、トリガ・トランジスタのエミッ
タ・ベース接合が順バイアスされ、ベース・コレクタ接
合が逆バイアスされる。逆バイアスされたベース・コレ
クタ接合のなだれ降伏によって発生される電子及び正孔
がショックレー・ダイオードに引付けられ、こうして、
ショックレー・ダイオードがずっと高い静電電圧によっ
て降伏によって導電状態に駆動される前に、それを早期
にターンオフする。

この発明の好ましい形式では、バイポーラ・トリガ・
トランジスタはPNP形である。トリガ・トランジスタの
ベースを集積回路の源電圧入力端子に接続する。こうし
て、回路が普通に給電された動作中、入力に現れるオー
バシュート又は過渡電圧が低い電圧にクランプされ、こ
うしてラッチアップを防止する。CMOS及びMOSFET回路で
は、ラッチアップは、回路の電源投入の時、又は固有の
寄生SCRをラッチ状態に駆動する惧れのある入力電圧の
オーバシュートの結果として起り得る望ましくない特性
である。然し、入力に対して静電放電がある間、トリガ
・トランジスタは源電圧によってバイアスされず、やは
り源電圧端子に接続された集積回路全体によって形成さ
れる固有のツェナー・ダイオードにより、一層高い電圧
にバイアスされる。このバイアス方式の技術的な利点
は、ラッチアップを免れること並びに静電放電に対する
保護がよくなることである。

その他の特徴及び利点は以下図面についてこの発明の
好ましい実施例を更に具体的に説明する所から明らかに
なろう。

実 施 例 第１図はこの発明を用いることが出来る典型的な集積
回路の用例を示す。集積回路10の入力が入力ボンドパッ
ド12に接続されることが示されている。源電圧Vccのボ
ンドパッド13、アースのボンドパッド14及び出力ボンド
パッド15も集積回路10に接続されることが示されてい
る。実際には、集積回路は図面に示したよりもずっと多
くの入力及び出力を持っている。入力導体16を利用し
て、入力ボンドパッド12をMOSFETトランジスタ17の様な
入力トランジスタに接続する。抵抗Ｒが入力ボンドパッ
ド12とトランジスタ17の間に直列に形成される。絶縁ゲ
ート形電界効果技術を用いて集積回路10を製造する時、
入力トランジスタ17はゲート入力18、及びソース及びド
レイン端子19,20を持つ。ドレイン20は集積回路チップ1
0内にある他の半導体回路（図面に示していない）に接
続するのが典型的である。

ゲートをアースしたMOSFETトランジスタ21がアースと
入力トランジスタ17のゲート18の間に接続される。トラ
ンジスタ21は非常に短いチャンネルを持つ様に製造さ
れ、静電電圧に対して１ナノ秒又はそれ以内に反応する
様にする。更にトランジスタ21は、静電電圧に反応して
約17ボルトで降伏状態に入り、約８ボルトの持続的な２
次降伏電圧を持つ様に形成する。この為、入力ボンドパ
ッド12に静電電圧が印加された時、２次保護トランジス
タ21が速やかに反応して、入力トランジスタ17のゲート
18を低い電圧にクランプする。大体100オームの抵抗Ｒ
が、トランジスタ17及び21の両方に対する電流を制限す
る。然し、静電放電の間、抵抗Ｒの両端の電圧は100ボ
ルトに近付くことがある。

この発明の重要な特徴として、ショックレー・ダイオ
ード22が入力導体16と回路のアースの間に接続される。
前に述べた様に、ショックレー・ダイオード22は４層２
端子形SCRラッチ形装置である。導体16にやはり接続さ
れたバイポーラ・トリガ・トランジスタ24がダイオード
22と関連して動作する。この為、静電放電によって発生
される様な電圧が、入力ボンドパッド12に現れた時、こ
の電圧は、ショックレー・ダイオード22及びトリガ・ト
ランジスタ24で構成された保護回路にも印加される。シ
ョックレー・ダイオード22はPNPトランジスタ26を持
ち、このトランジスタのエミッタ28が入力導体16に接続
され、ベース30も抵抗32を介して入力導体16に接続され
る。PNPトランジスタ26のコレクタ34が抵抗36を介してN
PNトランジスタ40のベース38に接続される。PNPトラン
ジスタ26のベース30が抵抗42を介してNPNトランジスタ4
0のコレクタ44に接続される。NPNトランジスタ40のエミ
ッタ46がアースに接続され、そのベース38が抵抗48を介
してアースに接続される。

電圧降伏モードで動作する時、例えば、約100ボルト
の電圧がショックレー・ダイオード22の両端に印加され
た時、各々のトランジスタ26,40は他方のトランジスタ
をターンオンした状態に保ち、入力導体16の電圧を非常
に低い電圧にクランプする。ショックレー・ダイオード
22の動作により、その両端に印加された高い電圧の為
に、その中を通る漏れ電流は、トランジスタ26,40を導
電状態にバイアスする程の大きさになる。ダイオード22
に関連して示した抵抗は個別素子として示されている
が、実際にはこれらの抵抗は、ダイオードを形成する種
々の半導体領域のバルク抵抗で構成される。

降伏モードで動作する時、ダイオードの漏れ電流が抵
抗32及び42、及び抵抗36及び48を下向きに流れる。抵抗
32の両端に約0.6ボルトを越える電圧が発生すると、PNP
トランジスタ26のベース・エミッタ接合が順バイアスさ
れ、このトランジスタをターンオンする。同様に、抵抗
48の両端の電圧が約0.6ボルトを越えると、NPNトランジ
スタ40が導電状態にバイアスされる。トランジスタ26,4
0の入力及び出力が交差結合になっているから、ダイオ
ード22の両端の電圧が、そのクランプ作用の為に、数ボ
ルトに下がっても、トランジスタは導電状態にとゞま
る。従って、ショックレー・ダイオード22は、一旦導電
状態に駆動されると、入力導体16の望ましくない電圧を
アースに向けてクランプするのに非常に有効であること
は明らかである。集積回路内にある他の回路を駆動する
為に、入力のMOSFETトランジスタ17にその様なディジタ
ル電圧を結合することが出来る様に、５乃至12ボルトと
云う様な典型的なディジタル電圧で、ダイオード22が導
電状態に駆動されないことが重要である。

静電電圧が入力導体16に結合された時、この電圧がPN
Pトリガ・トランジスタ24にも印加される。PNPトランジ
スタ24はエミッタ50が入力導体16に接続され、コレクタ
52がアースされ、ベース54が抵抗56を介してバス58に結
合される。このバスは通常ボンドパッド13からの源電圧
を集積回路10の他の部分に伝える。トリガ・トランジス
タ24の両端に印加された静電電圧は、最初はそのエミッ
タ・ベース接合を順バイアスするが、ベース・コレクタ
接合を逆バイアスする。然し、トリガ・トランジスタ24
のベース・コレクタ接合は、約20乃至約25ボルトの２次
降伏電圧に達するまでしか、逆バイアスされたまゝでお
らず、そうなった時、接合電圧が低下する。この為、ト
リガ・トランジスタ24が強制的に動作状態になるが、こ
れはショックレー・ダイオード22より低い電圧でそうな
る。

トリガ・トランジスタ24が２次降伏モードで動作を開
始する時、ベース・コレクタ接合のなだれ降伏が、矢印
60で示す様に自由電子及び正孔を発生する。荷電担体60
が移動して、ショックレー・ダイオード22の半導体構造
に引付けられる。トリガ・トランジスタがダイオード22
に極く接近していて、荷電担体20が半導体材料中での再
結合により実質的に欠乏しないことが重要である。荷電
担体60がショックレー・ダイオード22の半導体材料に入
ると、このダイオードは、その両端の電圧が典型的な10
0ボルトの降伏レベルに達する前に、導電状態にトリガ
される。ショックレー・ダイオード22に達する荷電担体
20のレベルが増加するにつれて、このダイオードはそれ
に対応してその両端の一層低い電圧で導電状態にトリガ
される。

ダイオード22が荷電担体60を受取った時に動作状態に
トリガされると仮定すると、このダイオード22はそれか
ら約20ナノ秒程度後に導電を開始する。このパラメータ
は一般的に述べたものであり、トリガ・トランジスタ24
とダイオード22の間の隔たり、及びこういう装置の不純
物濃度を変えることによって、修正することが出来る。
従って、ダイオード22が導電を開始する前に、トリガ・
トランジスタ24が最初の20ナノ秒の間、静電エネルギの
負荷全体を吸収しなければならない。トリガ・トランジ
スタ24が静電エネルギを吸収しなければならない20ナノ
秒の期間は、トランジスタのベース・コレクタ接合がこ
こに述べた様な期間の間、典型的な静電エネルギに耐え
ることが出来るから、このトランジスタを損傷するもの
ではない。ショックレー・ダイオード22が導電状態にト
リガされると、それが静電放電の残りの期間の間、エネ
ルギを散逸するメカニズムになる。静電放電は典型的に
は約300ナノ秒しか続かないからエネルギレベルが高い
が、持続時間の短い静電エネルギは、ダイオード22によ
って、それに対応する損傷を伴なわずに散逸することが
出来る。実際には、保護回路又は保護しようとする回路
17を損傷せずに、この発明の保護回路によって8,000ボ
ルトまでの静電放電を散逸することが出来る。

トリガ・トランジスタ24が、入力ボンドパッド12に誤
って過渡電圧又はオーバシュート電圧が印加された時、
通常の動作中に集積回路10がラッチされる傾向をも低下
される。例えば、過大なオーバシュート又は振動性リン
ギングを持つディジタル信号が入力ボンドパッド12に印
加された場合、ショックレー・ダイオード22が導電状態
に駆動されることがある。集積回路10の通常の動作中に
ダイオード22が点孤された場合、入力ボンドパッド12に
印加された全ての入力信号がアースに短絡され、トラン
ジスタ17に結合されなくなる。入力のオーバシュート電
圧が４層ダイオード22に、それをターンオンさせる程の
漏れ電流を流れさせることがある。多くのCMOS回路で
は、ダイオード22は寄生形であり、この為避けられな
い。

普通の半導体試験仕様では、入力に300ミリアンペア
の電流を流れさせる様な大きさの入力の電圧過渡状態に
より、MOSFET回路がラッチアップに駆動されてはならな
い。この発明のトリガ・トランジスタ24はこの条件を大
幅に高め、こうして入力のラッチアップに対して更に保
証の余裕を持たせる。

源電圧ボンドパッド13がチップ回路62を介してアース
のボンドパッド14に接続される。集積回路に電源が投入
されていない時、チップ回路62が約12ボルトの降伏電圧
を持つ固有のツェナー・ダイオード64として作用する。
この為、トリガ・トランジスタ24のエミッタ・ベース接
合及び固有のツェナー・ダイオード64を通る電流通路が
静電電圧によって生ずる。この為、静電電圧の際、トリ
ガ・トランジスタ24のベース54が12ボルトにバイアスさ
れる。

他方、Vccボンドパッド13に典型的な５ボルトの源を
接続することによって、集積回路に電源が投入された
時、この５ボルトが導体58に加わり、トリガ・トランジ
スタ24のベース54を一層低い電圧にバイアスする。トリ
ガ・トランジスタのベース抵抗56の値が約10オームであ
り、この発明の保護回路をターンオンするのに導体16に
25ボルトが必要であるとすると、ショックレー・ダイオ
ード22のラッチアップを起すには、２アンペアの電流の
流れが必要である。この結果を表わす式は次の通りであ
る。

上記述べたことは、Vccボンドパッド13に５ボルトの
源電圧が印加される通常の回路の動作で、アースのボン
ドパッド14がアースされている時、チップ回路62の両端
に強制的に５ボルトの電圧が加わり、こうして固有のツ
ェナー・ダイオード64の作用を否定することを示してい
る。

静電保護が必要な時、例えば、Vccボンドパッド13か
ら源電圧を切離した時、入力ボンドパッド12に印加され
るかもしれない静電電圧により、固有のツェナー・ダイ
オード64か作用し、ベース抵抗56を約12ボルトにバイア
スする。この場合、ショックレー・ダイオードのラッチ
アップを起すのに必要な入力電流が減少し、こうして集
積回路10のラッチアップに対する保護がよくなる。この
為に必要な入力電流は次の様に計算される。

異なる動作モードの間、トリガ・トランジスタ24のベ
ースには異なる電圧が印加される為、入力のラッチアッ
プに対する免疫性及び静電保護の特徴が共に改善され
る。入力のラッチアップの免疫性について云うと、トリ
ガ・トランジスタ24のベースの電圧がVccボンドパッド1
3に印加された電圧に下げられ、静電保護の際、トリガ
・トランジスタ24のベース電圧が固有のツェナー・ダイ
オード64を持つ降伏電圧まで高められる。

第２図は集積回路10のウェーハ中に構成したこの発明
の静電保護回路を示す。半導体領域は第１図に示した回
路の対応する端子と同じ参照記号で示されている。

入力ボンドパッド12がＰ＋形半導体領域50、Ｐ＋形半
導体領域28及び入力MOSFETトランジスタ17のゲート導体
18に接続されることが示されている。入力MOSFETトラン
ジスタ17のゲート導体18は典型的にはドープされた多結
晶シリコンで構成されていて、入力ボンドパッド12まで
伸びる導体16に対する界面として作用する導電性の珪化
物の覆い68を持っている。この他の半導体領域も夫々の
導体に対する導電性界面とする為、珪化物68で覆われて
いる。70に示す様な厚手の二酸化シリコン・フィールド
絶縁物が、この発明の種々の半導体領域の間の電気絶縁
をする。入力MOSFETトランジスタ17が普通のＮチャンネ
ル形装置として示されており、ソース及びドレイン領域
19,20と、半導体の面から薄い絶縁体72によって絶縁さ
れたゲート導体18とを持っている。前に述べた様に、ゲ
ート絶縁体72は二酸化シリコンで作られる場合が多く、
その厚さは降伏電圧が20ボルト程度になる様になってい
る。

抵抗Ｒ及びトランジスタ21で構成される２次保護回路
が略図で示されている。前に述べた様に、抵抗Ｒが入力
トランジスタ17と静電保護ダイオード22及び関連したバ
イポーラ・トリガ・トランジスタ24の間に接続されてい
る。抵抗Ｒは普通の半導体製造技術を用いて形成するこ
とが出来る。

ショックレー・ダイオード22のエミッタ・ベース接合
が、Ｎ形の井戸またはウエル30及び44にＰ＋形不純物28
を拡散することによって形成される。このＮ形井戸には
参照符号30及び44の両方が付してあるが、これはこの半
導体領域がPNPトランジスタ26のベース及びNPNトランジ
スタ40のコレクタとして作用するからである。Ｐ＋形基
板76の上に形成されたＰ形エピタキシャル層74の領域34
がショックレー・ダイオード・トランジスタ26のコレク
タになる。Ｐ形エピタキシャル層74の部分38が領域34と
共通であり、ダイオードのNPNトランジスタ40のベース
領域を形成する。最後に、Ｎ＋形半導体領域46がNPNト
ランジスタ40のエミッタを構成する。前にショックレー
・ダイオード22について示した種々の抵抗が、種々の半
導体領域及び井戸のバルク抵抗で構成される。

ショックレー・ダイオードに関連する別の半導体領域
が75及び77に示されている。この対のＮ＋形及びＰ＋形
半導体領域がそれと重なる導電性珪化物によって接続さ
れて、普通の突合せ接点を形成する。Ｎ＋形半導体領域
75及びＰ＋形半導体領域77がショックレー・ダイオード
26のラッチアップに対する免疫性を強める。

トリガ・トランジスタ24は、Ｎ形の井戸またはウエル
54に拡散した前述のＰ＋形エミッタ領域50を持ち、これ
がトランジスタ24のベースを形成する。コレクタ52はＰ
形エピタキシャル層74の一部分で構成される。フィール
ド二酸化物70がトリガ・トランジスタ24とショックレー
・ダイオード22の間の表面の電気的な隔離を行なう。二
酸化物70より下の区域でウェーハの表面の下には、エピ
タキシャル層74の区域があって、それがトランジスタ24
をダイオード22から隔てゝいる。この区域では、荷電担
体60がトリガ・トランジスタ24からショックレー・ダイ
オード22に移送される。

更に具体的に云うと、トリガ・トランジスタの逆バイ
アスされたベース・コレクタ接合が、ベースのＮ形井戸
54及びコレクタ52で構成されているが、２次降伏を越え
てなだれモードに駆動された時、荷電担体60を発生す
る。荷電担体60が、ショックレー・ダイオードのPNPト
ランジスタ26のベースの半導体領域を形成するＮ形井戸
30に引付けられる。この為、Ｎ形井戸30がショックレー
・ダイオード22の入力を形成し、これが荷電担体60を引
付け、ダイオード22を導電状態に駆動するのに必要な降
伏電圧をかなり引下げる。

上に説明した静電放電回路は、非常に高い静電電圧又
は同じ様な振幅の電圧を内部で非破壊的に散逸するのに
有効である。具体的に云うと、正の極性の大きな電圧が
入力ボンドパッド12に印加されると、トリガ・トランジ
スタ24がなだれモードに駆動され、こうしてショックレ
ー・ダイオード26をトリガする。大きな負の電圧が入力
ボンドパッド12に印加されると、アースされたＰ＋形基
板76が正の電位を持ち、Ｐ形領域76及び74とＮ形領域30
及び75で構成されたPN接合が順バイアスされ、放電を短
絡する。実質的に、負の放電は、アースから負の静電放
電の源へ前述の接合を通って電流を流す。

トリガ・トランジスタ24のベース54を形成するＮ形井
戸が、Vccボンドパッド13に接続された著しくＮ形にド
ープされた半導体領域78とも電気的に接触している。具
体的に図面に示してないが、集積回路チップ10の他の回
路62もVccボンドパッド13に接続されており、従ってＮ
形半導体領域78に間接的に接続されている。この為、オ
ーバシュート又は静電電圧の様に、入力ボンドパッド12
に結合された電圧があれば、それはＰ＋形領域50、Ｎ形
井戸54及びＮ＋形領域78を介して他のチップ回路62へ伝
えられる。チップ回路62の両端に発生する固有の電圧が
公称12ボルトであるから、この電圧がＮ形井戸54、従っ
てトリガ・トランジスタ24のベースに現れる。ベース抵
抗56が第２図には示されていないが、Ｎ形井戸54を形成
する半導体材料のバルク抵抗で構成される。Ｎ形井戸54
が他のチップ回路62に間接的に接続されていることによ
り、ラッチアップに対する免疫性及び静電放電に対する
保護能力の両方がよくなる。

発明の効果 以上、静電放電に対して保護する方法と構造を説明し
た。この発明の技術的な利点は、保護すべき回路と並列
に接続される静電放電保護回路がずっと低い電圧で導電
状態に付能され、こうして回路に対して実質的な安全の
余裕を持たせることである。ターンオン電圧が低下する
技術的な利点がトリガ・トランジスタによって得られ
る。このトランジスタの荷電担体を発生し、それがクラ
ンプ回路によって蓄積された時、その降伏電圧を大幅に
下げる。

限流抵抗及び高速クランプ・トランジスタで構成され
た２次保護回路が、保護すべき回路に対して敏速な初期
の保護作用をする。高速クランプ、ダイオード及びトリ
ガ・トランジスタの組合せの技術的な利点として、電圧
が危険なレベルに上昇する時から、この発明の大電力用
のダイオード・クランプによってクランプされるまで、
静電放電に対する保護が得られることである。

この発明の別の利点は、大きさの異なるバイアス電圧
をトリガ・トランジスタのベースに印加して、回路を静
電放電から保護する為に入力ボンドパッドから必要な入
力電流が一層少なくなること、並びに回路のラッチアッ
プにはより多くの電流が必要になることである。ラッチ
アップに必要な電流が増加することにより、回路のラッ
チアップの免疫性が改善される。

この発明の原理及び考えを以上説明したが、この方法
及び構造が以上の説明によって制限されないことを承知
されたい。即ち、この発明の好ましい実施例を特定の方
法と構造について説明したが、特許請求の範囲によって
定められたこの発明の範囲内で、技術的な選択事項とし
て細部に多くの変更を加えることが出来ることを承知さ
れたい。

以上の説明に関連して、更に下記の項を開示する。

（１） 集積回路を静電放電に対して保護する回路に於
て、前記集積回路内に形成されていて、保護しようとす
る回路の両端に接続され、予定のレベルより高い静電エ
ネルギに耐える様に作用し得るラッチ装置と、前記集積
回路内に形成されていて、前記保護すべき回路及び前記
ラッチ装置に接続されていて、前記予定のレベルより低
い静電電圧に応答して前記ラッチ装置をトリガするトリ
ガ装置とを有する静電放電保護回路。

（２） 第（１）項に記載した静電放電保護回路に於
て、前記ラッチ装置がSCR形装置で構成される静電放電
保護回路。

（３） 第（１）項に記載した静電放電保護回路に於
て、前記ラッチ装置が導電型が交互に代る４層を持つ半
導体装置で構成され、その１層が保護すべき回路に接続
され、別の層が集積回路のアースに接続されている静電
放電保護回路。

（４） 第１項に記載した静電放電保護回路に於て、前
記トリガ装置が半導体領域によって前記ラッチ装置に接
続されている静電放電保護回路。

（５） 第（１）項に記載した静電放電保護回路に於
て、前記トリガ装置が静電エネルギに応答して荷電担体
を発生する半導体接合を持つ静電放電保護回路。

（６） 第（５）項に記載した静電放電保護回路に於
て、前記荷電担体が前記トリガ装置から前記ラッチ装置
へ移ることが出来る様な導電通路を作るドープされた半
導体領域を有する静電放電保護回路。

（７） 第（６）項に記載した静電放電保護回路に於
て、前記トリガ装置及び前記ラッチ装置をその中に形成
したドープされた半導体層を有し、該ドープされた半導
体層が前記導電通路をも形成している静電放電保護回
路。

（８） 第（７）項に記載した静電放電保護回路に於
て、前記トリガ装置が前記ラッチ装置に接近して前記ド
ープされた半導体層内に形成されており、この為前記ド
ープされた半導体層内で反対に荷電した担体と再結合す
る前に、十分な前記荷電担体が前記ラッチ装置に達する
様にした静電放電保護回路。

（９） 第（１）項に記載した静電放電保護回路に於
て、前記トリガ装置が保護すべき回路に結合された第１
の電圧レベルに応答する様に第１の点でバイアスすると
共に、前記トリガ装置が保護すべき回路に結合された第
２の電圧レベルに応答する様に第２の点にバイアスする
手段を有する静電放電保護回路。

（10） 第（９）項に記載した静電放電保護回路に於
て、前記トリガ装置が集積回路の源電圧にバイアスされ
る様に、前記トリガ装置が前記集積回路に接続されてい
る静電保護回路。

（11） 第（10）項に記載した静電放電保護回路に於
て、前記トリガ装置は、前記集積回路に源電圧が供給さ
れていない時、前記トリガ装置が予定の電圧にバイアス
される様に、前記トリガ装置か前記集積回路に接続され
ている静電放電保護回路。

（12） 第（１）項に記載した静電放電保護回路に於
て、集積回路に対する入力と、アース及び保護すべき回
路の間に接続された高速トランジスタとの間に直列に限
流器を接続した静電放電保護回路。

（13） 集積回路に対する静電放電保護回路に於て、集
積回路内の保護すべき装置の両端に接続されていて、交
互のＰ形及びＮ形不純物領域で構成された４層半導体構
造と、導電通路を形成するドープされた半導体材料によ
って前記４層構造から隔てられた半導体接合とを有し、
該接合はそれに対して静電電圧が印加された時になだれ
降伏モードで作用することが出来、前記なだれ降伏によ
って発生された電荷担体が前記導電通路を介して伝達さ
れて、前記４層構造によって収集され、こうして前記４
層構造を導電状態にトリガする様にした静電放電保護回
路。

（14） 第（13）項に記載した静電放電保護回路に於
て、前記接合が保護すべき装置の両端に接続されたバイ
ポーラ・トランジスタのベース・コレクタ接合で構成さ
れる静電放電保護回路。

（15） 第（14）項に記載した静電放電保護回路に於
て、前記バイポーラ・トランジスタがPNP形トランジス
タであって、そのエミッタが保護すべき装置に接続され
ている静電放電保護回路。

（16） 第（14）項に記載した静電放電保護回路に於
て、前記バイポーラ・トランジスタのベースが集積回路
の源電圧バスに接続されている静電放電保護回路。

（17） 第（14）項に記載した静電放電保護回路に於
て、前記バイポーラ・トランジスタがベースを持ち、該
ベースは、集積回路に源電圧が接続される時に第１の電
圧にバイアスされ、保護すべき装置に印加された静電放
電が発生した時に第２の電圧にバイアスされる静電放電
保護回路。

（18） 集積回路を静電放電から保護する方法に於て、
半導体材料の面にクランプ装置を形成し、該クランプ装
置を保護すべき回路の両端に接続し、静電電圧に応答し
て荷電担体を発生する接合を持つトリガ装置を前記半導
体材料内に形成し、前記荷電担体を前記クランプ装置に
結合して、該クランプ装置を導電状態にトリガして、静
電電圧を安全な大きさにクランプする工程を含む方法。

（19） 第（18）項に記載した方法に於て、前記クラン
プ装置に接近してトリガを形成して、前記半導体材料が
前記荷電担体に対するその間の導電通路を形成する様に
した方法。

（20） 第（18）項に記載した方法に於て、前記トリガ
装置をバイポーラ・トランジスタとして形成し、ベース
・コレクタ接合が前記接合を形成している方法。

（21） 第（20）項に記載した方法に於て、前記バイポ
ーラ・トランジスタを前記クランプ装置に対してエミッ
タ共通形式に形成する方法。

（22） 第（18）項に記載した方法に於て、前記トリガ
装置を制御端子を持つトランジスタとして形成し、該制
御端子を第１の電圧レベル及び第２の電圧レベルにバイ
アスすることを含む方法。

（23） 第（22）項に記載した方法に於て、集積回路の
源電圧から前記トランジスタの制御端子をバイアスする
ことを含む方法。

（24） 第（22）項に記載した方法に於て、集積回路の
両端に発生する固有ツェナー電圧で構成される電圧を用
いて、前記トランジスタの制御端子をバイアスすること
を含む方法。

（25） 第（22）項に記載した方法に於て、前記トラン
ジスタを前記第１の電圧レベルにバイアスして集積回路
のラッチアップに対する免疫性を改善すると共に、前記
トランジスタの制御端子を前記第２の電圧レベルにバイ
アスして保護すべき回路の静電放電に対する保護作用を
改善する方法。

（26） 第（18）項に記載した方法に於て、前記クラン
プ装置を２端子ショックレー・ダイオードとして形成す
ることを含む方法。

（27） 静電放電から集積回路を保護する方法に於て、
静電電圧に応答して、集積回路内の第１の場所で荷電担
体を発生し、集積回路内の第２の場所にある回路の両端
に接続されたクランプに前記荷電担体を結合し、荷電担
体に応答して前記クランプを導電させて、前記回路を該
回路を損傷から保護するのに十分なレベルにクランプす
る工程を含む方法。

（28） 第（27）項に記載した方法に於て、前記クラン
プを抵抗と直列に保護すべき装置に対して接続すること
を含む方法。

（29） 第（28）項に記載した方法に於て、前記抵抗及
び保護すべき装置の間に高速低圧降伏トランジスタを接
続することを含む方法。

（30） 集積回路を静電放電から保護する方法と構造を
説明した。ショックレー・ダイオード22を入力ボンドパ
ッド12及び保護しようとするMOSFETトランジスタ17に接
続する。ショックレー・ダイオード22を導電状態に駆動
する為に普通必要な高い降伏電圧が、ダイオード22を早
期にトリガするトリガ・トランジスタ24を設けることに
よって引下げられる。エミッタ共通形式のトリガ・トラ
ンジスタ24のベース・コレクタ接合が静電放電によって
なだれ降伏状態に駆動されると、荷電担体60が発生さ
れ、ショックレー・ダイオード22に引付けられる。トリ
ガ・トランジスタ24のベース54は通常の動作中は、源電
圧でバイアスし、静電放電の間は、固有のツェナー・ダ
イオード64によって一層高い電圧にバイアスされる。集
積回路10に普通の電力が印加された時、入力ラッチアッ
プに対する免疫性がよくなり、入力ボンドパッド12に静
電放電が現れた時、静電放電に対する保護がよくなる。

【図面の簡単な説明】

第１図はこの発明の入力静電放電保護回路の回路図、第
２図はこの発明の静電放電保護方法を取入れた半導体ウ
ェーハの一部分を断面で示す斜視図である。 主な符号の説明 17:集積回路のトランジスタ 22:ラッチ回路 24:トリガ・トランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−61169（ＪＰ，Ａ) 特開 昭59−224172（ＪＰ，Ａ) 実開 昭58−195455（ＪＰ，Ｕ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】集積回路を静電放電に対して保護する回路
   に於て、前記集積回路内に形成されていて、保護しよう
   とする回路の両端に接続され、予定のレベルより高い静
   電エネルギに耐える様に作用し得るショックレー・ダイ
   オードと、前記集積回路内に形成されていて、前記保護
   すべき回路及び前記ショックレー・ダイオードに接続さ
   れていて、前記予定のレベルより低い静電電圧に応答し
   て、バイポーラ・トランジスタがアバランシェ絶縁破壊
   をおこしたときにバイポーラ・トランジスタによって発
   生する荷電担体によって前記ショックレー・ダイオード
   をトリガするバイポーラ・トランジスタとを有する静電
   放電保護回路。