JP2699654B2 - トリガ電圧を低減したｓｃｒ保護構造および回路 - Google Patents
トリガ電圧を低減したｓｃｒ保護構造および回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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-
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- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
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Description
【発明の詳細な説明】 本発明の産業上の利用分野は、一般的には集積回路用
の保護装置に関し、特に低トリガ電圧保護装置に関す
る。
の保護装置に関し、特に低トリガ電圧保護装置に関す
る。
発明の背景 バイポーラトランジスタ、電界効果素子、および集積
回路を含む半導体デバイスを過度電圧および過度電流に
よる損傷から保護するために、従来技術において多くの
試みがなされてきた。このような保護装置は、内部の過
渡保護のために、集積回路チップ上に組み込まれたダイ
オード回路またはトランジスタ回路の形を一般に取って
きた。しかしながら、設計技術者は、貴重なチップスペ
ースを保護装置の形成に使わざるをえないという問題に
直面している。殊に多数のピンを備えた装置の場合、保
護装置はかなりの広さのスペースを占め、そのためにチ
ップが望ましくないほど大きくなることがわかってい
る。
回路を含む半導体デバイスを過度電圧および過度電流に
よる損傷から保護するために、従来技術において多くの
試みがなされてきた。このような保護装置は、内部の過
渡保護のために、集積回路チップ上に組み込まれたダイ
オード回路またはトランジスタ回路の形を一般に取って
きた。しかしながら、設計技術者は、貴重なチップスペ
ースを保護装置の形成に使わざるをえないという問題に
直面している。殊に多数のピンを備えた装置の場合、保
護装置はかなりの広さのスペースを占め、そのためにチ
ップが望ましくないほど大きくなることがわかってい
る。
シリコン制御整流器（SCR）装置を有効に利用した保
護回路としては、例えば米国特許第4,484,561号、第4,6
31,657号、第4,633,283号および第5072273号が知られて
いる。
護回路としては、例えば米国特許第4,484,561号、第4,6
31,657号、第4,633,283号および第5072273号が知られて
いる。
集積回路の保護に用いられる典型的なSCR装置では、
準静的条件下でのトリガ電圧あるいは発火（firing）電
圧は、25ボルトから40ボルトのオーダーである。しかし
ながら、実際問題としては概してパルス条件が優先し、
実際のトリガ電圧は、プラズマが安定するために要する
時間が原因となって、一般的に高めになる。このような
SCR装置がVLSIチップ上のESD保護回路の一部として用い
られる場合、例えば、「スナップバック」のSCR導電状
態が確立される以前に、即ちSCRがその「ショートし
た」状態を達成する以前に、チップの他の部分への損傷
が起こりうる。従って、SCRにおいては、より低いトリ
ガ電圧を達成するのが望ましい。米国特許出願第07/700
314号でAveryは、SCRのトリガ電圧を低減する方法を開
示している。デバイスの形状がサブミクロン規模に縮小
していくにつれて、薄いゲート酸化膜を保護するため
に、予測できるトリガ電圧を持つように製造し得るさら
に低いトリガ電圧の保護装置が必要になってきている。
準静的条件下でのトリガ電圧あるいは発火（firing）電
圧は、25ボルトから40ボルトのオーダーである。しかし
ながら、実際問題としては概してパルス条件が優先し、
実際のトリガ電圧は、プラズマが安定するために要する
時間が原因となって、一般的に高めになる。このような
SCR装置がVLSIチップ上のESD保護回路の一部として用い
られる場合、例えば、「スナップバック」のSCR導電状
態が確立される以前に、即ちSCRがその「ショートし
た」状態を達成する以前に、チップの他の部分への損傷
が起こりうる。従って、SCRにおいては、より低いトリ
ガ電圧を達成するのが望ましい。米国特許出願第07/700
314号でAveryは、SCRのトリガ電圧を低減する方法を開
示している。デバイスの形状がサブミクロン規模に縮小
していくにつれて、薄いゲート酸化膜を保護するため
に、予測できるトリガ電圧を持つように製造し得るさら
に低いトリガ電圧の保護装置が必要になってきている。
発明の要旨 本発明の一実施例によれば、保護装置は、第一の導電
型を有する基板、該基板中の第二の導電型を有する第一
の領域、該第一の領域中の該第二の導電型を有する第二
の領域、該第一の領域中にあり該第二の領域に隣接する
該第一の導電型を有する第三の領域、該第一の領域中に
あり、かつその境界を越えて該基板中に広がっている第
四の領域、該第二の導電型を有し、かつ該第一の領域と
は隔てられている第五の領域、および該第一の導電型を
有し、かつ該第一の領域とは隔てられている第六の領
域、および該第四の領域とは逆の導電型を有し、かつ該
第四の領域と隣接する第七の領域を備えている。
型を有する基板、該基板中の第二の導電型を有する第一
の領域、該第一の領域中の該第二の導電型を有する第二
の領域、該第一の領域中にあり該第二の領域に隣接する
該第一の導電型を有する第三の領域、該第一の領域中に
あり、かつその境界を越えて該基板中に広がっている第
四の領域、該第二の導電型を有し、かつ該第一の領域と
は隔てられている第五の領域、および該第一の導電型を
有し、かつ該第一の領域とは隔てられている第六の領
域、および該第四の領域とは逆の導電型を有し、かつ該
第四の領域と隣接する第七の領域を備えている。
本発明はまた、SCR保護回路であって、該回路は、第
一および第二のバイポーラトランジスタ、該回路の第一
の端子と該第二のバイポーラトランジスタのコレクタと
に接続された該第一のバイポーラトランジスタのエミッ
タ、該第二のバイポーラトランジスタの該コレクタに接
続された該第一のバイポーラトランジスタのベース、該
第二のバイポーラトランジスタのベースと第二の端子と
に接続された該第一のバイポーラトランジスタのコレク
タ、該第二の端子に接続された該第二のバイポーラトラ
ンジスタのエミッタ、および該第一のバイポーラトラン
ジスタのベースと該第二のバイポーラトランジスタのベ
ースとの間に接続された該SCRのトリガ電圧を低減する
手段を備えている。
一および第二のバイポーラトランジスタ、該回路の第一
の端子と該第二のバイポーラトランジスタのコレクタと
に接続された該第一のバイポーラトランジスタのエミッ
タ、該第二のバイポーラトランジスタの該コレクタに接
続された該第一のバイポーラトランジスタのベース、該
第二のバイポーラトランジスタのベースと第二の端子と
に接続された該第一のバイポーラトランジスタのコレク
タ、該第二の端子に接続された該第二のバイポーラトラ
ンジスタのエミッタ、および該第一のバイポーラトラン
ジスタのベースと該第二のバイポーラトランジスタのベ
ースとの間に接続された該SCRのトリガ電圧を低減する
手段を備えている。
図面の簡単な説明 図面においては、同様のものは同じ参照番号を付して
識別している。
識別している。
図１は、本発明の一実施例の断面（拡大比率は不正
確）を示し、 図1aは、N+LDD（Ｎ）領域の断面を示し、 図２は、図１および図５の各実施例に対応する等価回
路を概略的に示し、 図３は、図１の実施例の改良例を示す本発明の一実施
例の断面（拡大比率は不正確）を示し、 図４は、図３の実施例に対応する等価回路を概略的に
示し、 図５は、本発明の一実施例の断面（拡大比率は不正
確）を示し、 図６は、図５の実施例の改良例を示す本発明の一実施
例の断面（拡大比率は不正確）を示し、 図７は、図６の各実施例に対応する等価回路を概略的
に示し、 図８は、本発明の保護回路および保護される集積回路
を示す概略回路図である。
確）を示し、 図1aは、N+LDD（Ｎ）領域の断面を示し、 図２は、図１および図５の各実施例に対応する等価回
路を概略的に示し、 図３は、図１の実施例の改良例を示す本発明の一実施
例の断面（拡大比率は不正確）を示し、 図４は、図３の実施例に対応する等価回路を概略的に
示し、 図５は、本発明の一実施例の断面（拡大比率は不正
確）を示し、 図６は、図５の実施例の改良例を示す本発明の一実施
例の断面（拡大比率は不正確）を示し、 図７は、図６の各実施例に対応する等価回路を概略的
に示し、 図８は、本発明の保護回路および保護される集積回路
を示す概略回路図である。
発明の詳細な説明 図１には、典型的な集積回路プロセス技術を用いるこ
とができる、特にサブミクロン規模を有する集積回路用
のプロセスに用いることができる本発明の一実施例が示
されている。図１において、基板10は、表面11を有し、
シリコンなどのP-型導電性半導体材料から構成されてい
る。この基板は、典型的には、1013/cc程度に比較的低
濃度にドープされ、かつ比較的低い導電率を有する。同
様に比較的低濃度にいドープされ、かつ比較的低い導電
率を有するN-型の導電性領域12が、基板10内の表面11に
形成される。この領域は通常「ウェル」と呼ばれ、この
場合は、N-ウェルと呼ばれる。
とができる、特にサブミクロン規模を有する集積回路用
のプロセスに用いることができる本発明の一実施例が示
されている。図１において、基板10は、表面11を有し、
シリコンなどのP-型導電性半導体材料から構成されてい
る。この基板は、典型的には、1013/cc程度に比較的低
濃度にドープされ、かつ比較的低い導電率を有する。同
様に比較的低濃度にいドープされ、かつ比較的低い導電
率を有するN-型の導電性領域12が、基板10内の表面11に
形成される。この領域は通常「ウェル」と呼ばれ、この
場合は、N-ウェルと呼ばれる。
N-ウェル12の中には、表面11付近に、典型的には1018
/cc程度に比較的高濃度にドープされたN+型導電性領域1
4、および典型的には1018/cc程度に比較的高濃度にドー
プされたP+型導電性領域16が形成されており、この両領
域とも比較的高い導電率を有している。領域14および16
は、完全にN-ウェル12の境界内部に形成されており、お
互いに隣接しているのが望ましい。
/cc程度に比較的高濃度にドープされたN+型導電性領域1
4、および典型的には1018/cc程度に比較的高濃度にドー
プされたP+型導電性領域16が形成されており、この両領
域とも比較的高い導電率を有している。領域14および16
は、完全にN-ウェル12の境界内部に形成されており、お
互いに隣接しているのが望ましい。
さらに他の領域18が、一部はN-ウェル12中に、一部は
基板10中に形成されている。従って、領域18はN-ウェル
12の境界を越えて基板10中に広がっている。このさらに
他の領域18は、N+LDD（Ｎ）あるいはP+導電型のいずれ
でもよい。
基板10中に形成されている。従って、領域18はN-ウェル
12の境界を越えて基板10中に広がっている。このさらに
他の領域18は、N+LDD（Ｎ）あるいはP+導電型のいずれ
でもよい。
サブミクロンプロセスにおいて、破壊されやすい場所
にN+LDD（Ｎ）領域を形成するために、ｎ型領域18は好
ましくは周知の二重注入プロセスを用いて形成される。
LDDは、低濃度にドープされたドレイン（Lightly Doped
Drain）を表す。この領域は、典型的には1015/ccから1
016/cc程度の最初の低濃度のリン注入により形成され、
引続き典型的には1018/cc程度の高濃度のヒ素あるいは
リンの注入が、製造プロセスの後の段階でなされる。結
果として、より高い破壊電圧を有するより傾斜した接合
部が形成される。最初の低濃度の注入は、LDDつまり低
濃度にドープされたドレイン注入としばしば呼ばれる。
N+LDD（Ｎ）領域とは、これら二つのドーピングを組み
合わせたものという意味である。N+LDD（Ｎ）構造は、
図1aにより詳細に示されている。このさらに他の領域18
がP+導電型の場合、そのドナー濃度は典型的には1018/c
c程度である。
にN+LDD（Ｎ）領域を形成するために、ｎ型領域18は好
ましくは周知の二重注入プロセスを用いて形成される。
LDDは、低濃度にドープされたドレイン（Lightly Doped
Drain）を表す。この領域は、典型的には1015/ccから1
016/cc程度の最初の低濃度のリン注入により形成され、
引続き典型的には1018/cc程度の高濃度のヒ素あるいは
リンの注入が、製造プロセスの後の段階でなされる。結
果として、より高い破壊電圧を有するより傾斜した接合
部が形成される。最初の低濃度の注入は、LDDつまり低
濃度にドープされたドレイン注入としばしば呼ばれる。
N+LDD（Ｎ）領域とは、これら二つのドーピングを組み
合わせたものという意味である。N+LDD（Ｎ）構造は、
図1aにより詳細に示されている。このさらに他の領域18
がP+導電型の場合、そのドナー濃度は典型的には1018/c
c程度である。
基板10内にはまた、表面11に典型的には1018/cc程度
に比較的高濃度にドープされたN+型導電性領域20およ
び、典型的には1018/cc程度に比較的高濃度にドープさ
れたP+型導電性領域22が形成されている。領域22は好ま
しくは領域20に隣接する。領域20および領域22は、比較
的高い導電率を有しており、N-ウェル12の境界の完全に
外側に形成されている。
に比較的高濃度にドープされたN+型導電性領域20およ
び、典型的には1018/cc程度に比較的高濃度にドープさ
れたP+型導電性領域22が形成されている。領域22は好ま
しくは領域20に隣接する。領域20および領域22は、比較
的高い導電率を有しており、N-ウェル12の境界の完全に
外側に形成されている。
Ｐ型の表面制御層40は、表面11に沿って、かつ基板10
内において領域18と領域20との間、および領域20と領域
22との間の間隔に沿って延びているが、好ましくはN-ウ
ェル12とは接触せず、他のＮ型領域とは接触してもよ
い。この制御層40は、表面導電率を高め、寄生電界反転
閾値を上げ、かつ寄生MOS素子の形成を防止するための
標準的半導体製造プロセスの周知の一部である。この領
域のＰ型ドーパントの濃度は、典型的には、背景領域の
ドーパント濃度よりも１オーダーから２オーダーの間だ
け大きくなっている。即ち、1014/ccから1015/cc程度の
間である。このドーパント濃度は、典型的には数オーダ
ーだけ高いLDD領域中のＮ型ドーパント濃度よりも実質
的に低く、かつ典型的には1018/ccのオーダーである領
域18、18′、19及び19′中のN+型あるいはＰ型のドーパ
ント濃度よりも実質的に低い。同様のＮ型表面制御層が
N-ウェル領域中に用いられる場合もある。
内において領域18と領域20との間、および領域20と領域
22との間の間隔に沿って延びているが、好ましくはN-ウ
ェル12とは接触せず、他のＮ型領域とは接触してもよ
い。この制御層40は、表面導電率を高め、寄生電界反転
閾値を上げ、かつ寄生MOS素子の形成を防止するための
標準的半導体製造プロセスの周知の一部である。この領
域のＰ型ドーパントの濃度は、典型的には、背景領域の
ドーパント濃度よりも１オーダーから２オーダーの間だ
け大きくなっている。即ち、1014/ccから1015/cc程度の
間である。このドーパント濃度は、典型的には数オーダ
ーだけ高いLDD領域中のＮ型ドーパント濃度よりも実質
的に低く、かつ典型的には1018/ccのオーダーである領
域18、18′、19及び19′中のN+型あるいはＰ型のドーパ
ント濃度よりも実質的に低い。同様のＮ型表面制御層が
N-ウェル領域中に用いられる場合もある。
基板10の表面、およびその基板10内に形成された領域
の表面11は、典型的には0.5マイクロメーター（μｍ）
程度の厚さの二酸化シリコンの絶縁層24で覆われる。コ
ンタクト用に絶縁層24には開口部が設けられる。第一の
導電層26は、アルミニウム、モリブデン、シリサイド、
あるいはポリシリコンでよいが、領域14および16のそれ
ぞれと接触する。第二の導電層28は、領域20および22の
それぞれと接触する。例として、導電層26はここでは端
子30に接続され、導電層28は端子32に接続される。
の表面11は、典型的には0.5マイクロメーター（μｍ）
程度の厚さの二酸化シリコンの絶縁層24で覆われる。コ
ンタクト用に絶縁層24には開口部が設けられる。第一の
導電層26は、アルミニウム、モリブデン、シリサイド、
あるいはポリシリコンでよいが、領域14および16のそれ
ぞれと接触する。第二の導電層28は、領域20および22の
それぞれと接触する。例として、導電層26はここでは端
子30に接続され、導電層28は端子32に接続される。
動作中には、図１の配置は、特定のトリガ電圧に達し
た時あるいはそれを越える時に保護を与えるために、
「SCR型の」ふるまいをする保護装置として機能する。
これが起こった時、どんな電圧の暴走も制限するために
端子30および32の間に低抵抗の経路が設けられる。図２
の等価回路を考えると、図１の保護装置の動作を理解す
るのに役立つ。最初は、領域18の存在を抜きにして、こ
の動作を記述することにより、説明を簡略化する。
た時あるいはそれを越える時に保護を与えるために、
「SCR型の」ふるまいをする保護装置として機能する。
これが起こった時、どんな電圧の暴走も制限するために
端子30および32の間に低抵抗の経路が設けられる。図２
の等価回路を考えると、図１の保護装置の動作を理解す
るのに役立つ。最初は、領域18の存在を抜きにして、こ
の動作を記述することにより、説明を簡略化する。
図１および図２に関しては、N-ウェル12は、PNPトラ
ンジスタQ1のベース電極を形成しており、P+領域16は、
端子30に接続されたエミッタを形成する。P-基板10は、
トランジスタQ1のコレクタを形成する。トランジスタQ1
のエミッタ電極およびベース電極の間に接続された抵抗
R1は、領域14とN+領域20に最も近いN-ウェル12の端部と
の間にN-ウェル12の一部により実質的に形成される。
ンジスタQ1のベース電極を形成しており、P+領域16は、
端子30に接続されたエミッタを形成する。P-基板10は、
トランジスタQ1のコレクタを形成する。トランジスタQ1
のエミッタ電極およびベース電極の間に接続された抵抗
R1は、領域14とN+領域20に最も近いN-ウェル12の端部と
の間にN-ウェル12の一部により実質的に形成される。
NPNトランジスタQ2のエミッタは、N+領域20により形
成される。そのベースは、P-基板10により形成され、そ
のコレクタは、N-ウェル12により形成される。エミッタ
−ベース分路抵抗R2は、N-ウェル12の端部およびP+領域
22の間の領域によって実質的に形成される。Q1およびQ2
の配置は、それ以上になるとトリガされて導電状態にな
る閾値レベルを有するSCRを形成する。その閾値におい
ては、「スナップバック」の電圧−電流特性が現れる。
抵抗R1およびR2の実効値は、それ以下になるとSCRが
「アンラッチ（unlatch）して」実質上導電性を失う
「保持電流」の値におもに影響を与える。
成される。そのベースは、P-基板10により形成され、そ
のコレクタは、N-ウェル12により形成される。エミッタ
−ベース分路抵抗R2は、N-ウェル12の端部およびP+領域
22の間の領域によって実質的に形成される。Q1およびQ2
の配置は、それ以上になるとトリガされて導電状態にな
る閾値レベルを有するSCRを形成する。その閾値におい
ては、「スナップバック」の電圧−電流特性が現れる。
抵抗R1およびR2の実効値は、それ以下になるとSCRが
「アンラッチ（unlatch）して」実質上導電性を失う
「保持電流」の値におもに影響を与える。
導電状態が始まるトリガ電圧は、SCRの構成領域間の
破壊電圧により決定される。領域18が無いと、SCRのト
リガリングは、N-ウェル12およびP-基板10の間の破壊電
圧を越えた時に発生する。図２においては、PNPトラン
ジスタQ1およびNPNトランジスタQ2のベース電極および
コレクタ電極間の接合部を横切ってこの破壊が発生す
る。典型的なCMOSプロセスにおいては、破壊電圧は典型
的には25ボルトから40ボルト程度の間であるが、完全な
導電状態にするプラズマを得るために要する時間は、典
型的な過渡的静電放電で遭遇する短いパルス期間の有効
な「スナップバック」トリガ電圧がより高くなる結果を
もたらす。
破壊電圧により決定される。領域18が無いと、SCRのト
リガリングは、N-ウェル12およびP-基板10の間の破壊電
圧を越えた時に発生する。図２においては、PNPトラン
ジスタQ1およびNPNトランジスタQ2のベース電極および
コレクタ電極間の接合部を横切ってこの破壊が発生す
る。典型的なCMOSプロセスにおいては、破壊電圧は典型
的には25ボルトから40ボルト程度の間であるが、完全な
導電状態にするプラズマを得るために要する時間は、典
型的な過渡的静電放電で遭遇する短いパルス期間の有効
な「スナップバック」トリガ電圧がより高くなる結果を
もたらす。
図１および図２においては、領域18のドーピングレベ
ルがより高いため、典型的には18ボルトから20ボルト程
度の間であるP+領域18およびN-ウェル12の間の破壊電圧
は、P-基板10とN-ウェル12の間の破壊電圧よりも低くな
る。実際、基板10よりもむしろP+領域18がPNPトランジ
スタQ1のコレクタ電極を形成する。従って、より低い破
壊電圧が制御するので、SCR用のより低い「スナップバ
ック」トリガ電圧が達成される。トリガ電圧の実際の値
は、P+領域16およびP+領域18の間の異なる間隔を選択す
ることによって、またはＮウェルあるいはＮフィールド
のドーピングレベルを調整することによってある程度制
御されうる。典型的な0.8μｍプロセスでは、この破壊
電圧は、サブミクロン規模を有する集積回路において信
頼性よく保護するためには、まだ高すぎる18ボルトから
20ボルト程度の間である。
ルがより高いため、典型的には18ボルトから20ボルト程
度の間であるP+領域18およびN-ウェル12の間の破壊電圧
は、P-基板10とN-ウェル12の間の破壊電圧よりも低くな
る。実際、基板10よりもむしろP+領域18がPNPトランジ
スタQ1のコレクタ電極を形成する。従って、より低い破
壊電圧が制御するので、SCR用のより低い「スナップバ
ック」トリガ電圧が達成される。トリガ電圧の実際の値
は、P+領域16およびP+領域18の間の異なる間隔を選択す
ることによって、またはＮウェルあるいはＮフィールド
のドーピングレベルを調整することによってある程度制
御されうる。典型的な0.8μｍプロセスでは、この破壊
電圧は、サブミクロン規模を有する集積回路において信
頼性よく保護するためには、まだ高すぎる18ボルトから
20ボルト程度の間である。
図３においては、付加領域19が表面11からN-ウェル12
の中に入る距離だけ広がっており、かつさらに他の領域
18に隣接する。付加領域19は、Ｎ型導電性を有し、好ま
しくはN+LDD（Ｎ）構造を有している。Ｐ型のさらに他
の領域18およびN+LDD（Ｎ）付加領域19は、ツェナーダ
イオードを形成する。領域18および付加領域19間の破壊
電圧は、領域19がN+LDD（Ｎ）構造を用いて形成される
時、典型的な0.8μｍプロセスの場合、６ボルトから８
ボルト程度の間である。ツェナー接合部を形成するに際
しては、Ｐ型領域は好ましくはN+LDD（Ｎ）構造のLDD部
のみに接触する。
の中に入る距離だけ広がっており、かつさらに他の領域
18に隣接する。付加領域19は、Ｎ型導電性を有し、好ま
しくはN+LDD（Ｎ）構造を有している。Ｐ型のさらに他
の領域18およびN+LDD（Ｎ）付加領域19は、ツェナーダ
イオードを形成する。領域18および付加領域19間の破壊
電圧は、領域19がN+LDD（Ｎ）構造を用いて形成される
時、典型的な0.8μｍプロセスの場合、６ボルトから８
ボルト程度の間である。ツェナー接合部を形成するに際
しては、Ｐ型領域は好ましくはN+LDD（Ｎ）構造のLDD部
のみに接触する。
図３に示した構造中に特に形成されたツェナーダイオ
ードは、図４に示した回路に示されている。このツェナ
ーダイオードは、６ボルトから８ボルト程度の間の破壊
電圧を有している。その結果、SCR用のトリガ電圧は、
保護されている集積回路中のMOS素子の、0.8μｍプロセ
スの場合、典型的には10ボルトから14ボルト程度の間で
あるゲート酸化膜の破壊電圧よりも低くなる。従って、
SCR型の保護装置の有用性をこのデザインルール範囲に
まで広げることができる。構造中のどのようなＰ−Ｎ接
合部も、図２に示したようなトランジスタQ1およびQ2を
形成する背中合わせの接合部を備えていれば、適当な電
圧を印加した場合には、アバランシェ降伏に耐えられ
る。本発明は、極めて低い破壊電圧を信頼性よくかつ信
頼できる方法で製造するために、ツェナーダイオードを
構造中の特定の場所に意図的に導入することにある。こ
れらの接合部は、通常の背景レベルよりも実質的に高濃
度にドープされた領域を組み込んでいる。
ードは、図４に示した回路に示されている。このツェナ
ーダイオードは、６ボルトから８ボルト程度の間の破壊
電圧を有している。その結果、SCR用のトリガ電圧は、
保護されている集積回路中のMOS素子の、0.8μｍプロセ
スの場合、典型的には10ボルトから14ボルト程度の間で
あるゲート酸化膜の破壊電圧よりも低くなる。従って、
SCR型の保護装置の有用性をこのデザインルール範囲に
まで広げることができる。構造中のどのようなＰ−Ｎ接
合部も、図２に示したようなトランジスタQ1およびQ2を
形成する背中合わせの接合部を備えていれば、適当な電
圧を印加した場合には、アバランシェ降伏に耐えられ
る。本発明は、極めて低い破壊電圧を信頼性よくかつ信
頼できる方法で製造するために、ツェナーダイオードを
構造中の特定の場所に意図的に導入することにある。こ
れらの接合部は、通常の背景レベルよりも実質的に高濃
度にドープされた領域を組み込んでいる。
図５において、さらに他の領域18′はＮ型導電性であ
り、かつサブミクロンプロセスを用いる場合は好ましく
はN+LDD（Ｎ）型導電性領域である。さらに他の領域1
8′および制御層40は、トランジスタQ1およびQ2の両ベ
ース間に広がっている接合部を形成する。N+領域18′お
よび表面制御層40の間の破壊電圧は、20ボルトから22ボ
ルト程度の間である。
り、かつサブミクロンプロセスを用いる場合は好ましく
はN+LDD（Ｎ）型導電性領域である。さらに他の領域1
8′および制御層40は、トランジスタQ1およびQ2の両ベ
ース間に広がっている接合部を形成する。N+領域18′お
よび表面制御層40の間の破壊電圧は、20ボルトから22ボ
ルト程度の間である。
図６において、さらに他の領域18′はＮ型導電性であ
り、かつ好ましくはN+LDD（Ｎ）型導電性領域である。P
+型導電性付加領域19′は、表面11から基板10の中に入
る距離だけ広がっており、N-ウェル12の完全に外側にあ
ってさらに他の領域18′に隣接している。さらに他の領
域18′およびP+型導電性付加領域19′は、図６に示した
ようにトランジスタQ1およびQ2の両ベース間に延びてい
るツェナーダイオードを形成している。領域18′及びP+
型導電性付加領域19′の間の破壊電圧は、N+LDD（Ｎ）
型領域及び表面制御層40の間の破壊電圧よりも実質的に
低く、典型的な0.8μｍプロセスの場合は６ボルトから
８ボルト程度の間である。ツェナー接合部を形成する際
には、Ｐ型領域は好ましくはN+LDD（Ｎ）型領域のLDD部
のみと接触する。
り、かつ好ましくはN+LDD（Ｎ）型導電性領域である。P
+型導電性付加領域19′は、表面11から基板10の中に入
る距離だけ広がっており、N-ウェル12の完全に外側にあ
ってさらに他の領域18′に隣接している。さらに他の領
域18′およびP+型導電性付加領域19′は、図６に示した
ようにトランジスタQ1およびQ2の両ベース間に延びてい
るツェナーダイオードを形成している。領域18′及びP+
型導電性付加領域19′の間の破壊電圧は、N+LDD（Ｎ）
型領域及び表面制御層40の間の破壊電圧よりも実質的に
低く、典型的な0.8μｍプロセスの場合は６ボルトから
８ボルト程度の間である。ツェナー接合部を形成する際
には、Ｐ型領域は好ましくはN+LDD（Ｎ）型領域のLDD部
のみと接触する。
図６に示した構造中に特に形成されたツェナーダイオ
ードは、図７に示した回路中に示されている。このツェ
ナーダイオードは、６ボルトから８ボルト程度の間の破
壊電圧を有している。したがってSCR用のトリガ電圧
は、MOS素子のゲート酸化膜の破壊電圧よりも低く、そ
の結果、SCR型の保護装置の有用性はこのデザインルー
ル範囲に広がっている。
ードは、図７に示した回路中に示されている。このツェ
ナーダイオードは、６ボルトから８ボルト程度の間の破
壊電圧を有している。したがってSCR用のトリガ電圧
は、MOS素子のゲート酸化膜の破壊電圧よりも低く、そ
の結果、SCR型の保護装置の有用性はこのデザインルー
ル範囲に広がっている。
図８は、第一の端子43および第二の端子45の間に接続
された集積回路41が、本発明を具体化する保護回路によ
り保護される一つの可能な配置を示している。本実施例
においては、端子43は、第一の極性の供給電圧VDD用の
端子であり、端子45は、典型的には接地電位である基準
電圧VSS用の供給端子として示されている。しかしなが
ら、端子43は、供給電圧端子よりもむしろ信号端子とな
りうるものであり、実際にはESD保護を必要とするどの
ような端子あるいはリード線にも接続されうる。図８に
おいては、保護回路47は端子43および端子45の間に、即
ち集積回路41と並列に接続される。保護回路47は、この
ようにして、過渡電圧に応答してオンとなり、過渡エネ
ルギーを基準電位、本実施例では接地電位に、集積回路
に損傷を与えることになる閾値電圧より低い電圧で導通
させることにより、集積回路41を保護する。保護回路47
は、典型的には集積回路41と同じ半導体基板上に形成さ
れる。
された集積回路41が、本発明を具体化する保護回路によ
り保護される一つの可能な配置を示している。本実施例
においては、端子43は、第一の極性の供給電圧VDD用の
端子であり、端子45は、典型的には接地電位である基準
電圧VSS用の供給端子として示されている。しかしなが
ら、端子43は、供給電圧端子よりもむしろ信号端子とな
りうるものであり、実際にはESD保護を必要とするどの
ような端子あるいはリード線にも接続されうる。図８に
おいては、保護回路47は端子43および端子45の間に、即
ち集積回路41と並列に接続される。保護回路47は、この
ようにして、過渡電圧に応答してオンとなり、過渡エネ
ルギーを基準電位、本実施例では接地電位に、集積回路
に損傷を与えることになる閾値電圧より低い電圧で導通
させることにより、集積回路41を保護する。保護回路47
は、典型的には集積回路41と同じ半導体基板上に形成さ
れる。
従って、一実施例によれば、本発明は保護装置であっ
て、この保護装置は、第一の導電型を有する基板、基板
中の第二の導電型を有する第一の領域、第一の領域中の
第二の導電型を有する第二の領域、第一の領域中にあり
第二の領域に隣接する第一の導電型を有する第三の領
域、第一の領域中にあり、かつその境界を越えて基板中
に広がっている第四の領域、第二の導電型を有し、かつ
前記第一の領域とは隔てられている第五の領域、第一の
導電型を有し、かつ前記第一の領域とは隔てられている
第六の領域、および第四の領域とは逆の導電型を有し、
かつ第四の領域と隣接する第七の領域を備えている。第
七の領域は、付加領域19あるいは19′である。
て、この保護装置は、第一の導電型を有する基板、基板
中の第二の導電型を有する第一の領域、第一の領域中の
第二の導電型を有する第二の領域、第一の領域中にあり
第二の領域に隣接する第一の導電型を有する第三の領
域、第一の領域中にあり、かつその境界を越えて基板中
に広がっている第四の領域、第二の導電型を有し、かつ
前記第一の領域とは隔てられている第五の領域、第一の
導電型を有し、かつ前記第一の領域とは隔てられている
第六の領域、および第四の領域とは逆の導電型を有し、
かつ第四の領域と隣接する第七の領域を備えている。第
七の領域は、付加領域19あるいは19′である。
別の観点から見れば、本発明はまた、SCR保護回路で
あって、この回路は、第一および第二のバイポーラトラ
ンジスタ、回路の第一の端子と第二のバイポーラトラン
ジスタのコレクタとに接続された第一のバイポーラトラ
ンジスタのエミッタ、第二のバイポーラトランジスタの
コレクタに接続された第一のバイポーラトランジスタの
ベース、第二のバイポーラトランジスタのベースと第二
の端子とに接続された第一のバイポーラトランジスタの
コレクタ、第二の端子に接続された第二のバイポーラト
ランジスタのエミッタ、および第一のバイポーラトラン
ジスタおよび第二のバイポーラトランジスタの両ベース
間に接続されたSCRのトリガ電圧を低減する手段を備え
ている。
あって、この回路は、第一および第二のバイポーラトラ
ンジスタ、回路の第一の端子と第二のバイポーラトラン
ジスタのコレクタとに接続された第一のバイポーラトラ
ンジスタのエミッタ、第二のバイポーラトランジスタの
コレクタに接続された第一のバイポーラトランジスタの
ベース、第二のバイポーラトランジスタのベースと第二
の端子とに接続された第一のバイポーラトランジスタの
コレクタ、第二の端子に接続された第二のバイポーラト
ランジスタのエミッタ、および第一のバイポーラトラン
ジスタおよび第二のバイポーラトランジスタの両ベース
間に接続されたSCRのトリガ電圧を低減する手段を備え
ている。
本発明はQ1およびQ2のベース間に接続されたツェナー
ダイオードに関して説明されたが、Q1およびQ2のベース
間に接続され、破壊電圧を低減する他の半導体デバイス
あるいは構造もまた、このツェナーダイオードの代わり
にSCRの破壊電圧を低減する手段として用いられうるこ
とは明らかである。バイポーラトランジスタのコレクタ
−ベース破壊電圧よりも低い破壊電圧を有する半導体デ
バイスあるいは構造は有用である。
ダイオードに関して説明されたが、Q1およびQ2のベース
間に接続され、破壊電圧を低減する他の半導体デバイス
あるいは構造もまた、このツェナーダイオードの代わり
にSCRの破壊電圧を低減する手段として用いられうるこ
とは明らかである。バイポーラトランジスタのコレクタ
−ベース破壊電圧よりも低い破壊電圧を有する半導体デ
バイスあるいは構造は有用である。
本発明の装置は、領域規定用の標準的なフォトリソグ
ラフィおよびエッチングプロセスを用い、ドープされた
領域の形成用にイオン注入を用いて製造されうる。典型
的には、シリコン基板には、例えばＰ型ドーパントとし
てホウ素が、またＮ型ドーパントとしてリンおよび／ま
たはヒ素が用いられる。
ラフィおよびエッチングプロセスを用い、ドープされた
領域の形成用にイオン注入を用いて製造されうる。典型
的には、シリコン基板には、例えばＰ型ドーパントとし
てホウ素が、またＮ型ドーパントとしてリンおよび／ま
たはヒ素が用いられる。
本発明のさまざまな実施例の修正例を当業者は思いつ
くことであろう。例えば、本発明の実施例は特定の導電
型に関して説明されたが、逆の導電型も、相対的な導電
型が同じである限り用いられうる。同様および類似の修
正例は、本発明の精神および範囲ならびに添付した請求
の範囲内に意図されている。
くことであろう。例えば、本発明の実施例は特定の導電
型に関して説明されたが、逆の導電型も、相対的な導電
型が同じである限り用いられうる。同様および類似の修
正例は、本発明の精神および範囲ならびに添付した請求
の範囲内に意図されている。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−184369（ＪＰ，Ａ) 特開 昭59−90120（ＪＰ，Ａ) 特開 昭53−84491（ＪＰ，Ａ) 特開 昭58−43557（ＪＰ，Ａ) 特開 昭47−22678（ＪＰ，Ａ) 特開 昭59−61169（ＪＰ，Ａ) 特開 平２−168643（ＪＰ，Ａ) 特開 昭52−116083（ＪＰ，Ａ) 特開 昭61−18315（ＪＰ，Ａ)
Claims (9)
- 【請求項１】表面を有する第一の導電型の半導体基板、 該基板中の該表面にあり、かつ該基板との境界を有する
第二の導電型の第一の領域、 該第一の領域内の該基板表面にある該第二の導電型の第
二の領域、 該第一の領域内の該基板表面にあり、該第二の領域に隣
接する該第一の導電型の第三の領域、 該第一の領域中の該基板表面にあり、かつその基板との
境界を越えて該表面に沿って該基板中に広がっており、
該第一の領域よりも高い導電性を有する該第一の導電型
の第四の領域、 該基板中の該表面にあり、かつ該第一の領域とは隔てら
れている該第二の導電型の第五の領域、 該基板中の該表面にあり、かつ該第一の領域とは隔てら
れている該第一の導電型の第六の領域、 該第二の導電型を有し、該第四の領域と隣接し、かつ該
表面から該第一の領域の中へ入る距離だけ広がっている
第七の領域、 該第二および第三の領域の両方と電気的に接触している
第一の端子、ならびに 該第五および第六の領域の両方と電気的に接触している
第二の端子を備ており、 該基板、第一の領域および第五の領域は、ある導電型の
第一のバイポーラトランジスタを形成しており、かつ該
基板、第一の領域および第二の領域は、逆の導電型を有
し、該第一のバイポーラトランジスタに接続されている
第二のバイポーラトランジスタを形成している保護装
置。 - 【請求項２】前記第七の領域は、LDD構造を有してい
る、請求項１に記載の保護装置。 - 【請求項３】表面を有する第一の導電型の半導体基板、 該基板中の該表面にあり、かつ該基板との境界を有する
第二の導電型の第一の領域、 該第一の領域内の該基板表面にある該第二の導電型の第
二の領域、 該第一の領域内の該基板表面にあり、該第二の領域に隣
接する該第一の導電型の第三の領域、 該第一の領域中の該基板表面にあり、かつその基板との
境界を越えて該表面に沿って該基板中に広がっており、
該第一の領域よりも高い導電性を有する該第二の導電型
の第四の領域、 該基板中の該表面にあり、かつ該第一の領域とは隔てら
れている該第二の導電型の第五の領域、 該基板中の該表面にあり、かつ該第一の領域とは隔てら
れている該第一の導電型の第六の領域、 該第一の導電型を有し、該第四の領域と隣接し、かつ該
表面から該基板の中へ入る距離だけ広がっている第七の
領域、 該第二および第三の領域の両方と電気的に接触している
第一の端子、ならびに 該第五および第六の領域の両方と電気的に接触している
第二の端子を備ており、 該基板、第一の領域および第五の領域は、ある導電型の
第一のバイポーラトランジスタを形成しており、かつ該
基板、第一の領域および第二の領域は、逆の導電型を有
し、該第一のバイポーラトランジスタに接続されている
第二のバイポーラトランジスタを形成している保護装
置。 - 【請求項４】前記第四の領域は、LDD構造を有してい
る、請求項３に記載の保護装置。 - 【請求項５】第一および第二の端子ならびに基準端子を
有する集積回路と、 第一および第二の電極を有し、各電極が該端子の一方に
接続されているSCR保護装置とを備えている構造であっ
て、該保護装置は、 表面を有する第一の導電型の半導体基板、 該基板中の該表面にあり、かつ該基板との境界を有する
第二の導電型の第一の領域、 該第一の領域内の該基板表面にある該第二の導電型の第
二の領域、 該第一の領域内の該基板表面にあり、該第二の領域に隣
接する該第一の導電型の第三の領域、 該第一の領域にあり、かつその基板との境界を越えて該
基板中に広がっており、該第一の領域よりも高い導電性
を有する該第一の導電型の第四の領域、 該基板中の該表面にあり、かつ該第一の領域の境界の外
側にある該第二の導電型の第五の領域、 該基板中の該表面にあり、かつ該第一の領域の境界の外
側にある該第一の導電型の第六の領域、および 該第二の導電型を有し、該第四の領域と隣接し、かつ該
表面から該第一の領域の中へ入る距離だけ広がっている
第七の領域 を備えており、 該第一の電極は、該第二および第三の領域と電気的に接
触しており、該第二の電極は該第五および第六の領域と
電気的に接触しており、 該基板、第一の領域および第五の領域は、ある導電型の
第一のバイポーラトランジスタを形成しており、かつ該
基板、第一の領域および第二の領域は、逆の導電型を有
し、該第一のバイポーラトランジスタに接続されている
第二のバイポーラトランジスタを形成している構造。 - 【請求項６】前記第七の領域は、LDD構造を有してい
る、請求項５に記載の構造。 - 【請求項７】第一および第二の端子ならびに基準端子を
有する集積回路と、 第一および第二の電極を有し、各電極が該端子の一方に
接続されているSCR保護装置とを備えている構造であっ
て、該保護装置は、 表面を有する第一の導電型の半導体基板、 該基板中の該表面にあり、かつ該基板との境界を有する
第二の導電型の第一の領域、 該第一の領域内の該基板表面にある該第二の導電型の第
二の領域、 該第一の領域内の該基板表面にあり、該第二の領域に隣
接する該第一の導電型の第三の領域、 該第一の領域にあり、かつその基板との境界を越えて該
基板中に広がっており、該第一の領域よりも高い導電性
を有する該第二の導電型の第四の領域、 該基板中の該表面にあり、かつ該第一の領域の境界の外
側にある該第二の導電型の第五の領域、 該基板中の該表面にあり、かつ該第一の領域の境界の外
側にある該第一の導電型の第六の領域、および 該第一の導電型を有し、該第四の領域と隣接し、かつ該
表面から該基板の中へ入る距離だけ広がっている第七の
領域 を備えており、 該第一の電極は、該第二および第三の領域と電気的に接
触しており、該第二の電極は該第五および第六の領域と
電気的に接触しており、 該基板、第一の領域および第五の領域は、ある導電型の
第一のバイポーラトランジスタを形成しており、かつ該
基板、第一の領域および第二の領域は、逆の導電型を有
し、該第一のバイポーラトランジスタに接続されている
第二のバイポーラトランジスタを形成している構造。 - 【請求項８】前記第四の領域は、LDD構造を有してい
る、請求項７に記載の構造。 - 【請求項９】前記第二の端子が前記集積回路の入力信号
端子である請求項５及び請求項７のいずれかに記載の構
造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/803,880 US5274262A (en) | 1989-05-17 | 1991-12-09 | SCR protection structure and circuit with reduced trigger voltage |
| US803,880 | 1991-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07506216A JPH07506216A (ja) | 1995-07-06 |
| JP2699654B2 true JP2699654B2 (ja) | 1998-01-19 |
Family
ID=25187679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5510949A Expired - Fee Related JP2699654B2 (ja) | 1991-12-09 | 1992-12-04 | トリガ電圧を低減したｓｃｒ保護構造および回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5274262A (ja) |
| EP (1) | EP0616728B1 (ja) |
| JP (1) | JP2699654B2 (ja) |
| KR (1) | KR0139648B1 (ja) |
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Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2690786A1 (fr) * | 1992-04-30 | 1993-10-29 | Sgs Thomson Microelectronics Sa | Dispositif de protection d'un circuit intégré contre les décharges électrostatiques. |
| US5343053A (en) * | 1993-05-21 | 1994-08-30 | David Sarnoff Research Center Inc. | SCR electrostatic discharge protection for integrated circuits |
| JPH07169922A (ja) * | 1993-09-29 | 1995-07-04 | At & T Global Inf Solutions Internatl Inc | シリコン制御整流器 |
| US5616943A (en) | 1993-09-29 | 1997-04-01 | At&T Global Information Solutions Company | Electrostatic discharge protection system for mixed voltage application specific integrated circuit design |
| US5430595A (en) * | 1993-10-15 | 1995-07-04 | Intel Corporation | Electrostatic discharge protection circuit |
| US5600525A (en) * | 1994-08-17 | 1997-02-04 | David Sarnoff Research Center Inc | ESD protection circuit for integrated circuit |
| US5519242A (en) * | 1994-08-17 | 1996-05-21 | David Sarnoff Research Center, Inc. | Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor |
| US5907462A (en) * | 1994-09-07 | 1999-05-25 | Texas Instruments Incorporated | Gate coupled SCR for ESD protection circuits |
| DE19581809B4 (de) * | 1995-04-06 | 2008-12-24 | Transpacific Ip, Ltd. | MOS-Zelle, Mehrfachzellentransistor und IC-Chip |
| US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
| US5754380A (en) * | 1995-04-06 | 1998-05-19 | Industrial Technology Research Institute | CMOS output buffer with enhanced high ESD protection capability |
| US5572394A (en) * | 1995-04-06 | 1996-11-05 | Industrial Technology Research Institute | CMOS on-chip four-LVTSCR ESD protection scheme |
| JP2850801B2 (ja) * | 1995-07-28 | 1999-01-27 | 日本電気株式会社 | 半導体素子 |
| EP0785576A3 (en) * | 1995-09-29 | 1998-10-07 | Texas Instruments Incorporated | Circuit including protection means |
| EP0803955A3 (en) * | 1996-04-25 | 1998-05-20 | Texas Instruments Incorporated | An electrostatic discharge protection circuit |
| US5966599A (en) * | 1996-05-21 | 1999-10-12 | Lsi Logic Corporation | Method for fabricating a low trigger voltage silicon controlled rectifier and thick field device |
| US5663860A (en) * | 1996-06-28 | 1997-09-02 | Harris Corporation | High voltage protection circuits |
| US5821572A (en) * | 1996-12-17 | 1998-10-13 | Symbios, Inc. | Simple BICMOS process for creation of low trigger voltage SCR and zener diode pad protection |
| JP4256544B2 (ja) * | 1998-08-25 | 2009-04-22 | シャープ株式会社 | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
| US6271999B1 (en) | 1998-11-20 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | ESD protection circuit for different power supplies |
| US6594132B1 (en) | 2000-05-17 | 2003-07-15 | Sarnoff Corporation | Stacked silicon controlled rectifiers for ESD protection |
| US6803633B2 (en) * | 2001-03-16 | 2004-10-12 | Sarnoff Corporation | Electrostatic discharge protection structures having high holding current for latch-up immunity |
| US7525777B2 (en) * | 2002-03-27 | 2009-04-28 | Tower Manufacturing Corporation | Fireguard circuit |
| US7196889B2 (en) * | 2002-11-15 | 2007-03-27 | Medtronic, Inc. | Zener triggered overvoltage protection device |
| US20040094526A1 (en) * | 2002-11-15 | 2004-05-20 | Mccoy Edward D. | Cutting laser beam nozzle assembly |
| US7244992B2 (en) * | 2003-07-17 | 2007-07-17 | Ming-Dou Ker | Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection |
| US20050275029A1 (en) * | 2004-06-15 | 2005-12-15 | Jeffrey Watt | Fast turn-on and low-capacitance SCR ESD protection |
| US7408754B1 (en) | 2004-11-18 | 2008-08-05 | Altera Corporation | Fast trigger ESD device for protection of integrated circuits |
| DE102005022763B4 (de) * | 2005-05-18 | 2018-02-01 | Infineon Technologies Ag | Elektronische Schaltkreis-Anordnung und Verfahren zum Herstellen eines elektronischen Schaltkreises |
| US20070263332A1 (en) * | 2006-05-11 | 2007-11-15 | Silicon Laboratories, Inc. | System and method for high voltage protection of powered devices |
| US7732834B2 (en) * | 2007-01-26 | 2010-06-08 | Infineon Technologies Ag | Semiconductor ESD device and method of making same |
| US8339758B2 (en) * | 2008-05-01 | 2012-12-25 | Semiconductor Components Industries, Llc | Transient voltage suppressor and method |
| US20090273868A1 (en) * | 2008-05-01 | 2009-11-05 | Semiconductor Components Industries, Llc | Transient voltage suppressor and method |
| US7638857B2 (en) * | 2008-05-07 | 2009-12-29 | United Microelectronics Corp. | Structure of silicon controlled rectifier |
| US8653557B2 (en) * | 2010-02-22 | 2014-02-18 | Sofics Bvba | High holding voltage electrostatic discharge (ESD) device |
| US9041054B2 (en) | 2010-02-22 | 2015-05-26 | Sofics Bvba | High holding voltage electrostatic discharge protection device |
| US10580765B1 (en) * | 2018-12-02 | 2020-03-03 | Nanya Technology Corporation | Semiconductor structure for electrostatic discharge protection |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410228B2 (ja) * | 1973-08-20 | 1979-05-02 | ||
| US4176372A (en) * | 1974-03-30 | 1979-11-27 | Sony Corporation | Semiconductor device having oxygen doped polycrystalline passivation layer |
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| JPS52102690A (en) * | 1976-02-25 | 1977-08-29 | Hitachi Ltd | Semiconductor capacitance device |
| US4100561A (en) * | 1976-05-24 | 1978-07-11 | Rca Corp. | Protective circuit for MOS devices |
| JPS5422781A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Insulator gate protective semiconductor device |
| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| YU43752B (en) * | 1978-10-16 | 1989-12-31 | Marko Petrovic | Transistorized voltage limiter |
| JPS5696851A (en) * | 1979-12-27 | 1981-08-05 | Fujitsu Ltd | Static breakdown preventive element |
| US4595941A (en) * | 1980-12-03 | 1986-06-17 | Rca Corporation | Protection circuit for integrated circuit devices |
| US4400711A (en) * | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| US4567500A (en) * | 1981-12-01 | 1986-01-28 | Rca Corporation | Semiconductor structure for protecting integrated circuit devices |
| US4797724A (en) * | 1982-06-30 | 1989-01-10 | Honeywell Inc. | Reducing bipolar parasitic effects in IGFET devices |
| US4484244A (en) * | 1982-09-22 | 1984-11-20 | Rca Corporation | Protection circuit for integrated circuit devices |
| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
| US4622573A (en) * | 1983-03-31 | 1986-11-11 | International Business Machines Corporation | CMOS contacting structure having degeneratively doped regions for the prevention of latch-up |
| IT1212767B (it) * | 1983-07-29 | 1989-11-30 | Ates Componenti Elettron | Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione. |
| JPS60152055A (ja) * | 1984-01-20 | 1985-08-10 | Matsushita Electric Ind Co Ltd | 相補型ｍｏｓ半導体装置 |
| US4683488A (en) * | 1984-03-29 | 1987-07-28 | Hughes Aircraft Company | Latch-up resistant CMOS structure for VLSI including retrograded wells |
| US4633283A (en) * | 1985-03-11 | 1986-12-30 | Rca Corporation | Circuit and structure for protecting integrated circuits from destructive transient voltages |
| US4760433A (en) * | 1986-01-31 | 1988-07-26 | Harris Corporation | ESD protection transistors |
| GB8621839D0 (en) * | 1986-09-10 | 1986-10-15 | British Aerospace | Electrostatic discharge protection circuit |
| US4939616A (en) * | 1988-11-01 | 1990-07-03 | Texas Instruments Incorporated | Circuit structure with enhanced electrostatic discharge protection |
| ES2078343T3 (es) * | 1989-05-17 | 1995-12-16 | Sarnoff David Res Center | Dispositivo de proteccion scr de bajo voltaje de disparo y estructura. |
| US5072273A (en) * | 1990-05-04 | 1991-12-10 | David Sarnoff Research Center, Inc. | Low trigger voltage SCR protection device and structure |
-
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