JPH07169922A - シリコン制御整流器 - Google Patents

シリコン制御整流器

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JPH07169922A
JPH07169922A JP22307794A JP22307794A JPH07169922A JP H07169922 A JPH07169922 A JP H07169922A JP 22307794 A JP22307794 A JP 22307794A JP 22307794 A JP22307794 A JP 22307794A JP H07169922 A JPH07169922 A JP H07169922A
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region
controlled rectifier
silicon controlled
forming
field
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JP22307794A
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M Moll Morris
Hoang P Nguyen
John D Walker
ディー.ウォーカー ジョン
ピー.ニュエン ホーン
エム.モル モーリス
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At & T Global Inf Solutions Internatl Inc
エイ・ティ・アンド・ティ グローバル インフォメーション ソルーションズ インターナショナル インコーポレイテッド
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    • H01L27/0266Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

(57)【要約】 【目的】 本発明は、静電放電保護回路(electrostati
c discharge protection circuit)におけるシリコン制
御整流器(silicon controlled rectifier、SCR)の
動作特性を調整するのに使用するフィールド埋め込み
(field implant)を提供するものである。 【構成】 半導体基盤上に形成された集積回路は、外部
デバイスと内部信号ライン22との間で信号を通信する
コンタクトパッド20を有する。このパッド20は、該
パッドから直接に電流シンクへ静電放電パルスを導通す
るシリコン制御整流器28によって保護される。このシ
リコン制御整流器は、フィールド酸化物の下側に、高濃
度ドーパントを埋め込みした小領域を含む。このフィー
ルド埋め込み層をもつデバイス23がシリコン制御整流
器トリガー電圧を低下させ、その結果、静電パルス放電
が集積回路内の他のデバイス内にラッチアップまたは損
傷を起こす前に、シリコン制御整流器がトリガーする。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は半導体デバイスの一般的
分野に関し、特に静電放電保護回路(electrostatic di
scharge protection circuit)におけるシリコン制御整
流器(silicon controlled rectifier、SCR)の動作
特性を調整するのに使用するフィールド埋め込み(fiel
d implant)に関する。

【0002】

【従来の技術】高電圧静電放電(high voltage electro
static discharge, ESD)は、電界効果トランジスタ
ー(FET)デバイスを損傷することがある。静電圧の
変動(electrostatic voltage excursions)をゲート酸
化物ブレークダウン限界電圧以下のレベルに抑制するた
め、ダイオード、トランジスタ、及び抵抗器のいろいろ
の組合せが提案されている。ラッチアップ(latch-up)
に対する感受性を低減する一つの方法は、低インピーダ
ンス基板上にエピタキシャル層構造をした電界効果トラ
ンジスタ(FET)デバイスを形成することである。更
に、ガードリング(guard rings)及び逆行井戸ドーバ
ント濃縮層(retrograde well dopant concentration
s)を設けることが知られている。

【0003】

【発明が解決しようとする課題】本発明の課題は、静電
放電パルスに対して集積回路を保護するための改良され
た保護手段を与えることである。

【0004】もう一つの課題は、寄生PNPN領域のラ
ッチアップに対して集積回路を保護する手段を与えるこ
とである。

【0005】さらに別の課題は、防止しなければ静電放
電パルスから派生しうるソフトの故障及び永久的損傷に
対して、集積回路を保護する手段を与えることである。

【0006】さらに別の課題は、集積回路の製造におけ
る付加的製造工程を最小限に留めることにより、改良さ
れた静電放電に対する保護手段を与えることである。

【0007】

【課題を解決するための手段】本発明は、入力/出力パ
ッドと回路接地線(Vss)との間にシリコン制御整流器
(silicon controlled rectifier, SCR)を形成する
ことによって、これらの課題を達成する。このシリコン
制御整流器の特性、例えば、トリガー電圧及び保持電流
のような特性は、フィールド酸化物の下の領域内に高濃
度ドーパントの埋め込みを行なうことによって、調整さ
れる。このフィールド埋め込みはシリコン制御整流器の
トリガー電圧を低下させ、その結果、静電放電エネルギ
ーがFETデバイスに永久的損傷を与える前に静電放電
エネルギーをシリコン制御整流器が活性化して静電放電
エネルギーを分流する。

【0008】本発明の範囲は、好ましい実施例に関する
説明の結論たる特許請求の範囲によって確定する。しか
し本発明の目的、構成、動作、及び利点は以下の実施例
の記載から十分に理解できよう。

【0009】本発明はCMOS製造工程に関して述べ
る。しかし当業者は、いろいろのドーパントのタイプを
選択することにより、また濃度を調節することにより、
静電放電(ESD)によって起こされるラッチアップも
しくは損傷を受けることがあるPMOS、NMOSその
他のデバイス等の製造工程にも本発明を適用することが
できることが了解できよう。

【0010】

【実施例】代表的なCMOSデバイスは、フィールド酸
化物によって分離されたn型およびp型ドーパント井戸
を有する。n-井戸内にp型ソース及びドレーン領域が
形成される。隣接するp-井戸内にn型ソース及びドレ
ーン領域が形成される。このため、回路全体を通じて寄
生PNPN領域が生ずる。静電放電パルスがこの回路中
に電圧スパイクを注入すると、スパイクが回路に損傷を
起こしかねない。

【0011】本発明では、入力及び出力パッドに接続さ
れる厚いフィールドシリコン制御整流器(SCR)によ
って、静電放電パルスに対し集積回路が保護される。シ
リコン制御整流器は、NMOSの厚いフィールドデバイ
スをシリコン制御整流器のトリガーとして含む。「厚い
フィールド」とは、「厚い」フィールド酸化物がゲート
酸化物として働くデバイスをさす。この厚いフィールド
ゲート酸化物は通常、隣接する井戸にまたがり、単一の
井戸内に形成されるデバイス用のゲート酸化物よりも1
オーダー厚い。

【0012】図1は、本発明のシリコン制御整流器を有
する第一例の静電放電保護回路の略線図である。入力パ
ッド20はポリシリコン抵抗器21を介して、当該チッ
プ上の他の回路に接続する入力信号線22につながる。
厚いフィールドデバイス23は任意の静電放電パルスに
対する戻り経路として作動すべく、VDD26をVSS
に接続する。このデバイスは、入力保護デバイスに対し
て内部的なアクティブ回路を静電放電パルスが損傷する
前に、切り替わる。図2は、p-井戸34内にフィール
ド酸化物33によって分離された二つのアクティブn+
領域32a、32bを備える典型的な厚いフィールドデ
バイスを例示する。二つのトランジスタ(一方はPMO
S24で他方はNMOSデバイス25)がそれぞれ、入
力信号線22をVDD26及びVSS27の接続端に接
続する。

【0013】シリコン制御整流器28は、入力パッド2
0からVSSに至る独立の電導路29を用意している。
抵抗器21は、入力信号線22へ流れる電流を制限す
る。これによって、シリコン制御整流器28がオン(O
N)状態になって静電放電パルスを分流するための時間
が与えられる。抵抗器21は150オームないし200
オームの抵抗を有する。

【0014】図3は、本発明のシリコン制御整流器を有
する第二実施例の静電放電保護回路の略線図である。回
路素子の多くは図1に示すものと同一であり、図1及び
図3で同一な素子は同一の参照番号で表記する。

【0015】入力/出力パッド20は、10オームのポ
リシリコン抵抗器42を介して、チップ上の他の回路に
接続する入力/出力信号線43につながる。厚いフィー
ルドデバイス23は、VDDをVSSに接続する。PM
OSデバイス24とNMOSデバイス25の二つのトラ
ンジスタは、それぞれ、入力/出力信号線43をVDD
26とVSS27に接続する。シリコン制御整流器28
は、入力パッド20からVSSに至る独立な電導路29
を与える。抵抗器42は、入力ライン43へ流れる電流
を制限し、これによってシリコン制御整流器28がオン
(ON)状態となって静電放電パルスを分流するための
時間が与えられる。

【0016】図4は、シリコン制御整流器のラッチアッ
プ構造について生ずる電流-電圧関係を示す。入力電圧
Vinが初期値ゼロから増大するとき、本デバイスは不導
通で、動作点は原点からゼロ電流線に沿って移動する。
入力パッド動作電圧が、定格動作電圧Vholdよりは大き
いがVlatchよりは小さい定格動作電圧まで上昇する
と、入力電圧Vinはラッチ電圧に到達することはなく、
シリコン制御整流器が顕著な電流を導通することはな
い。

【0017】しかしながら、もしも入力電圧Vinが定格
電圧を超えてトリガー電圧まで上昇すると、そのときは
シリコン制御整流器スイッチがオン状態となり、電流を
導通する。このようなVinの上昇は静電放電パルスによ
って起きることがある。集積回路の特性によっては、2
0ボルト付近のスナップバック電圧が発生することがあ
り(エピタキシャル基板の場合)、この電圧は回路内の
他のデバイスのゲートブレークダウン電圧を超えること
がある。ゲートブレークダウン電圧は酸化物の厚さ1cm
あたり約10Mボルトである。このことは、ゲート厚さ
160オングストロングを有する通常のCMOSの場
合、16Vになる。シリコン制御整流器はこのトリガー
電圧を超えた電圧で導通し始める。電流がラッチの起き
る値であるIlatchに達すると、シリコン制御整流器の
作動点は急速に保持領域に遷移する。静電放電パルスが
通過し、Vinが定格レベル(Vhold以上)に戻っても、
シリコン制御整流器は、最小保持電流Ihold以上の電流
が流れたまま、導通状態に留まり、動作点に接近する。
本デバイスは電力源が除去されるまで、あるいは保持電
圧以下に低下するまで、「オン」状態(導通状態)に留
まる。VholdとVlatchとの間の領域では、I/V特性
の傾きは負の抵抗を示す。このモードでは、本シリコン
制御整流器は多量のエネルギーを散逸することなく電流
を導通するのに非常に効果的である。

【0018】図1及び図3に示すように、本シリコン制
御整流器は集積回路の入力/出力ラインへの静電放電に
対する保護を与えるのに使用される。トリガー電圧は、
他の回路のゲート中へ電流注入を回避するために十分低
くするべきであるが、定格電源電圧の2倍の電圧でも良
好な整流ジャンクション特性を与えるに十分な高さをも
たなければならない。回路上の他のMOSデバイスが約
16Vのゲートブレークダウン電圧を有し、回路が約5
Vの定格電源電圧用に設計されているときは、本シリコ
ン制御整流器は約10-13ボルトのトリガー電圧を、
理想的には約12ボルトを、もつことが望ましい。

【0019】図5ないし図11は、図3及び図4の回路
に使用される集積回路シリコン制御整流器のいろいろの
断面をいろいろの製造行程段階で示したものである。図
5は、n-井戸52が形成されるp-基板50を有するウ
エーハを例示する。このウエーハは濃度約2E15/cm
2にドープされた5ミクロンのエピタキシャル層でよ
い。このエピタキシャル層は、濃度約1E19/cm2の
不純物を含む真正層である下層(図示してなし)の上に
形成される。

【0020】図6において、薄い酸化物層54は基板5
0及び井戸52の両方の上に形成され、窒化物パターン
56は酸化物層54上にパターン状に形成される。この
窒化物パターン56は、究極的にはフィールド酸化物と
なる露出された領域を残す。図7では、フォトレジスト
マスク58が塗布され、n-井戸を覆うように、ただし
硼素の埋め込み層62を受容する露出領域60a、60
bを残すように、塗布され、パターン化される。これら
の露出層は二つのタイプからなる。その第一のタイプの
領域60aはn-井戸に隣接し、かつ個々の井戸内に形
成されるデバイスを孤立させるように配置される。これ
はフィールド反転を防止するために使用される在来のフ
ィールド埋め込みである。第二のタイプの領域60b
は、シリコン制御整流器の特性を調節するために使用さ
れる。この領域は硼素を約40Kevの埋め込みエネルギ
ーで濃度約3×10E13/cm2に埋め込まれている。
この埋め込み照射量はフィールド反転を防止するための
通常の埋め込みに使われる埋め込み条件であって、デバ
イスの設計によっては省略することができる。

【0021】図8では第二のマスクが塗布されている
が、これはシリコン制御整流器のフィールド埋め込み領
域60bのみを(窒化物パターン54と共に)露出した
ままに残すものである。約40Kevで行なわれる約1.7
E14/cm2の第二回硼素埋め込み66がシリコン制御
整流器のフィールド埋め込み照射量を約2E14/cm2
まで高める。もしも第一の埋め込みが省略されたとき
は、この埋め込み照射量を増加させて、シリコン制御整
流器のフィールド濃度を直ちに十分なレベルに高めるこ
とができる。

【0022】図9では、窒化物パターン54によって前
に露出された領域内に、フィールド酸化物70が形成さ
れている。それらのフィールド酸化物を成長させるため
に、第二マスクパターンが除去され、基板は酸化雰囲気
(oxidizing atmosphere)に晒される。ついで窒化物層
及び薄い酸化物層が除去される。

【0023】図10では、n+ドーパントとp+ドーパ
ントとが選択的に埋め込まれて、アクティブn+領域7
2a及びアクティブp+領域72bを形成する。このア
クティブn+領域は、n-井戸の終端部を通過してp-井
戸中に延び、正しいジャンクションバイパスを維持す
る。n+領域は、鉛直PNPのベースから横方向NPN
のエミッター中に至る低抵抗路として働く。図11で
は、硼素硫黄珪素化物(borophosphosilicate,BPS
G)のガラス層78がウエーハ全体上に形成されてお
り、選択されたコンタクト領域中にコンタクトホール
が、コンタクトパッド80a毎に一つ、VSS80b毎
に一つの割で、形成される。アルミニウム/シリコン/
銅からなる金属パッド82a及び金属相互接続ライン8
2bがBPSG78の上方に形成される。これらのコン
タクトホール80内には、チタニウム窒化物バリアー層
84も形成される。金属相互接続ライン82bは、さら
にVSSに接続される。

【0024】シリコン制御整流器は以下の4つの領域か
ら成る。(1)n-井戸52内のp+領域72b、
(2)n-井戸52自体、(3)埋め込みされた領域6
0bを含むp-型基板50、及び(4)金属相互接続ラ
イン80bに接続された、p-基板50内のn+領域7
2a。このn-井戸は、コンタクトパッド80aに接続
されたアクティブn+領域とアクティブp+領域とを含
む。p+領域72bは、シリコン制御整流器への接続部
として機能し、他方、n+領域は、基板50に対してn
-井戸52をバイアスするための基板接続部(substrate
tie)として働く。

【0025】シリコン制御整流器のトリガーは、厚いフ
ィールドNMOSデバイスから成り、そのソース及びド
レーンは図11で領域72aであり、チャンネルは領域
606であり、厚いフィールド領域は領域70である。

【0026】シリコン制御整流器の本来意図された機能
は、回路の他の部分中にエネルギーを注入することなく
静電放電パルスを散逸することができるよう、パッドと
電流シンクとの間にトリガーで形成された導通路を与え
ることである、ということを了解されたい。本例ではV
SSへの接続として金属を考えているが、他の適当な電
流シンク使用してもよい。

【0027】図12及び図13は、第一例のシリコン制
御整流器の埋め込みマスクの断面及び表面を示す。表記
の数字は、任意的単位で表わした縮尺自由な相対的寸法
を示す。n-井戸は62単位の長さに形成される。n-井
戸内のアクティブn+領域およびアクティブp+領域は
それぞれ長さ17単位及び26単位である。金属性接触
点(metalization points)A及びBはそれぞれこれら
のn+領域及びp+領域内に形成され、n+点Aは、外
側の縁から10単位にあり、p+点Bは内側の縁から1
5単位にあり、二つの点A、Bは10単位離隔されてい
る。このシリコン制御整流器のフィールド埋め込み層は
長さ34単位を有し、n-井戸から12単位変位されて
いる。

【0028】図13に示すように、シリコン制御整流器
は比較的に幅が広く、静電放電パルスの起きている期間
中大きなピーク電流をシリコン制御整流器が処理するこ
とができるようにするため、マスク幅として530単位
を有する。このシリコン制御整流器のフィールド埋め込
み層はデバイスの全幅に延びる必要はない。本デバイス
はいろいろの設計予定に適合する寸法に縮小拡大するこ
とができる。設計上の一例として、1単位は例えば絶対
長0.2ミクロンにとることができる。側部及び頂部の
整合が明瞭となるよう、酸化物層の輪郭及びBPSG層
は図示してない。

【0029】図14及び図15は第二例のシリコン制御
整流器の埋め込みマスクの断面及び表面を示す。再び、
各部の寸法は相対的寸法で、単位は設計上都合のよい単
位で示してある。

【0030】フィールド埋め込みを行なわないシリコン
制御整流器は、基板上に厚いフィールドデバイスを設け
た他の厚いフィールドデバイスと類似のトリガー特性を
有することが予想される。本フィールド埋め込みは、他
の厚いフィールドデバイスより先にシリコン制御整流器
がアクティブとなるようにシリコン制御整流器のトリガ
ー特性を調節する。本フィールド埋め込みは次の点で従
来のフィールド埋め込みと異なる。その点とは、本シリ
コン制御整流器のフィールド埋め込み層はより高い濃度
を有し、シリコン制御整流器として動作するように特に
形成したデバイス中に形成されている点である。

【0031】図16は、フィールド埋め込みがラッチア
ップ特性またはシリコン制御整流器特性に及ぼす効果を
測定する装置の断面を示す。ラッチアップ構造及びシリ
コン制御整流器構造は非常に似ている。ラッチアップ構
造を使ってシリコン制御整流器を特徴付けることができ
る。ラッチアップ構造とシリコン制御整流器構造との間
の差異は、p-井戸コンタクト(204G)がシリコン
制御整流器上に浮遊する形で残されていることと、n+
基板接続部およびp-井戸内のp+拡散部がシリコン制
御整流器内で接続されていることである。端子が分離し
た形になっていることがシリコン制御整流器のバイポー
ラー成分を特徴付ける重要な点である。n-井戸及びp-
井戸206、208に隣接して、n+領域、p+領域2
00a、200b、204a、204bが形成される。
第一フィールド酸化物210が、隣接するn−井戸及び
p-井戸206、208を分離する。第二フィールド酸
化物212は隣接するアクティブn+領域及びp+領域
200a、204a、200b、204bを分離する。
シリコン制御整流器特性を調節するための酸化物埋め込
み層214は第一フィールド酸化物210の下側に配置
される。

【0032】図16に示す構造体は、次の領域で構成さ
れる4層のPNPNデバイスを形成する。それらの領域
は、(1)n-井戸内のp+アクティブ領域204a、
(2)n-井戸206自体、(3)フィールド埋め込み
層207を含むp-井戸(p-基板)208)、及び(4)
p-井戸内のn+アクティブ領域200bである。別の
見方をすれば、この構造体は横方向NPNトランジスタ
ーに結合された鉛直方向のPNPトランジスターを形成
する。この鉛直PNPデバイスは次のもの:(1)エミ
ッターとして働くn-井戸内のp+アクティブ領域20
4a、(2)ベースとして働くn-井戸自体206、及
び(3)コレクターとして働くp-基板(p井戸)208で
構成される。横方向NPNデバイスは次のもの:(1)
エミッターとして働くp-井戸内のn+アクティブ領域
200b、(2)ベースとして働くp-井戸(基板208
自体)、および(3)コレクターとして働くp-井戸20
6、から成る。

【0033】フィールド埋め込み照射量が増大するにと
もない、またフィールド領域の下の濃度が増大するにと
もない、次のことが起こる。

【0034】(1)n+基板およびp-基板の間のジャ
ンクションにおけるブレークダウン電圧が減少する。こ
れはその結果としてラッチアップトリガー電圧を低下さ
せる。

【0035】(2)NPNトランジスターの利得が減少
する。これによってラッチアップトリガー電流が増大す
る。

【0036】(3)NPN利得が減少するため、保持電
圧及び保持電流が増大する。

【0037】これらの事項はすべて、回路上の他のフィ
ールドデバイスより先にシリコン制御整流器がトリガー
を起こすように仕向けると共に、シリコン制御整流器の
電流分流容量を改善する。

【0038】図16に示すデバイスは、n-井戸内のア
クティブ領域200a、204aをVDDレベル(電
源)に接続すると共にp-井戸内のアクティブ領域20
0b、204bをVSSレベル(VDDに対する相対的
接地レベル)に接続することによって、シリコン制御整
流器特性についてテストをすることができる。4種類の
フィールド埋め込み濃度でドープされた、多数のプロト
タイプについてのテストの結果が図17ないし図25に
表示されている。測定の精確なレベルは製造プロセス毎
に異なるが、これらの図は埋め込み照射量をいろいろの
に変えたときの傾向を示している。

【0039】図17は、鉛直デバイス及び横方向デバイ
スのバイポーラー利得とフィールド埋め込み照射量との
間の関係を例示する。照射量0ないし5E14/cm2の
範囲にわたる4つのフィールド埋め込み照射量を使用し
た。鉛直方向デバイスの利得測定値(Hfe)は四角な
データ点で示されており、横方向デバイスの利得は丸で
示してある。ベース電流は10マイクロアンペアであっ
た。利得は横方向デバイスについて顕著に減少した一
方、鉛直方向デバイスでは比較的に影響を受けなかっ
た。横方向デバイスの利得について現われたこの現象
は、デバイスのラッチアップに対する感受性を低くする
のに利用できよう。ラッチアップは鉛直方向PNP及び
水平方向NPNデバイスの利得の積に関係する。これ
は、ラッチアップに敏感なデバイスのn-井戸の周囲に
環状の高照射量フィールド埋め込み層を埋め込むことに
より実現されよう。

【0040】図18はフィールド埋め込み無しのプロト
タイプの鉛直方向デバイス利得及び横方向デバイス利得
の比較、およびフィールド埋め込み照射量5E14/cm
2をもつデバイスの比較を示す。これらの比較は、5ミ
リアンペア及び20ミリアンペアのベース電流について
測定した。これらのベース電流はラッチアップ期間中に
通常見られるレベルである。このフィールド埋め込み
は、いづれの場合にも横方向NPN利得を低下させた。
さらに鉛直及び横方向の利得の積はラッチラップに対す
る敏感性のよい指標であるが、これが減少した。

【0041】図19は、フィールド埋め込み無しのテス
トデバイスおよび3E13/cm2の埋め込み照射量をも
つテストデバイスのバイポーラー利得、トリガー電流、
トリガー電圧、保持電流及び保持電圧を一覧表にして示
す。3E13/cm2という照射量はよくある典型的なフ
ィールド埋め込み照射量であり、シリコン制御整流器特
性に比較的影響しない。このように、シリコン制御整流
器特性に対するフィールド埋め込みと従来のフィールド
埋め込みとは明確に異なるものとして区別することがで
きる。

【0042】図20は、フィールド埋め込み濃度を増大
したときのラッチアップトリガー電流の増加を示す。ト
リガー電流が増加する理由は、横方向NPNの利得が低
下するからである。横方向NPNをオン状態に維持する
ためには、もっと多くのベース電流が必要である。照射
量が3E13/cm2以上、特に1E14/cm2、を超える
場合には、トリガー電流の増加は比較的に小さい。この
ようにしてフィールド埋め込みによるトリガー-電流制
御で得られる利点の多くが、1E14/cm2を超える照
射量で得られる。

【0043】図21は、フィールド埋め込み濃度を増大
させたときのトリガー電圧の低下を示す。二端子テスト
構造の場合、p-井戸からn-井戸へのジャンクションに
おけるブレークダウンがラッチアップのトリガーとな
る。フィールドの下のp-井戸内の濃度を増加すると、
ジャンクションブレークダウン電圧が低下し、従ってト
リガー電圧が低くなる。再び、3E13/cm2を超える
フィールド埋め込み照射量よって、最適には10E13
/cm2(1E14/cm2)によって、改良されたラッチア
ップ特性が達成できる。

【0044】図22及び図23はそれぞれ、フィールド
埋め込み濃度を増加したときの保持電圧及び保持電流の
増加を例示する。フィールド埋め込み濃度の増加は、横
方向NPN利得を減少させる。このため、ラッチ状態を
維持するためにはもっと多くの電流が必要となる。

【0045】図24は、異なるシリコン制御整流器のフ
ィールド埋め込み濃度をもった4つのデバイスの濃度プ
ロフィールを例示する。濃度は、ウエーハ面に対しある
角度でプロトタイプデバイスを区画し、かつ4点プロー
ブを使って抵抗値を測定することによって、測定した。
濃度は、底を10とする濃度の対数をプロットすること
によって抵抗値と相関づけ、規格化した。

【0046】このプロフィールは4つのプロトタイプ各
々について、ウエーハの正面(フィールド酸化物のすぐ
下)から基板中に至るいろいろの深度におけるp型ドー
パントの濃度を示す。埋め込み無しのデバイスに対する
プロフィールは四角のデータ記号でプロットしてある。
丸の記号は3E13/cm2で埋め込みが行なわれたデバ
イスを表わす。上向きの三角形および下向きの三角は、
それぞれ濃度1E14/cm2および5E14/cm2に対応
する。

【0047】非常に高濃度にドープしたp型基板上にエ
ピタキシャル層を設けて4つのプロトタイプの各々を製
造した。図24で、領域Aは高濃度にドープした基板
で、その濃度は2E18/cm3付近である。約2.3ミク
ロンの深さに中心がある領域Bはエピタキシャル層に相
当し、この場合の濃度は1.3E15/cm3の付近にあ
る。領域Cは、高濃度にドープした基板からエキタキシ
ャル層中にドーパントが拡散する遷移領域を反映してい
る。領域Dは本発明に基づくフィールド埋め込みに相当
する。

【0048】このフィールド埋め込みは約10ミクロン
未満の深さのドーパント濃度を高める。四角の記号は約
2.5E16/cm3の濃度を示す。この濃度はウエーハ上
のすべてのp-井戸の標準的な濃度である。3E13,
1E14及び5E14のフィールド埋め込みは、濃度ピ
ークをそれぞれ約5E16、1.2E17及び6E17
/cm3まで高める。

【0049】領域Eはフィールド酸化物の下の0.5ミ
クロン未満の非常に浅い深度に対応する。この領域で
は、フィールド酸化物成長ステップとその後の拡散ステ
ップ期間におけるフィールド酸化物中への選択拡散(se
gregation diffusion)により、ドーパント濃度が減少
する。

【0050】図25は、2E14/cm2のシリコン制御
整流器のフィールド埋め込みを行なった30個のテスト
デバイス及び3E13/cm2のシリコン制御整流器のフ
ィールド埋め込みを行なった30個のテストデバイスに
ついて、横方向NPN漏れ電流とブレークダウン電圧の
測定値を表わす。平均ブレークダウン電圧はシリコン制
御整流器のトリガー電圧に相当するが、これは15.4
Vから約10.6Vに低下する(1マイクロアンペアで
の測定)。平均漏れ電流は0.29ピコアンペアから1.
81ピコアンペアに増大した(5Vで測定)。

【0051】図26は二つのシリコン制御整流器デバイ
スのトリガー効果を例示する。電流は0ないし20Vの
範囲にわたり電圧の関数として図示してある。領域Fは
約11.8Vで鋭い増加電流を示す。この11.8Vは2
E14/cm2のフィールド埋め込みを行なったシリコン
制御整流器のトリガー動作に相当する。領域Gは3E1
3/cm2のフィールド埋め込みを行なったシリコン制御
整流器のトリガー動作を示す。フィールド埋め込みを高
めると、シリコン制御整流器のトリガー電圧が低下す
る。

【0052】図27は、ポリシリコン抵抗器及びシリコ
ン制御整流器を使わなかった場合並びに使った場合の入
力パッドの静電放電の結果を記号にして示す。抵抗器及
びシリコン制御整流器無しの279個のデバイスに対す
るテストでは、1000Vで8個が機能喪失し、150
0Vで21個が機能喪失し、さらに2000Vで4個が
機能喪失した。抵抗器をもち、かつシリコン制御整流器
をもったデバイスでは、2000V以下では一つも機能
喪失せず、4000Vでたった2つだけ機能喪失した。
これは明らかにシリコン制御整流器及び抵抗器をもった
静電放電の限界電圧が改良されることを実証している。

【0053】フィールド埋め込みはシリコン制御整流器
に所望の特性を与えるが、小さなデバイス構造部の近辺
に3E13を超える高いフィールド埋め込みを行なう
と、デバイス特性を劣化させることがある。そのような
潜在的に不本意な影響を受けるデバイスは、(厚いフィ
ールド酸化物が5000オングストローム程度であるの
とは対照的に)ゲート酸化物を200オングストロング
程度含んだMOSトランジスター、あるいは(厚いフィ
ールドデバイスでは長さ及び幅の少なくとも一方の大き
さが10ミクロン程度であるのと対照的に)長さと幅の
両方が1ミクロンの程度であるトランジスターなどであ
る。これらのデバイスではゲートしきい電圧の低下、有
効チャンネル幅の短小化、およびソース/ドレーンジャ
ンクション容量の増加を起こしうる。これらの効果は、
アクティブ領域中へのフィールド埋め込みの拡散に起因
することがある。

【0054】

【発明の効果】以上に説明したように、本シリコン制御
整流器のフィールド埋め込み層は従来のフィールド埋め
込みと異なり、より高い濃度を有し、またシリコン制御
整流器として動作するように特に形成したデバイス中に
形成されている。このため本シリコン制御整流器は、静
電放電パルスが生じた場合、パッドと電流シンクとの間
にトリガーで形成された導通路を与え、回路の他の部分
中にエネルギーを注入することなく静電放電パルスを散
逸することができる。したがって本シリコン制御整流器
は静電放電パルスに対して集積回路を保護するための改
良された保護手段を与えるのみならず、寄生PNPN領
域のラッチアップに対して集積回路を保護する手段を与
える。

【0055】本発明はまた、防止しなければ静電放電パ
ルスから派生しうるソフトの故障及び永久的損傷に対し
て、集積回路を保護する手段を与える。

【0056】さらに本発明は、集積回路の製造における
付加的製造工程を最小限に留めることから、改良された
静電放電に対する保護手段を与えることができる。

【図面の簡単な説明】

【図1】 本発明のシリコン制御整流器を有する第一例
の静電放電保護回路の略線図である。

【図2】 典型的な厚いフィールドデバイスを例示する
図である。

【図3】 本発明のシリコン制御整流器を有する第二例
の静電放電保護回路の略線図である。

【図4】 シリコン制御整流器の電流-電圧関係を例示
する図である。

【図5】 図3および図4の回路に使用する集積回路シ
リコン制御整流器の断面図である。

【図6】 図3および図4の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。

【図7】 図3および図4の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。

【図8】 図3および図4の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。

【図9】 図3および図4の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。

【図10】 図3および図4の回路に使用する集積回路
シリコン制御整流器の別の断面図である。

【図11】 図3および図4の回路に使用する集積回路
シリコン制御整流器の別の断面図である。

【図12】 第一例のシリコン制御整流器埋め込みマス
クの断面および表面を示す図である。

【図13】 第一例のシリコン制御整流器埋め込みマス
クの断面および表面を示す別の図である。

【図14】 第二例のシリコン制御整流器埋め込みマス
クの断面および表面を示す図である。

【図15】 第二例のシリコン制御整流器埋め込みマス
クの断面および表面を示す別の図である。

【図16】 フィールド埋め込みがラッチアップ特性に
与える効果を測定するためのデバイスの断面図である。

【図17】 シリコン制御整流器内のNPNおよびPN
Pデバイスのフィールド埋め込み照射量とバイポーラ利
得との間の関係を示す図である。

【図18】 フィールド埋め込みをした場合としない場
合のラッチアップ構造に対する、いろいろのベース電流
レベルにおけるPNPおよびNPNバイポーラ利得を示
す表である。

【図19】 フィールド埋め込みをした場合としない場
合のラッチアップ構造に対する、いろいろのベース電流
レベルにおけるPNPおよびNPNバイポーラ利得を示
す別の表である。

【図20】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
とトリガー電流との間の関係を示す図である。

【図21】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
とトリガー電圧との間の関係を示す図である。

【図22】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
と保持電圧との間の関係を示す図である。

【図23】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
と保持電流との間の関係を示す図である。

【図24】 フィールド酸化物/シリコン境界層からフ
ィールド埋め込み層およびp-井戸を経て、さらに基板
内外繊維領域を経て基板中に至るいろいろのフィールド
埋め込みをもつp-井戸フィールド構造の、シリコン中
への深度とlog10(濃度)との間の関係を例示する図であ
る。

【図25】 2E14/cm2および3E13/cm2のフィ
ールド埋め込みを行なったシリコン制御整流器内の厚い
フィールドデバイスのブレークダウン電圧と漏れ電流と
の間の関係を例示する図である。

【図26】 図14および図15に示すデバイスの、2
E14/cm2および3E13/cm2のフィールド埋め込み
を行なったシリコン制御整流器内の厚いフィールドデバ
イスの電流/電圧特性を例示する図である。

【図27】 抵抗器およびシリコン制整流器を具備する
場合と具備しない場合の入力パッドの静電放電の結果を
例示する図である。

【符号の説明】

20 入力パッド 21 ポリシリコン抵抗器 22 入力信号線 23 厚いフィールドデバイス 24 PMOSデバイス 25 NMOSデバイス 28 シリコン制御整流器 32 アクティブ領域 33 フィールド酸化物 34 p-井戸 42 ポリシリコン抵抗器 43 入力/出力信号線 52 n-井戸 50 p-基板 54 酸化物層 56 窒化物パターン 58 フォトレジストマスク 62 硼素の埋め込み層 70 フィールド酸化物 72a アクティブn+領域 72b アクティブp+領域 78 ガラス層 80 コンタクトホール 80a コンタクトパッド 80b 金属相互接続ライン 82a 金属パッド 82b 金属相互接続ライン 84 チタニウム窒化物バリアー層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 モーリス エム.モル アメリカ合衆国 コロラド州 80526 フ ォート コリンズ、ラークバンティング 742 (72)発明者 ホーン ピー.ニュエン アメリカ合衆国 コロラド州 80526 フ ォート コリンズ、センチュリー ドライ ブ 3914

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された集積回路であ
    って、 外部デバイスと該集積回路の信号ラインとの間で信号を
    通信するためのコンタクトパッドと、 第一タイプのドーパントを第一濃度で含み、該パッドに
    接続された第一半導体領域と、 第二タイプのドーパントを第二濃度で含み、該第一領域
    と第一ジャンクションを形成する第二半導体領域と、 第一タイプのドーパントを第三濃度で含み、該第二領域
    と第二ジャンクションを形成する第三半導体領域と、 該第三領域との第三ジャンクションを形成すると共に電
    流シンクに接続された、第二タイプのドーパントを第四
    濃度で含む第四領域とを含み、 該第一、第二、第三および第四領域がシリコン制御整流
    器として作動し、 少なくとも該第二および第三領域の少なくとも一部が、
    高濃度のドーパントを含む基板領域を有することによ
    り、低いしきい値電圧をもつシリコン制御整流器を与え
    ることを特徴とする集積回路。
  2. 【請求項2】 集積回路を製作する方法であって、 第一タイプのドーパントを含む第一井戸領域を、第二タ
    イプのドーパントを含む第二領域に隣接して形成するこ
    とにより、該第一および第二領域間に第一ジャンクショ
    ンを形成するステップと、 該第二領域内に、高濃度で該第二タイプドーパントを含
    む小領域を形成するステップと、 該小領域の上にフィールド酸化物を形成するステップ
    と、 該第二タイプのドーパントを含む第三領域を形成するス
    テップにして該第一および第三領域の間に第二ジャンク
    ションを形成する位置に該第三領域を形成するステップ
    と、 該第一タイプのドーパントを含む第四領域を形成するス
    テップにして該第二および第四領域の間に第三ジャンク
    ションを形成する位置に該第四領域を形成するステップ
    と、 該第一領域に接続されたコンタクトパッドを形成するス
    テップと、 該第四領域から電流シンクへ接続線を形成するステップ
    とを含み、 該第一、第二、第三および第四領域が、該コンタクトパ
    ッドと該電流シンクとの間でシリコン制御整流器として
    作動するように配置されており、 該小領域が該シリコン制御整流器しきい値電圧を低下さ
    せるように配置されていることを特徴とする集積回路製
    作方法。
  3. 【請求項3】基板と、 第一最小限トリガー電圧のラッチアップに感応する厚い
    フィールドデバイスを形成すべく配置されたMOS構造
    体と、 該MOS構造体に接続されたコンタクトパッドと、 該コンタクトパッドを電流シンクに接続すると共に、該
    第一最小限トリガー電圧より低い予定のトリガー電圧を
    有する、シリコン制御整流器とを含み、 該シリコン制御整流器が、フィールド酸化物の下側に位
    置すると共に高濃度ドーパントを含んだ小領域を有す
    る、半導体領域を有することにより、該シリコン制御整
    流器トリガー電圧が予定トリガー電圧まで低下すること
    を特徴とする集積回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0809296A3 (en) * 1996-05-21 1999-05-06 LSI Logic Corporation Method of fabricating a semiconductor device with protection means
JP2006191069A (ja) * 2004-12-30 2006-07-20 Magnachip Semiconductor Ltd Esd保護回路及びその製造方法
JP2012038974A (ja) * 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置
CN103515359A (zh) * 2012-06-26 2014-01-15 新加坡商格罗方德半导体私人有限公司 无闩锁静电放电保护

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618233B1 (en) * 1999-08-06 2003-09-09 Sarnoff Corporation Double triggering mechanism for achieving faster turn-on
DE50013834D1 (de) * 2000-04-12 2007-01-18 Infineon Technologies Ag ESD-Latch-up-Schutzschaltung für eine integrierte Schaltung
US6323074B1 (en) 2000-04-24 2001-11-27 Taiwan Semiconductor Manufacturing Company High voltage ESD protection device with very low snapback voltage by adding as a p+ diffusion and n-well to the NMOS drain
US6465308B1 (en) 2001-05-24 2002-10-15 Taiwan Semiconductor Manufacturing Company Tunable threshold voltage of a thick field oxide ESD protection device with a N-field implant
US7304354B2 (en) 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7773442B2 (en) * 2004-06-25 2010-08-10 Cypress Semiconductor Corporation Memory cell array latchup prevention
US9842629B2 (en) 2004-06-25 2017-12-12 Cypress Semiconductor Corporation Memory cell array latchup prevention
JP5036719B2 (ja) * 2005-10-14 2012-09-26 シリコン・スペース・テクノロジー・コーポレイションSilicon Space Technology Corporation 耐放射線性のあるアイソレーション構造及びその製造方法
US20080142899A1 (en) * 2006-08-04 2008-06-19 Silicon Space Technology Corporation Radiation immunity of integrated circuits using backside die contact and electrically conductive layers
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077591A (en) * 1986-09-30 1991-12-31 Texas Instruments Incorporated Electrostatic discharge protection for semiconductor input devices
US5274262A (en) * 1989-05-17 1993-12-28 David Sarnoff Research Center, Inc. SCR protection structure and circuit with reduced trigger voltage
US5465189A (en) * 1990-03-05 1995-11-07 Texas Instruments Incorporated Low voltage triggering semiconductor controlled rectifiers
US5225702A (en) * 1991-12-05 1993-07-06 Texas Instruments Incorporated Silicon controlled rectifier structure for electrostatic discharge protection
US5268588A (en) * 1992-09-30 1993-12-07 Texas Instruments Incorporated Semiconductor structure for electrostatic discharge protection
US5493133A (en) * 1994-06-30 1996-02-20 Texas Instruments Incorporated PNP punchthrough-assisted protection device for special applications in CMOS technologies
US5473169A (en) * 1995-03-17 1995-12-05 United Microelectronics Corp. Complementary-SCR electrostatic discharge protection circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0809296A3 (en) * 1996-05-21 1999-05-06 LSI Logic Corporation Method of fabricating a semiconductor device with protection means
JP2006191069A (ja) * 2004-12-30 2006-07-20 Magnachip Semiconductor Ltd Esd保護回路及びその製造方法
JP2012038974A (ja) * 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置
CN103515359A (zh) * 2012-06-26 2014-01-15 新加坡商格罗方德半导体私人有限公司 无闩锁静电放电保护
TWI511262B (zh) * 2012-06-26 2015-12-01 Globalfoundries Sg Pte Ltd 無閂鎖靜電放電保護

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Publication number Publication date
US5894153A (en) 1999-04-13

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