JPH07169922A - シリコン制御整流器 - Google Patents
シリコン制御整流器Info
- Publication number
- JPH07169922A JPH07169922A JP6223077A JP22307794A JPH07169922A JP H07169922 A JPH07169922 A JP H07169922A JP 6223077 A JP6223077 A JP 6223077A JP 22307794 A JP22307794 A JP 22307794A JP H07169922 A JPH07169922 A JP H07169922A
- Authority
- JP
- Japan
- Prior art keywords
- region
- controlled rectifier
- silicon controlled
- field
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】
【目的】 本発明は、静電放電保護回路（electrostati
c discharge protection circuit）におけるシリコン制
御整流器（silicon controlled rectifier、ＳＣＲ）の
動作特性を調整するのに使用するフィールド埋め込み
（field implant）を提供するものである。 【構成】 半導体基盤上に形成された集積回路は、外部
デバイスと内部信号ライン２２との間で信号を通信する
コンタクトパッド２０を有する。このパッド２０は、該
パッドから直接に電流シンクへ静電放電パルスを導通す
るシリコン制御整流器２８によって保護される。このシ
リコン制御整流器は、フィールド酸化物の下側に、高濃
度ドーパントを埋め込みした小領域を含む。このフィー
ルド埋め込み層をもつデバイス２３がシリコン制御整流
器トリガー電圧を低下させ、その結果、静電パルス放電
が集積回路内の他のデバイス内にラッチアップまたは損
傷を起こす前に、シリコン制御整流器がトリガーする。
c discharge protection circuit）におけるシリコン制
御整流器（silicon controlled rectifier、ＳＣＲ）の
動作特性を調整するのに使用するフィールド埋め込み
（field implant）を提供するものである。 【構成】 半導体基盤上に形成された集積回路は、外部
デバイスと内部信号ライン２２との間で信号を通信する
コンタクトパッド２０を有する。このパッド２０は、該
パッドから直接に電流シンクへ静電放電パルスを導通す
るシリコン制御整流器２８によって保護される。このシ
リコン制御整流器は、フィールド酸化物の下側に、高濃
度ドーパントを埋め込みした小領域を含む。このフィー
ルド埋め込み層をもつデバイス２３がシリコン制御整流
器トリガー電圧を低下させ、その結果、静電パルス放電
が集積回路内の他のデバイス内にラッチアップまたは損
傷を起こす前に、シリコン制御整流器がトリガーする。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスの一般的
分野に関し、特に静電放電保護回路（electrostatic di
scharge protection circuit）におけるシリコン制御整
流器（silicon controlled rectifier、ＳＣＲ）の動作
特性を調整するのに使用するフィールド埋め込み（fiel
d implant）に関する。
分野に関し、特に静電放電保護回路（electrostatic di
scharge protection circuit）におけるシリコン制御整
流器（silicon controlled rectifier、ＳＣＲ）の動作
特性を調整するのに使用するフィールド埋め込み（fiel
d implant）に関する。
【０００２】
【従来の技術】高電圧静電放電（high voltage electro
static discharge, ＥＳＤ）は、電界効果トランジスタ
ー（ＦＥＴ）デバイスを損傷することがある。静電圧の
変動（electrostatic voltage excursions）をゲート酸
化物ブレークダウン限界電圧以下のレベルに抑制するた
め、ダイオード、トランジスタ、及び抵抗器のいろいろ
の組合せが提案されている。ラッチアップ（latch-up）
に対する感受性を低減する一つの方法は、低インピーダ
ンス基板上にエピタキシャル層構造をした電界効果トラ
ンジスタ（ＦＥＴ）デバイスを形成することである。更
に、ガードリング（guard rings）及び逆行井戸ドーバ
ント濃縮層（retrograde well dopant concentration
s）を設けることが知られている。
static discharge, ＥＳＤ）は、電界効果トランジスタ
ー（ＦＥＴ）デバイスを損傷することがある。静電圧の
変動（electrostatic voltage excursions）をゲート酸
化物ブレークダウン限界電圧以下のレベルに抑制するた
め、ダイオード、トランジスタ、及び抵抗器のいろいろ
の組合せが提案されている。ラッチアップ（latch-up）
に対する感受性を低減する一つの方法は、低インピーダ
ンス基板上にエピタキシャル層構造をした電界効果トラ
ンジスタ（ＦＥＴ）デバイスを形成することである。更
に、ガードリング（guard rings）及び逆行井戸ドーバ
ント濃縮層（retrograde well dopant concentration
s）を設けることが知られている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、静電
放電パルスに対して集積回路を保護するための改良され
た保護手段を与えることである。
放電パルスに対して集積回路を保護するための改良され
た保護手段を与えることである。
【０００４】もう一つの課題は、寄生ＰＮＰＮ領域のラ
ッチアップに対して集積回路を保護する手段を与えるこ
とである。
ッチアップに対して集積回路を保護する手段を与えるこ
とである。
【０００５】さらに別の課題は、防止しなければ静電放
電パルスから派生しうるソフトの故障及び永久的損傷に
対して、集積回路を保護する手段を与えることである。
電パルスから派生しうるソフトの故障及び永久的損傷に
対して、集積回路を保護する手段を与えることである。
【０００６】さらに別の課題は、集積回路の製造におけ
る付加的製造工程を最小限に留めることにより、改良さ
れた静電放電に対する保護手段を与えることである。
る付加的製造工程を最小限に留めることにより、改良さ
れた静電放電に対する保護手段を与えることである。
【０００７】
【課題を解決するための手段】本発明は、入力／出力パ
ッドと回路接地線（Ｖss）との間にシリコン制御整流器
（silicon controlled rectifier, ＳＣＲ）を形成する
ことによって、これらの課題を達成する。このシリコン
制御整流器の特性、例えば、トリガー電圧及び保持電流
のような特性は、フィールド酸化物の下の領域内に高濃
度ドーパントの埋め込みを行なうことによって、調整さ
れる。このフィールド埋め込みはシリコン制御整流器の
トリガー電圧を低下させ、その結果、静電放電エネルギ
ーがＦＥＴデバイスに永久的損傷を与える前に静電放電
エネルギーをシリコン制御整流器が活性化して静電放電
エネルギーを分流する。
ッドと回路接地線（Ｖss）との間にシリコン制御整流器
（silicon controlled rectifier, ＳＣＲ）を形成する
ことによって、これらの課題を達成する。このシリコン
制御整流器の特性、例えば、トリガー電圧及び保持電流
のような特性は、フィールド酸化物の下の領域内に高濃
度ドーパントの埋め込みを行なうことによって、調整さ
れる。このフィールド埋め込みはシリコン制御整流器の
トリガー電圧を低下させ、その結果、静電放電エネルギ
ーがＦＥＴデバイスに永久的損傷を与える前に静電放電
エネルギーをシリコン制御整流器が活性化して静電放電
エネルギーを分流する。
【０００８】本発明の範囲は、好ましい実施例に関する
説明の結論たる特許請求の範囲によって確定する。しか
し本発明の目的、構成、動作、及び利点は以下の実施例
の記載から十分に理解できよう。
説明の結論たる特許請求の範囲によって確定する。しか
し本発明の目的、構成、動作、及び利点は以下の実施例
の記載から十分に理解できよう。
【０００９】本発明はＣＭＯＳ製造工程に関して述べ
る。しかし当業者は、いろいろのドーパントのタイプを
選択することにより、また濃度を調節することにより、
静電放電（ＥＳＤ）によって起こされるラッチアップも
しくは損傷を受けることがあるＰＭＯＳ、ＮＭＯＳその
他のデバイス等の製造工程にも本発明を適用することが
できることが了解できよう。
る。しかし当業者は、いろいろのドーパントのタイプを
選択することにより、また濃度を調節することにより、
静電放電（ＥＳＤ）によって起こされるラッチアップも
しくは損傷を受けることがあるＰＭＯＳ、ＮＭＯＳその
他のデバイス等の製造工程にも本発明を適用することが
できることが了解できよう。
【００１０】
【実施例】代表的なＣＭＯＳデバイスは、フィールド酸
化物によって分離されたｎ型およびｐ型ドーパント井戸
を有する。ｎ-井戸内にｐ型ソース及びドレーン領域が
形成される。隣接するｐ-井戸内にｎ型ソース及びドレ
ーン領域が形成される。このため、回路全体を通じて寄
生ＰＮＰＮ領域が生ずる。静電放電パルスがこの回路中
に電圧スパイクを注入すると、スパイクが回路に損傷を
起こしかねない。
化物によって分離されたｎ型およびｐ型ドーパント井戸
を有する。ｎ-井戸内にｐ型ソース及びドレーン領域が
形成される。隣接するｐ-井戸内にｎ型ソース及びドレ
ーン領域が形成される。このため、回路全体を通じて寄
生ＰＮＰＮ領域が生ずる。静電放電パルスがこの回路中
に電圧スパイクを注入すると、スパイクが回路に損傷を
起こしかねない。
【００１１】本発明では、入力及び出力パッドに接続さ
れる厚いフィールドシリコン制御整流器（ＳＣＲ）によ
って、静電放電パルスに対し集積回路が保護される。シ
リコン制御整流器は、ＮＭＯＳの厚いフィールドデバイ
スをシリコン制御整流器のトリガーとして含む。「厚い
フィールド」とは、「厚い」フィールド酸化物がゲート
酸化物として働くデバイスをさす。この厚いフィールド
ゲート酸化物は通常、隣接する井戸にまたがり、単一の
井戸内に形成されるデバイス用のゲート酸化物よりも１
オーダー厚い。
れる厚いフィールドシリコン制御整流器（ＳＣＲ）によ
って、静電放電パルスに対し集積回路が保護される。シ
リコン制御整流器は、ＮＭＯＳの厚いフィールドデバイ
スをシリコン制御整流器のトリガーとして含む。「厚い
フィールド」とは、「厚い」フィールド酸化物がゲート
酸化物として働くデバイスをさす。この厚いフィールド
ゲート酸化物は通常、隣接する井戸にまたがり、単一の
井戸内に形成されるデバイス用のゲート酸化物よりも１
オーダー厚い。
【００１２】図１は、本発明のシリコン制御整流器を有
する第一例の静電放電保護回路の略線図である。入力パ
ッド２０はポリシリコン抵抗器２１を介して、当該チッ
プ上の他の回路に接続する入力信号線２２につながる。
厚いフィールドデバイス２３は任意の静電放電パルスに
対する戻り経路として作動すべく、ＶＤＤ２６をＶＳＳ
に接続する。このデバイスは、入力保護デバイスに対し
て内部的なアクティブ回路を静電放電パルスが損傷する
前に、切り替わる。図２は、ｐ-井戸３４内にフィール
ド酸化物３３によって分離された二つのアクティブｎ＋
領域３２ａ、３２ｂを備える典型的な厚いフィールドデ
バイスを例示する。二つのトランジスタ（一方はＰＭＯ
Ｓ２４で他方はＮＭＯＳデバイス２５）がそれぞれ、入
力信号線２２をＶＤＤ２６及びＶＳＳ２７の接続端に接
続する。
する第一例の静電放電保護回路の略線図である。入力パ
ッド２０はポリシリコン抵抗器２１を介して、当該チッ
プ上の他の回路に接続する入力信号線２２につながる。
厚いフィールドデバイス２３は任意の静電放電パルスに
対する戻り経路として作動すべく、ＶＤＤ２６をＶＳＳ
に接続する。このデバイスは、入力保護デバイスに対し
て内部的なアクティブ回路を静電放電パルスが損傷する
前に、切り替わる。図２は、ｐ-井戸３４内にフィール
ド酸化物３３によって分離された二つのアクティブｎ＋
領域３２ａ、３２ｂを備える典型的な厚いフィールドデ
バイスを例示する。二つのトランジスタ（一方はＰＭＯ
Ｓ２４で他方はＮＭＯＳデバイス２５）がそれぞれ、入
力信号線２２をＶＤＤ２６及びＶＳＳ２７の接続端に接
続する。
【００１３】シリコン制御整流器２８は、入力パッド２
０からＶＳＳに至る独立の電導路２９を用意している。
抵抗器２１は、入力信号線２２へ流れる電流を制限す
る。これによって、シリコン制御整流器２８がオン（Ｏ
Ｎ）状態になって静電放電パルスを分流するための時間
が与えられる。抵抗器２１は１５０オームないし２００
オームの抵抗を有する。
０からＶＳＳに至る独立の電導路２９を用意している。
抵抗器２１は、入力信号線２２へ流れる電流を制限す
る。これによって、シリコン制御整流器２８がオン（Ｏ
Ｎ）状態になって静電放電パルスを分流するための時間
が与えられる。抵抗器２１は１５０オームないし２００
オームの抵抗を有する。
【００１４】図３は、本発明のシリコン制御整流器を有
する第二実施例の静電放電保護回路の略線図である。回
路素子の多くは図１に示すものと同一であり、図１及び
図３で同一な素子は同一の参照番号で表記する。
する第二実施例の静電放電保護回路の略線図である。回
路素子の多くは図１に示すものと同一であり、図１及び
図３で同一な素子は同一の参照番号で表記する。
【００１５】入力／出力パッド２０は、１０オームのポ
リシリコン抵抗器４２を介して、チップ上の他の回路に
接続する入力／出力信号線４３につながる。厚いフィー
ルドデバイス２３は、ＶＤＤをＶＳＳに接続する。ＰＭ
ＯＳデバイス２４とＮＭＯＳデバイス２５の二つのトラ
ンジスタは、それぞれ、入力／出力信号線４３をＶＤＤ
２６とＶＳＳ２７に接続する。シリコン制御整流器２８
は、入力パッド２０からＶＳＳに至る独立な電導路２９
を与える。抵抗器４２は、入力ライン４３へ流れる電流
を制限し、これによってシリコン制御整流器２８がオン
（ＯＮ）状態となって静電放電パルスを分流するための
時間が与えられる。
リシリコン抵抗器４２を介して、チップ上の他の回路に
接続する入力／出力信号線４３につながる。厚いフィー
ルドデバイス２３は、ＶＤＤをＶＳＳに接続する。ＰＭ
ＯＳデバイス２４とＮＭＯＳデバイス２５の二つのトラ
ンジスタは、それぞれ、入力／出力信号線４３をＶＤＤ
２６とＶＳＳ２７に接続する。シリコン制御整流器２８
は、入力パッド２０からＶＳＳに至る独立な電導路２９
を与える。抵抗器４２は、入力ライン４３へ流れる電流
を制限し、これによってシリコン制御整流器２８がオン
（ＯＮ）状態となって静電放電パルスを分流するための
時間が与えられる。
【００１６】図４は、シリコン制御整流器のラッチアッ
プ構造について生ずる電流-電圧関係を示す。入力電圧
Ｖinが初期値ゼロから増大するとき、本デバイスは不導
通で、動作点は原点からゼロ電流線に沿って移動する。
入力パッド動作電圧が、定格動作電圧Ｖholdよりは大き
いがＶlatchよりは小さい定格動作電圧まで上昇する
と、入力電圧Ｖinはラッチ電圧に到達することはなく、
シリコン制御整流器が顕著な電流を導通することはな
い。
プ構造について生ずる電流-電圧関係を示す。入力電圧
Ｖinが初期値ゼロから増大するとき、本デバイスは不導
通で、動作点は原点からゼロ電流線に沿って移動する。
入力パッド動作電圧が、定格動作電圧Ｖholdよりは大き
いがＶlatchよりは小さい定格動作電圧まで上昇する
と、入力電圧Ｖinはラッチ電圧に到達することはなく、
シリコン制御整流器が顕著な電流を導通することはな
い。
【００１７】しかしながら、もしも入力電圧Ｖinが定格
電圧を超えてトリガー電圧まで上昇すると、そのときは
シリコン制御整流器スイッチがオン状態となり、電流を
導通する。このようなＶinの上昇は静電放電パルスによ
って起きることがある。集積回路の特性によっては、２
０ボルト付近のスナップバック電圧が発生することがあ
り（エピタキシャル基板の場合）、この電圧は回路内の
他のデバイスのゲートブレークダウン電圧を超えること
がある。ゲートブレークダウン電圧は酸化物の厚さ１cm
あたり約１０Ｍボルトである。このことは、ゲート厚さ
１６０オングストロングを有する通常のＣＭＯＳの場
合、１６Ｖになる。シリコン制御整流器はこのトリガー
電圧を超えた電圧で導通し始める。電流がラッチの起き
る値であるＩlatchに達すると、シリコン制御整流器の
作動点は急速に保持領域に遷移する。静電放電パルスが
通過し、Ｖinが定格レベル（Ｖhold以上）に戻っても、
シリコン制御整流器は、最小保持電流Ｉhold以上の電流
が流れたまま、導通状態に留まり、動作点に接近する。
本デバイスは電力源が除去されるまで、あるいは保持電
圧以下に低下するまで、「オン」状態（導通状態）に留
まる。ＶholdとＶlatchとの間の領域では、Ｉ／Ｖ特性
の傾きは負の抵抗を示す。このモードでは、本シリコン
制御整流器は多量のエネルギーを散逸することなく電流
を導通するのに非常に効果的である。
電圧を超えてトリガー電圧まで上昇すると、そのときは
シリコン制御整流器スイッチがオン状態となり、電流を
導通する。このようなＶinの上昇は静電放電パルスによ
って起きることがある。集積回路の特性によっては、２
０ボルト付近のスナップバック電圧が発生することがあ
り（エピタキシャル基板の場合）、この電圧は回路内の
他のデバイスのゲートブレークダウン電圧を超えること
がある。ゲートブレークダウン電圧は酸化物の厚さ１cm
あたり約１０Ｍボルトである。このことは、ゲート厚さ
１６０オングストロングを有する通常のＣＭＯＳの場
合、１６Ｖになる。シリコン制御整流器はこのトリガー
電圧を超えた電圧で導通し始める。電流がラッチの起き
る値であるＩlatchに達すると、シリコン制御整流器の
作動点は急速に保持領域に遷移する。静電放電パルスが
通過し、Ｖinが定格レベル（Ｖhold以上）に戻っても、
シリコン制御整流器は、最小保持電流Ｉhold以上の電流
が流れたまま、導通状態に留まり、動作点に接近する。
本デバイスは電力源が除去されるまで、あるいは保持電
圧以下に低下するまで、「オン」状態（導通状態）に留
まる。ＶholdとＶlatchとの間の領域では、Ｉ／Ｖ特性
の傾きは負の抵抗を示す。このモードでは、本シリコン
制御整流器は多量のエネルギーを散逸することなく電流
を導通するのに非常に効果的である。
【００１８】図１及び図３に示すように、本シリコン制
御整流器は集積回路の入力／出力ラインへの静電放電に
対する保護を与えるのに使用される。トリガー電圧は、
他の回路のゲート中へ電流注入を回避するために十分低
くするべきであるが、定格電源電圧の２倍の電圧でも良
好な整流ジャンクション特性を与えるに十分な高さをも
たなければならない。回路上の他のＭＯＳデバイスが約
１６Ｖのゲートブレークダウン電圧を有し、回路が約５
Ｖの定格電源電圧用に設計されているときは、本シリコ
ン制御整流器は約１０-１３ボルトのトリガー電圧を、
理想的には約１２ボルトを、もつことが望ましい。
御整流器は集積回路の入力／出力ラインへの静電放電に
対する保護を与えるのに使用される。トリガー電圧は、
他の回路のゲート中へ電流注入を回避するために十分低
くするべきであるが、定格電源電圧の２倍の電圧でも良
好な整流ジャンクション特性を与えるに十分な高さをも
たなければならない。回路上の他のＭＯＳデバイスが約
１６Ｖのゲートブレークダウン電圧を有し、回路が約５
Ｖの定格電源電圧用に設計されているときは、本シリコ
ン制御整流器は約１０-１３ボルトのトリガー電圧を、
理想的には約１２ボルトを、もつことが望ましい。
【００１９】図５ないし図１１は、図３及び図４の回路
に使用される集積回路シリコン制御整流器のいろいろの
断面をいろいろの製造行程段階で示したものである。図
５は、ｎ-井戸５２が形成されるｐ-基板５０を有するウ
エーハを例示する。このウエーハは濃度約２Ｅ１５／cm
2にドープされた５ミクロンのエピタキシャル層でよ
い。このエピタキシャル層は、濃度約１Ｅ１９／cm2の
不純物を含む真正層である下層（図示してなし）の上に
形成される。
に使用される集積回路シリコン制御整流器のいろいろの
断面をいろいろの製造行程段階で示したものである。図
５は、ｎ-井戸５２が形成されるｐ-基板５０を有するウ
エーハを例示する。このウエーハは濃度約２Ｅ１５／cm
2にドープされた５ミクロンのエピタキシャル層でよ
い。このエピタキシャル層は、濃度約１Ｅ１９／cm2の
不純物を含む真正層である下層（図示してなし）の上に
形成される。
【００２０】図６において、薄い酸化物層５４は基板５
０及び井戸５２の両方の上に形成され、窒化物パターン
５６は酸化物層５４上にパターン状に形成される。この
窒化物パターン５６は、究極的にはフィールド酸化物と
なる露出された領域を残す。図７では、フォトレジスト
マスク５８が塗布され、ｎ-井戸を覆うように、ただし
硼素の埋め込み層６２を受容する露出領域６０ａ、６０
ｂを残すように、塗布され、パターン化される。これら
の露出層は二つのタイプからなる。その第一のタイプの
領域６０ａはｎ-井戸に隣接し、かつ個々の井戸内に形
成されるデバイスを孤立させるように配置される。これ
はフィールド反転を防止するために使用される在来のフ
ィールド埋め込みである。第二のタイプの領域６０ｂ
は、シリコン制御整流器の特性を調節するために使用さ
れる。この領域は硼素を約４０Kevの埋め込みエネルギ
ーで濃度約３×１０Ｅ１３／cm2に埋め込まれている。
この埋め込み照射量はフィールド反転を防止するための
通常の埋め込みに使われる埋め込み条件であって、デバ
イスの設計によっては省略することができる。
０及び井戸５２の両方の上に形成され、窒化物パターン
５６は酸化物層５４上にパターン状に形成される。この
窒化物パターン５６は、究極的にはフィールド酸化物と
なる露出された領域を残す。図７では、フォトレジスト
マスク５８が塗布され、ｎ-井戸を覆うように、ただし
硼素の埋め込み層６２を受容する露出領域６０ａ、６０
ｂを残すように、塗布され、パターン化される。これら
の露出層は二つのタイプからなる。その第一のタイプの
領域６０ａはｎ-井戸に隣接し、かつ個々の井戸内に形
成されるデバイスを孤立させるように配置される。これ
はフィールド反転を防止するために使用される在来のフ
ィールド埋め込みである。第二のタイプの領域６０ｂ
は、シリコン制御整流器の特性を調節するために使用さ
れる。この領域は硼素を約４０Kevの埋め込みエネルギ
ーで濃度約３×１０Ｅ１３／cm2に埋め込まれている。
この埋め込み照射量はフィールド反転を防止するための
通常の埋め込みに使われる埋め込み条件であって、デバ
イスの設計によっては省略することができる。
【００２１】図８では第二のマスクが塗布されている
が、これはシリコン制御整流器のフィールド埋め込み領
域６０ｂのみを（窒化物パターン５４と共に）露出した
ままに残すものである。約４０Kevで行なわれる約１.７
Ｅ１４／cm2の第二回硼素埋め込み６６がシリコン制御
整流器のフィールド埋め込み照射量を約２Ｅ１４／cm2
まで高める。もしも第一の埋め込みが省略されたとき
は、この埋め込み照射量を増加させて、シリコン制御整
流器のフィールド濃度を直ちに十分なレベルに高めるこ
とができる。
が、これはシリコン制御整流器のフィールド埋め込み領
域６０ｂのみを（窒化物パターン５４と共に）露出した
ままに残すものである。約４０Kevで行なわれる約１.７
Ｅ１４／cm2の第二回硼素埋め込み６６がシリコン制御
整流器のフィールド埋め込み照射量を約２Ｅ１４／cm2
まで高める。もしも第一の埋め込みが省略されたとき
は、この埋め込み照射量を増加させて、シリコン制御整
流器のフィールド濃度を直ちに十分なレベルに高めるこ
とができる。
【００２２】図９では、窒化物パターン５４によって前
に露出された領域内に、フィールド酸化物７０が形成さ
れている。それらのフィールド酸化物を成長させるため
に、第二マスクパターンが除去され、基板は酸化雰囲気
（oxidizing atmosphere）に晒される。ついで窒化物層
及び薄い酸化物層が除去される。
に露出された領域内に、フィールド酸化物７０が形成さ
れている。それらのフィールド酸化物を成長させるため
に、第二マスクパターンが除去され、基板は酸化雰囲気
（oxidizing atmosphere）に晒される。ついで窒化物層
及び薄い酸化物層が除去される。
【００２３】図１０では、ｎ＋ドーパントとｐ＋ドーパ
ントとが選択的に埋め込まれて、アクティブｎ＋領域７
２ａ及びアクティブｐ＋領域７２ｂを形成する。このア
クティブｎ＋領域は、ｎ-井戸の終端部を通過してｐ-井
戸中に延び、正しいジャンクションバイパスを維持す
る。ｎ＋領域は、鉛直ＰＮＰのベースから横方向ＮＰＮ
のエミッター中に至る低抵抗路として働く。図１１で
は、硼素硫黄珪素化物（borophosphosilicate,ＢＰＳ
Ｇ）のガラス層７８がウエーハ全体上に形成されてお
り、選択されたコンタクト領域中にコンタクトホール
が、コンタクトパッド８０ａ毎に一つ、ＶＳＳ８０ｂ毎
に一つの割で、形成される。アルミニウム／シリコン／
銅からなる金属パッド８２ａ及び金属相互接続ライン８
２ｂがＢＰＳＧ７８の上方に形成される。これらのコン
タクトホール８０内には、チタニウム窒化物バリアー層
８４も形成される。金属相互接続ライン８２ｂは、さら
にＶＳＳに接続される。
ントとが選択的に埋め込まれて、アクティブｎ＋領域７
２ａ及びアクティブｐ＋領域７２ｂを形成する。このア
クティブｎ＋領域は、ｎ-井戸の終端部を通過してｐ-井
戸中に延び、正しいジャンクションバイパスを維持す
る。ｎ＋領域は、鉛直ＰＮＰのベースから横方向ＮＰＮ
のエミッター中に至る低抵抗路として働く。図１１で
は、硼素硫黄珪素化物（borophosphosilicate,ＢＰＳ
Ｇ）のガラス層７８がウエーハ全体上に形成されてお
り、選択されたコンタクト領域中にコンタクトホール
が、コンタクトパッド８０ａ毎に一つ、ＶＳＳ８０ｂ毎
に一つの割で、形成される。アルミニウム／シリコン／
銅からなる金属パッド８２ａ及び金属相互接続ライン８
２ｂがＢＰＳＧ７８の上方に形成される。これらのコン
タクトホール８０内には、チタニウム窒化物バリアー層
８４も形成される。金属相互接続ライン８２ｂは、さら
にＶＳＳに接続される。
【００２４】シリコン制御整流器は以下の４つの領域か
ら成る。（１）ｎ-井戸５２内のｐ＋領域７２ｂ、
（２）ｎ-井戸５２自体、（３）埋め込みされた領域６
０ｂを含むｐ-型基板５０、及び（４）金属相互接続ラ
イン８０ｂに接続された、ｐ-基板５０内のｎ＋領域７
２ａ。このｎ-井戸は、コンタクトパッド８０ａに接続
されたアクティブｎ＋領域とアクティブｐ＋領域とを含
む。ｐ＋領域７２ｂは、シリコン制御整流器への接続部
として機能し、他方、ｎ＋領域は、基板５０に対してｎ
-井戸５２をバイアスするための基板接続部（substrate
tie）として働く。
ら成る。（１）ｎ-井戸５２内のｐ＋領域７２ｂ、
（２）ｎ-井戸５２自体、（３）埋め込みされた領域６
０ｂを含むｐ-型基板５０、及び（４）金属相互接続ラ
イン８０ｂに接続された、ｐ-基板５０内のｎ＋領域７
２ａ。このｎ-井戸は、コンタクトパッド８０ａに接続
されたアクティブｎ＋領域とアクティブｐ＋領域とを含
む。ｐ＋領域７２ｂは、シリコン制御整流器への接続部
として機能し、他方、ｎ＋領域は、基板５０に対してｎ
-井戸５２をバイアスするための基板接続部（substrate
tie）として働く。
【００２５】シリコン制御整流器のトリガーは、厚いフ
ィールドＮＭＯＳデバイスから成り、そのソース及びド
レーンは図１１で領域７２ａであり、チャンネルは領域
６０６であり、厚いフィールド領域は領域７０である。
ィールドＮＭＯＳデバイスから成り、そのソース及びド
レーンは図１１で領域７２ａであり、チャンネルは領域
６０６であり、厚いフィールド領域は領域７０である。
【００２６】シリコン制御整流器の本来意図された機能
は、回路の他の部分中にエネルギーを注入することなく
静電放電パルスを散逸することができるよう、パッドと
電流シンクとの間にトリガーで形成された導通路を与え
ることである、ということを了解されたい。本例ではＶ
ＳＳへの接続として金属を考えているが、他の適当な電
流シンク使用してもよい。
は、回路の他の部分中にエネルギーを注入することなく
静電放電パルスを散逸することができるよう、パッドと
電流シンクとの間にトリガーで形成された導通路を与え
ることである、ということを了解されたい。本例ではＶ
ＳＳへの接続として金属を考えているが、他の適当な電
流シンク使用してもよい。
【００２７】図１２及び図１３は、第一例のシリコン制
御整流器の埋め込みマスクの断面及び表面を示す。表記
の数字は、任意的単位で表わした縮尺自由な相対的寸法
を示す。ｎ-井戸は６２単位の長さに形成される。ｎ-井
戸内のアクティブｎ＋領域およびアクティブｐ＋領域は
それぞれ長さ１７単位及び２６単位である。金属性接触
点（metalization points）Ａ及びＢはそれぞれこれら
のｎ＋領域及びｐ＋領域内に形成され、ｎ＋点Ａは、外
側の縁から１０単位にあり、ｐ＋点Ｂは内側の縁から１
５単位にあり、二つの点Ａ、Ｂは１０単位離隔されてい
る。このシリコン制御整流器のフィールド埋め込み層は
長さ３４単位を有し、ｎ-井戸から１２単位変位されて
いる。
御整流器の埋め込みマスクの断面及び表面を示す。表記
の数字は、任意的単位で表わした縮尺自由な相対的寸法
を示す。ｎ-井戸は６２単位の長さに形成される。ｎ-井
戸内のアクティブｎ＋領域およびアクティブｐ＋領域は
それぞれ長さ１７単位及び２６単位である。金属性接触
点（metalization points）Ａ及びＢはそれぞれこれら
のｎ＋領域及びｐ＋領域内に形成され、ｎ＋点Ａは、外
側の縁から１０単位にあり、ｐ＋点Ｂは内側の縁から１
５単位にあり、二つの点Ａ、Ｂは１０単位離隔されてい
る。このシリコン制御整流器のフィールド埋め込み層は
長さ３４単位を有し、ｎ-井戸から１２単位変位されて
いる。
【００２８】図１３に示すように、シリコン制御整流器
は比較的に幅が広く、静電放電パルスの起きている期間
中大きなピーク電流をシリコン制御整流器が処理するこ
とができるようにするため、マスク幅として５３０単位
を有する。このシリコン制御整流器のフィールド埋め込
み層はデバイスの全幅に延びる必要はない。本デバイス
はいろいろの設計予定に適合する寸法に縮小拡大するこ
とができる。設計上の一例として、１単位は例えば絶対
長０.２ミクロンにとることができる。側部及び頂部の
整合が明瞭となるよう、酸化物層の輪郭及びＢＰＳＧ層
は図示してない。
は比較的に幅が広く、静電放電パルスの起きている期間
中大きなピーク電流をシリコン制御整流器が処理するこ
とができるようにするため、マスク幅として５３０単位
を有する。このシリコン制御整流器のフィールド埋め込
み層はデバイスの全幅に延びる必要はない。本デバイス
はいろいろの設計予定に適合する寸法に縮小拡大するこ
とができる。設計上の一例として、１単位は例えば絶対
長０.２ミクロンにとることができる。側部及び頂部の
整合が明瞭となるよう、酸化物層の輪郭及びＢＰＳＧ層
は図示してない。
【００２９】図１４及び図１５は第二例のシリコン制御
整流器の埋め込みマスクの断面及び表面を示す。再び、
各部の寸法は相対的寸法で、単位は設計上都合のよい単
位で示してある。
整流器の埋め込みマスクの断面及び表面を示す。再び、
各部の寸法は相対的寸法で、単位は設計上都合のよい単
位で示してある。
【００３０】フィールド埋め込みを行なわないシリコン
制御整流器は、基板上に厚いフィールドデバイスを設け
た他の厚いフィールドデバイスと類似のトリガー特性を
有することが予想される。本フィールド埋め込みは、他
の厚いフィールドデバイスより先にシリコン制御整流器
がアクティブとなるようにシリコン制御整流器のトリガ
ー特性を調節する。本フィールド埋め込みは次の点で従
来のフィールド埋め込みと異なる。その点とは、本シリ
コン制御整流器のフィールド埋め込み層はより高い濃度
を有し、シリコン制御整流器として動作するように特に
形成したデバイス中に形成されている点である。
制御整流器は、基板上に厚いフィールドデバイスを設け
た他の厚いフィールドデバイスと類似のトリガー特性を
有することが予想される。本フィールド埋め込みは、他
の厚いフィールドデバイスより先にシリコン制御整流器
がアクティブとなるようにシリコン制御整流器のトリガ
ー特性を調節する。本フィールド埋め込みは次の点で従
来のフィールド埋め込みと異なる。その点とは、本シリ
コン制御整流器のフィールド埋め込み層はより高い濃度
を有し、シリコン制御整流器として動作するように特に
形成したデバイス中に形成されている点である。
【００３１】図１６は、フィールド埋め込みがラッチア
ップ特性またはシリコン制御整流器特性に及ぼす効果を
測定する装置の断面を示す。ラッチアップ構造及びシリ
コン制御整流器構造は非常に似ている。ラッチアップ構
造を使ってシリコン制御整流器を特徴付けることができ
る。ラッチアップ構造とシリコン制御整流器構造との間
の差異は、ｐ-井戸コンタクト（２０４Ｇ）がシリコン
制御整流器上に浮遊する形で残されていることと、ｎ＋
基板接続部およびｐ-井戸内のｐ＋拡散部がシリコン制
御整流器内で接続されていることである。端子が分離し
た形になっていることがシリコン制御整流器のバイポー
ラー成分を特徴付ける重要な点である。ｎ-井戸及びｐ-
井戸２０６、２０８に隣接して、ｎ＋領域、ｐ＋領域２
００ａ、２００ｂ、２０４ａ、２０４ｂが形成される。
第一フィールド酸化物２１０が、隣接するｎ−井戸及び
ｐ-井戸２０６、２０８を分離する。第二フィールド酸
化物２１２は隣接するアクティブｎ＋領域及びｐ＋領域
２００ａ、２０４ａ、２００ｂ、２０４ｂを分離する。
シリコン制御整流器特性を調節するための酸化物埋め込
み層２１４は第一フィールド酸化物２１０の下側に配置
される。
ップ特性またはシリコン制御整流器特性に及ぼす効果を
測定する装置の断面を示す。ラッチアップ構造及びシリ
コン制御整流器構造は非常に似ている。ラッチアップ構
造を使ってシリコン制御整流器を特徴付けることができ
る。ラッチアップ構造とシリコン制御整流器構造との間
の差異は、ｐ-井戸コンタクト（２０４Ｇ）がシリコン
制御整流器上に浮遊する形で残されていることと、ｎ＋
基板接続部およびｐ-井戸内のｐ＋拡散部がシリコン制
御整流器内で接続されていることである。端子が分離し
た形になっていることがシリコン制御整流器のバイポー
ラー成分を特徴付ける重要な点である。ｎ-井戸及びｐ-
井戸２０６、２０８に隣接して、ｎ＋領域、ｐ＋領域２
００ａ、２００ｂ、２０４ａ、２０４ｂが形成される。
第一フィールド酸化物２１０が、隣接するｎ−井戸及び
ｐ-井戸２０６、２０８を分離する。第二フィールド酸
化物２１２は隣接するアクティブｎ＋領域及びｐ＋領域
２００ａ、２０４ａ、２００ｂ、２０４ｂを分離する。
シリコン制御整流器特性を調節するための酸化物埋め込
み層２１４は第一フィールド酸化物２１０の下側に配置
される。
【００３２】図１６に示す構造体は、次の領域で構成さ
れる４層のＰＮＰＮデバイスを形成する。それらの領域
は、（１）ｎ-井戸内のｐ＋アクティブ領域２０４ａ、
（２）ｎ-井戸２０６自体、（３）フィールド埋め込み
層２０７を含むｐ-井戸(ｐ-基板)２０８）、及び（４）
ｐ-井戸内のｎ＋アクティブ領域２００ｂである。別の
見方をすれば、この構造体は横方向ＮＰＮトランジスタ
ーに結合された鉛直方向のＰＮＰトランジスターを形成
する。この鉛直ＰＮＰデバイスは次のもの：（１）エミ
ッターとして働くｎ-井戸内のｐ＋アクティブ領域２０
４ａ、（２）ベースとして働くｎ-井戸自体２０６、及
び（３）コレクターとして働くｐ-基板(p井戸)２０８で
構成される。横方向ＮＰＮデバイスは次のもの：（１）
エミッターとして働くｐ-井戸内のｎ＋アクティブ領域
２００ｂ、（２）ベースとして働くｐ-井戸(基板２０８
自体)、および（３）コレクターとして働くｐ-井戸２０
６、から成る。
れる４層のＰＮＰＮデバイスを形成する。それらの領域
は、（１）ｎ-井戸内のｐ＋アクティブ領域２０４ａ、
（２）ｎ-井戸２０６自体、（３）フィールド埋め込み
層２０７を含むｐ-井戸(ｐ-基板)２０８）、及び（４）
ｐ-井戸内のｎ＋アクティブ領域２００ｂである。別の
見方をすれば、この構造体は横方向ＮＰＮトランジスタ
ーに結合された鉛直方向のＰＮＰトランジスターを形成
する。この鉛直ＰＮＰデバイスは次のもの：（１）エミ
ッターとして働くｎ-井戸内のｐ＋アクティブ領域２０
４ａ、（２）ベースとして働くｎ-井戸自体２０６、及
び（３）コレクターとして働くｐ-基板(p井戸)２０８で
構成される。横方向ＮＰＮデバイスは次のもの：（１）
エミッターとして働くｐ-井戸内のｎ＋アクティブ領域
２００ｂ、（２）ベースとして働くｐ-井戸(基板２０８
自体)、および（３）コレクターとして働くｐ-井戸２０
６、から成る。
【００３３】フィールド埋め込み照射量が増大するにと
もない、またフィールド領域の下の濃度が増大するにと
もない、次のことが起こる。
もない、またフィールド領域の下の濃度が増大するにと
もない、次のことが起こる。
【００３４】（１）ｎ＋基板およびｐ-基板の間のジャ
ンクションにおけるブレークダウン電圧が減少する。こ
れはその結果としてラッチアップトリガー電圧を低下さ
せる。
ンクションにおけるブレークダウン電圧が減少する。こ
れはその結果としてラッチアップトリガー電圧を低下さ
せる。
【００３５】（２）ＮＰＮトランジスターの利得が減少
する。これによってラッチアップトリガー電流が増大す
る。
する。これによってラッチアップトリガー電流が増大す
る。
【００３６】（３）ＮＰＮ利得が減少するため、保持電
圧及び保持電流が増大する。
圧及び保持電流が増大する。
【００３７】これらの事項はすべて、回路上の他のフィ
ールドデバイスより先にシリコン制御整流器がトリガー
を起こすように仕向けると共に、シリコン制御整流器の
電流分流容量を改善する。
ールドデバイスより先にシリコン制御整流器がトリガー
を起こすように仕向けると共に、シリコン制御整流器の
電流分流容量を改善する。
【００３８】図１６に示すデバイスは、ｎ-井戸内のア
クティブ領域２００ａ、２０４ａをＶＤＤレベル（電
源）に接続すると共にｐ-井戸内のアクティブ領域２０
０ｂ、２０４ｂをＶＳＳレベル（ＶＤＤに対する相対的
接地レベル）に接続することによって、シリコン制御整
流器特性についてテストをすることができる。４種類の
フィールド埋め込み濃度でドープされた、多数のプロト
タイプについてのテストの結果が図１７ないし図２５に
表示されている。測定の精確なレベルは製造プロセス毎
に異なるが、これらの図は埋め込み照射量をいろいろの
に変えたときの傾向を示している。
クティブ領域２００ａ、２０４ａをＶＤＤレベル（電
源）に接続すると共にｐ-井戸内のアクティブ領域２０
０ｂ、２０４ｂをＶＳＳレベル（ＶＤＤに対する相対的
接地レベル）に接続することによって、シリコン制御整
流器特性についてテストをすることができる。４種類の
フィールド埋め込み濃度でドープされた、多数のプロト
タイプについてのテストの結果が図１７ないし図２５に
表示されている。測定の精確なレベルは製造プロセス毎
に異なるが、これらの図は埋め込み照射量をいろいろの
に変えたときの傾向を示している。
【００３９】図１７は、鉛直デバイス及び横方向デバイ
スのバイポーラー利得とフィールド埋め込み照射量との
間の関係を例示する。照射量０ないし５Ｅ１４／cm2の
範囲にわたる４つのフィールド埋め込み照射量を使用し
た。鉛直方向デバイスの利得測定値（Ｈｆｅ）は四角な
データ点で示されており、横方向デバイスの利得は丸で
示してある。ベース電流は１０マイクロアンペアであっ
た。利得は横方向デバイスについて顕著に減少した一
方、鉛直方向デバイスでは比較的に影響を受けなかっ
た。横方向デバイスの利得について現われたこの現象
は、デバイスのラッチアップに対する感受性を低くする
のに利用できよう。ラッチアップは鉛直方向ＰＮＰ及び
水平方向ＮＰＮデバイスの利得の積に関係する。これ
は、ラッチアップに敏感なデバイスのｎ-井戸の周囲に
環状の高照射量フィールド埋め込み層を埋め込むことに
より実現されよう。
スのバイポーラー利得とフィールド埋め込み照射量との
間の関係を例示する。照射量０ないし５Ｅ１４／cm2の
範囲にわたる４つのフィールド埋め込み照射量を使用し
た。鉛直方向デバイスの利得測定値（Ｈｆｅ）は四角な
データ点で示されており、横方向デバイスの利得は丸で
示してある。ベース電流は１０マイクロアンペアであっ
た。利得は横方向デバイスについて顕著に減少した一
方、鉛直方向デバイスでは比較的に影響を受けなかっ
た。横方向デバイスの利得について現われたこの現象
は、デバイスのラッチアップに対する感受性を低くする
のに利用できよう。ラッチアップは鉛直方向ＰＮＰ及び
水平方向ＮＰＮデバイスの利得の積に関係する。これ
は、ラッチアップに敏感なデバイスのｎ-井戸の周囲に
環状の高照射量フィールド埋め込み層を埋め込むことに
より実現されよう。
【００４０】図１８はフィールド埋め込み無しのプロト
タイプの鉛直方向デバイス利得及び横方向デバイス利得
の比較、およびフィールド埋め込み照射量５Ｅ１４／cm
2をもつデバイスの比較を示す。これらの比較は、５ミ
リアンペア及び２０ミリアンペアのベース電流について
測定した。これらのベース電流はラッチアップ期間中に
通常見られるレベルである。このフィールド埋め込み
は、いづれの場合にも横方向ＮＰＮ利得を低下させた。
さらに鉛直及び横方向の利得の積はラッチラップに対す
る敏感性のよい指標であるが、これが減少した。
タイプの鉛直方向デバイス利得及び横方向デバイス利得
の比較、およびフィールド埋め込み照射量５Ｅ１４／cm
2をもつデバイスの比較を示す。これらの比較は、５ミ
リアンペア及び２０ミリアンペアのベース電流について
測定した。これらのベース電流はラッチアップ期間中に
通常見られるレベルである。このフィールド埋め込み
は、いづれの場合にも横方向ＮＰＮ利得を低下させた。
さらに鉛直及び横方向の利得の積はラッチラップに対す
る敏感性のよい指標であるが、これが減少した。
【００４１】図１９は、フィールド埋め込み無しのテス
トデバイスおよび３Ｅ１３／cm2の埋め込み照射量をも
つテストデバイスのバイポーラー利得、トリガー電流、
トリガー電圧、保持電流及び保持電圧を一覧表にして示
す。３Ｅ１３／cm2という照射量はよくある典型的なフ
ィールド埋め込み照射量であり、シリコン制御整流器特
性に比較的影響しない。このように、シリコン制御整流
器特性に対するフィールド埋め込みと従来のフィールド
埋め込みとは明確に異なるものとして区別することがで
きる。
トデバイスおよび３Ｅ１３／cm2の埋め込み照射量をも
つテストデバイスのバイポーラー利得、トリガー電流、
トリガー電圧、保持電流及び保持電圧を一覧表にして示
す。３Ｅ１３／cm2という照射量はよくある典型的なフ
ィールド埋め込み照射量であり、シリコン制御整流器特
性に比較的影響しない。このように、シリコン制御整流
器特性に対するフィールド埋め込みと従来のフィールド
埋め込みとは明確に異なるものとして区別することがで
きる。
【００４２】図２０は、フィールド埋め込み濃度を増大
したときのラッチアップトリガー電流の増加を示す。ト
リガー電流が増加する理由は、横方向ＮＰＮの利得が低
下するからである。横方向ＮＰＮをオン状態に維持する
ためには、もっと多くのベース電流が必要である。照射
量が３Ｅ１３／cm2以上、特に１Ｅ１４／cm2、を超える
場合には、トリガー電流の増加は比較的に小さい。この
ようにしてフィールド埋め込みによるトリガー-電流制
御で得られる利点の多くが、１Ｅ１４／cm2を超える照
射量で得られる。
したときのラッチアップトリガー電流の増加を示す。ト
リガー電流が増加する理由は、横方向ＮＰＮの利得が低
下するからである。横方向ＮＰＮをオン状態に維持する
ためには、もっと多くのベース電流が必要である。照射
量が３Ｅ１３／cm2以上、特に１Ｅ１４／cm2、を超える
場合には、トリガー電流の増加は比較的に小さい。この
ようにしてフィールド埋め込みによるトリガー-電流制
御で得られる利点の多くが、１Ｅ１４／cm2を超える照
射量で得られる。
【００４３】図２１は、フィールド埋め込み濃度を増大
させたときのトリガー電圧の低下を示す。二端子テスト
構造の場合、ｐ-井戸からｎ-井戸へのジャンクションに
おけるブレークダウンがラッチアップのトリガーとな
る。フィールドの下のｐ-井戸内の濃度を増加すると、
ジャンクションブレークダウン電圧が低下し、従ってト
リガー電圧が低くなる。再び、３Ｅ１３／cm2を超える
フィールド埋め込み照射量よって、最適には１０Ｅ１３
／cm2（１Ｅ１４／cm2）によって、改良されたラッチア
ップ特性が達成できる。
させたときのトリガー電圧の低下を示す。二端子テスト
構造の場合、ｐ-井戸からｎ-井戸へのジャンクションに
おけるブレークダウンがラッチアップのトリガーとな
る。フィールドの下のｐ-井戸内の濃度を増加すると、
ジャンクションブレークダウン電圧が低下し、従ってト
リガー電圧が低くなる。再び、３Ｅ１３／cm2を超える
フィールド埋め込み照射量よって、最適には１０Ｅ１３
／cm2（１Ｅ１４／cm2）によって、改良されたラッチア
ップ特性が達成できる。
【００４４】図２２及び図２３はそれぞれ、フィールド
埋め込み濃度を増加したときの保持電圧及び保持電流の
増加を例示する。フィールド埋め込み濃度の増加は、横
方向ＮＰＮ利得を減少させる。このため、ラッチ状態を
維持するためにはもっと多くの電流が必要となる。
埋め込み濃度を増加したときの保持電圧及び保持電流の
増加を例示する。フィールド埋め込み濃度の増加は、横
方向ＮＰＮ利得を減少させる。このため、ラッチ状態を
維持するためにはもっと多くの電流が必要となる。
【００４５】図２４は、異なるシリコン制御整流器のフ
ィールド埋め込み濃度をもった４つのデバイスの濃度プ
ロフィールを例示する。濃度は、ウエーハ面に対しある
角度でプロトタイプデバイスを区画し、かつ４点プロー
ブを使って抵抗値を測定することによって、測定した。
濃度は、底を１０とする濃度の対数をプロットすること
によって抵抗値と相関づけ、規格化した。
ィールド埋め込み濃度をもった４つのデバイスの濃度プ
ロフィールを例示する。濃度は、ウエーハ面に対しある
角度でプロトタイプデバイスを区画し、かつ４点プロー
ブを使って抵抗値を測定することによって、測定した。
濃度は、底を１０とする濃度の対数をプロットすること
によって抵抗値と相関づけ、規格化した。
【００４６】このプロフィールは４つのプロトタイプ各
々について、ウエーハの正面（フィールド酸化物のすぐ
下）から基板中に至るいろいろの深度におけるｐ型ドー
パントの濃度を示す。埋め込み無しのデバイスに対する
プロフィールは四角のデータ記号でプロットしてある。
丸の記号は３Ｅ１３／cm2で埋め込みが行なわれたデバ
イスを表わす。上向きの三角形および下向きの三角は、
それぞれ濃度１Ｅ１４／cm2および５Ｅ１４／cm2に対応
する。
々について、ウエーハの正面（フィールド酸化物のすぐ
下）から基板中に至るいろいろの深度におけるｐ型ドー
パントの濃度を示す。埋め込み無しのデバイスに対する
プロフィールは四角のデータ記号でプロットしてある。
丸の記号は３Ｅ１３／cm2で埋め込みが行なわれたデバ
イスを表わす。上向きの三角形および下向きの三角は、
それぞれ濃度１Ｅ１４／cm2および５Ｅ１４／cm2に対応
する。
【００４７】非常に高濃度にドープしたｐ型基板上にエ
ピタキシャル層を設けて４つのプロトタイプの各々を製
造した。図２４で、領域Ａは高濃度にドープした基板
で、その濃度は２Ｅ１８／cm3付近である。約２.３ミク
ロンの深さに中心がある領域Ｂはエピタキシャル層に相
当し、この場合の濃度は１.３Ｅ１５／cm3の付近にあ
る。領域Ｃは、高濃度にドープした基板からエキタキシ
ャル層中にドーパントが拡散する遷移領域を反映してい
る。領域Ｄは本発明に基づくフィールド埋め込みに相当
する。
ピタキシャル層を設けて４つのプロトタイプの各々を製
造した。図２４で、領域Ａは高濃度にドープした基板
で、その濃度は２Ｅ１８／cm3付近である。約２.３ミク
ロンの深さに中心がある領域Ｂはエピタキシャル層に相
当し、この場合の濃度は１.３Ｅ１５／cm3の付近にあ
る。領域Ｃは、高濃度にドープした基板からエキタキシ
ャル層中にドーパントが拡散する遷移領域を反映してい
る。領域Ｄは本発明に基づくフィールド埋め込みに相当
する。
【００４８】このフィールド埋め込みは約１０ミクロン
未満の深さのドーパント濃度を高める。四角の記号は約
２.５Ｅ１６／cm3の濃度を示す。この濃度はウエーハ上
のすべてのｐ-井戸の標準的な濃度である。３Ｅ１３，
１Ｅ１４及び５Ｅ１４のフィールド埋め込みは、濃度ピ
ークをそれぞれ約５Ｅ１６、１.２Ｅ１７及び６Ｅ１７
／cm3まで高める。
未満の深さのドーパント濃度を高める。四角の記号は約
２.５Ｅ１６／cm3の濃度を示す。この濃度はウエーハ上
のすべてのｐ-井戸の標準的な濃度である。３Ｅ１３，
１Ｅ１４及び５Ｅ１４のフィールド埋め込みは、濃度ピ
ークをそれぞれ約５Ｅ１６、１.２Ｅ１７及び６Ｅ１７
／cm3まで高める。
【００４９】領域Ｅはフィールド酸化物の下の０.５ミ
クロン未満の非常に浅い深度に対応する。この領域で
は、フィールド酸化物成長ステップとその後の拡散ステ
ップ期間におけるフィールド酸化物中への選択拡散（se
gregation diffusion）により、ドーパント濃度が減少
する。
クロン未満の非常に浅い深度に対応する。この領域で
は、フィールド酸化物成長ステップとその後の拡散ステ
ップ期間におけるフィールド酸化物中への選択拡散（se
gregation diffusion）により、ドーパント濃度が減少
する。
【００５０】図２５は、２Ｅ１４／cm2のシリコン制御
整流器のフィールド埋め込みを行なった３０個のテスト
デバイス及び３Ｅ１３／cm2のシリコン制御整流器のフ
ィールド埋め込みを行なった３０個のテストデバイスに
ついて、横方向ＮＰＮ漏れ電流とブレークダウン電圧の
測定値を表わす。平均ブレークダウン電圧はシリコン制
御整流器のトリガー電圧に相当するが、これは１５.４
Ｖから約１０.６Ｖに低下する（１マイクロアンペアで
の測定）。平均漏れ電流は０.２９ピコアンペアから１.
８１ピコアンペアに増大した（５Ｖで測定）。
整流器のフィールド埋め込みを行なった３０個のテスト
デバイス及び３Ｅ１３／cm2のシリコン制御整流器のフ
ィールド埋め込みを行なった３０個のテストデバイスに
ついて、横方向ＮＰＮ漏れ電流とブレークダウン電圧の
測定値を表わす。平均ブレークダウン電圧はシリコン制
御整流器のトリガー電圧に相当するが、これは１５.４
Ｖから約１０.６Ｖに低下する（１マイクロアンペアで
の測定）。平均漏れ電流は０.２９ピコアンペアから１.
８１ピコアンペアに増大した（５Ｖで測定）。
【００５１】図２６は二つのシリコン制御整流器デバイ
スのトリガー効果を例示する。電流は０ないし２０Ｖの
範囲にわたり電圧の関数として図示してある。領域Ｆは
約１１.８Ｖで鋭い増加電流を示す。この１１.８Ｖは２
Ｅ１４／cm2のフィールド埋め込みを行なったシリコン
制御整流器のトリガー動作に相当する。領域Ｇは３Ｅ１
３／cm2のフィールド埋め込みを行なったシリコン制御
整流器のトリガー動作を示す。フィールド埋め込みを高
めると、シリコン制御整流器のトリガー電圧が低下す
る。
スのトリガー効果を例示する。電流は０ないし２０Ｖの
範囲にわたり電圧の関数として図示してある。領域Ｆは
約１１.８Ｖで鋭い増加電流を示す。この１１.８Ｖは２
Ｅ１４／cm2のフィールド埋め込みを行なったシリコン
制御整流器のトリガー動作に相当する。領域Ｇは３Ｅ１
３／cm2のフィールド埋め込みを行なったシリコン制御
整流器のトリガー動作を示す。フィールド埋め込みを高
めると、シリコン制御整流器のトリガー電圧が低下す
る。
【００５２】図２７は、ポリシリコン抵抗器及びシリコ
ン制御整流器を使わなかった場合並びに使った場合の入
力パッドの静電放電の結果を記号にして示す。抵抗器及
びシリコン制御整流器無しの２７９個のデバイスに対す
るテストでは、１０００Ｖで８個が機能喪失し、１５０
０Ｖで２１個が機能喪失し、さらに２０００Ｖで４個が
機能喪失した。抵抗器をもち、かつシリコン制御整流器
をもったデバイスでは、２０００Ｖ以下では一つも機能
喪失せず、４０００Ｖでたった２つだけ機能喪失した。
これは明らかにシリコン制御整流器及び抵抗器をもった
静電放電の限界電圧が改良されることを実証している。
ン制御整流器を使わなかった場合並びに使った場合の入
力パッドの静電放電の結果を記号にして示す。抵抗器及
びシリコン制御整流器無しの２７９個のデバイスに対す
るテストでは、１０００Ｖで８個が機能喪失し、１５０
０Ｖで２１個が機能喪失し、さらに２０００Ｖで４個が
機能喪失した。抵抗器をもち、かつシリコン制御整流器
をもったデバイスでは、２０００Ｖ以下では一つも機能
喪失せず、４０００Ｖでたった２つだけ機能喪失した。
これは明らかにシリコン制御整流器及び抵抗器をもった
静電放電の限界電圧が改良されることを実証している。
【００５３】フィールド埋め込みはシリコン制御整流器
に所望の特性を与えるが、小さなデバイス構造部の近辺
に３Ｅ１３を超える高いフィールド埋め込みを行なう
と、デバイス特性を劣化させることがある。そのような
潜在的に不本意な影響を受けるデバイスは、（厚いフィ
ールド酸化物が５０００オングストローム程度であるの
とは対照的に）ゲート酸化物を２００オングストロング
程度含んだＭＯＳトランジスター、あるいは（厚いフィ
ールドデバイスでは長さ及び幅の少なくとも一方の大き
さが１０ミクロン程度であるのと対照的に）長さと幅の
両方が１ミクロンの程度であるトランジスターなどであ
る。これらのデバイスではゲートしきい電圧の低下、有
効チャンネル幅の短小化、およびソース／ドレーンジャ
ンクション容量の増加を起こしうる。これらの効果は、
アクティブ領域中へのフィールド埋め込みの拡散に起因
することがある。
に所望の特性を与えるが、小さなデバイス構造部の近辺
に３Ｅ１３を超える高いフィールド埋め込みを行なう
と、デバイス特性を劣化させることがある。そのような
潜在的に不本意な影響を受けるデバイスは、（厚いフィ
ールド酸化物が５０００オングストローム程度であるの
とは対照的に）ゲート酸化物を２００オングストロング
程度含んだＭＯＳトランジスター、あるいは（厚いフィ
ールドデバイスでは長さ及び幅の少なくとも一方の大き
さが１０ミクロン程度であるのと対照的に）長さと幅の
両方が１ミクロンの程度であるトランジスターなどであ
る。これらのデバイスではゲートしきい電圧の低下、有
効チャンネル幅の短小化、およびソース／ドレーンジャ
ンクション容量の増加を起こしうる。これらの効果は、
アクティブ領域中へのフィールド埋め込みの拡散に起因
することがある。
【００５４】
【発明の効果】以上に説明したように、本シリコン制御
整流器のフィールド埋め込み層は従来のフィールド埋め
込みと異なり、より高い濃度を有し、またシリコン制御
整流器として動作するように特に形成したデバイス中に
形成されている。このため本シリコン制御整流器は、静
電放電パルスが生じた場合、パッドと電流シンクとの間
にトリガーで形成された導通路を与え、回路の他の部分
中にエネルギーを注入することなく静電放電パルスを散
逸することができる。したがって本シリコン制御整流器
は静電放電パルスに対して集積回路を保護するための改
良された保護手段を与えるのみならず、寄生ＰＮＰＮ領
域のラッチアップに対して集積回路を保護する手段を与
える。
整流器のフィールド埋め込み層は従来のフィールド埋め
込みと異なり、より高い濃度を有し、またシリコン制御
整流器として動作するように特に形成したデバイス中に
形成されている。このため本シリコン制御整流器は、静
電放電パルスが生じた場合、パッドと電流シンクとの間
にトリガーで形成された導通路を与え、回路の他の部分
中にエネルギーを注入することなく静電放電パルスを散
逸することができる。したがって本シリコン制御整流器
は静電放電パルスに対して集積回路を保護するための改
良された保護手段を与えるのみならず、寄生ＰＮＰＮ領
域のラッチアップに対して集積回路を保護する手段を与
える。
【００５５】本発明はまた、防止しなければ静電放電パ
ルスから派生しうるソフトの故障及び永久的損傷に対し
て、集積回路を保護する手段を与える。
ルスから派生しうるソフトの故障及び永久的損傷に対し
て、集積回路を保護する手段を与える。
【００５６】さらに本発明は、集積回路の製造における
付加的製造工程を最小限に留めることから、改良された
静電放電に対する保護手段を与えることができる。
付加的製造工程を最小限に留めることから、改良された
静電放電に対する保護手段を与えることができる。
【図１】 本発明のシリコン制御整流器を有する第一例
の静電放電保護回路の略線図である。
の静電放電保護回路の略線図である。
【図２】 典型的な厚いフィールドデバイスを例示する
図である。
図である。
【図３】 本発明のシリコン制御整流器を有する第二例
の静電放電保護回路の略線図である。
の静電放電保護回路の略線図である。
【図４】 シリコン制御整流器の電流-電圧関係を例示
する図である。
する図である。
【図５】 図３および図４の回路に使用する集積回路シ
リコン制御整流器の断面図である。
リコン制御整流器の断面図である。
【図６】 図３および図４の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。
リコン制御整流器の別の断面図である。
【図７】 図３および図４の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。
リコン制御整流器の別の断面図である。
【図８】 図３および図４の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。
リコン制御整流器の別の断面図である。
【図９】 図３および図４の回路に使用する集積回路シ
リコン制御整流器の別の断面図である。
リコン制御整流器の別の断面図である。
【図１０】 図３および図４の回路に使用する集積回路
シリコン制御整流器の別の断面図である。
シリコン制御整流器の別の断面図である。
【図１１】 図３および図４の回路に使用する集積回路
シリコン制御整流器の別の断面図である。
シリコン制御整流器の別の断面図である。
【図１２】 第一例のシリコン制御整流器埋め込みマス
クの断面および表面を示す図である。
クの断面および表面を示す図である。
【図１３】 第一例のシリコン制御整流器埋め込みマス
クの断面および表面を示す別の図である。
クの断面および表面を示す別の図である。
【図１４】 第二例のシリコン制御整流器埋め込みマス
クの断面および表面を示す図である。
クの断面および表面を示す図である。
【図１５】 第二例のシリコン制御整流器埋め込みマス
クの断面および表面を示す別の図である。
クの断面および表面を示す別の図である。
【図１６】 フィールド埋め込みがラッチアップ特性に
与える効果を測定するためのデバイスの断面図である。
与える効果を測定するためのデバイスの断面図である。
【図１７】 シリコン制御整流器内のＮＰＮおよびＰＮ
Ｐデバイスのフィールド埋め込み照射量とバイポーラ利
得との間の関係を示す図である。
Ｐデバイスのフィールド埋め込み照射量とバイポーラ利
得との間の関係を示す図である。
【図１８】 フィールド埋め込みをした場合としない場
合のラッチアップ構造に対する、いろいろのベース電流
レベルにおけるＰＮＰおよびＮＰＮバイポーラ利得を示
す表である。
合のラッチアップ構造に対する、いろいろのベース電流
レベルにおけるＰＮＰおよびＮＰＮバイポーラ利得を示
す表である。
【図１９】 フィールド埋め込みをした場合としない場
合のラッチアップ構造に対する、いろいろのベース電流
レベルにおけるＰＮＰおよびＮＰＮバイポーラ利得を示
す別の表である。
合のラッチアップ構造に対する、いろいろのベース電流
レベルにおけるＰＮＰおよびＮＰＮバイポーラ利得を示
す別の表である。
【図２０】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
とトリガー電流との間の関係を示す図である。
ラッチアップ構造に対する、フィールド埋め込み照射量
とトリガー電流との間の関係を示す図である。
【図２１】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
とトリガー電圧との間の関係を示す図である。
ラッチアップ構造に対する、フィールド埋め込み照射量
とトリガー電圧との間の関係を示す図である。
【図２２】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
と保持電圧との間の関係を示す図である。
ラッチアップ構造に対する、フィールド埋め込み照射量
と保持電圧との間の関係を示す図である。
【図２３】 いろいろのフィールド埋め込み濃度をもつ
ラッチアップ構造に対する、フィールド埋め込み照射量
と保持電流との間の関係を示す図である。
ラッチアップ構造に対する、フィールド埋め込み照射量
と保持電流との間の関係を示す図である。
【図２４】 フィールド酸化物／シリコン境界層からフ
ィールド埋め込み層およびｐ-井戸を経て、さらに基板
内外繊維領域を経て基板中に至るいろいろのフィールド
埋め込みをもつｐ-井戸フィールド構造の、シリコン中
への深度とlog10(濃度）との間の関係を例示する図であ
る。
ィールド埋め込み層およびｐ-井戸を経て、さらに基板
内外繊維領域を経て基板中に至るいろいろのフィールド
埋め込みをもつｐ-井戸フィールド構造の、シリコン中
への深度とlog10(濃度）との間の関係を例示する図であ
る。
【図２５】 ２Ｅ１４／cm2および３Ｅ１３／cm2のフィ
ールド埋め込みを行なったシリコン制御整流器内の厚い
フィールドデバイスのブレークダウン電圧と漏れ電流と
の間の関係を例示する図である。
ールド埋め込みを行なったシリコン制御整流器内の厚い
フィールドデバイスのブレークダウン電圧と漏れ電流と
の間の関係を例示する図である。
【図２６】 図１４および図１５に示すデバイスの、２
Ｅ１４／cm2および３Ｅ１３／cm2のフィールド埋め込み
を行なったシリコン制御整流器内の厚いフィールドデバ
イスの電流／電圧特性を例示する図である。
Ｅ１４／cm2および３Ｅ１３／cm2のフィールド埋め込み
を行なったシリコン制御整流器内の厚いフィールドデバ
イスの電流／電圧特性を例示する図である。
【図２７】 抵抗器およびシリコン制整流器を具備する
場合と具備しない場合の入力パッドの静電放電の結果を
例示する図である。
場合と具備しない場合の入力パッドの静電放電の結果を
例示する図である。
２０ 入力パッド ２１ ポリシリコン抵抗器 ２２ 入力信号線 ２３ 厚いフィールドデバイス ２４ ＰＭＯＳデバイス ２５ ＮＭＯＳデバイス ２８ シリコン制御整流器 ３２ アクティブ領域 ３３ フィールド酸化物 ３４ ｐ-井戸 ４２ ポリシリコン抵抗器 ４３ 入力／出力信号線 ５２ ｎ-井戸 ５０ ｐ-基板 ５４ 酸化物層 ５６ 窒化物パターン ５８ フォトレジストマスク ６２ 硼素の埋め込み層 ７０ フィールド酸化物 ７２ａ アクティブｎ＋領域 ７２ｂ アクティブｐ＋領域 ７８ ガラス層 ８０ コンタクトホール ８０ａ コンタクトパッド ８０ｂ 金属相互接続ライン ８２ａ 金属パッド ８２ｂ 金属相互接続ライン ８４ チタニウム窒化物バリアー層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モーリス エム．モル アメリカ合衆国 コロラド州 80526 フ ォート コリンズ、ラークバンティング 742 (72)発明者 ホーン ピー．ニュエン アメリカ合衆国 コロラド州 80526 フ ォート コリンズ、センチュリー ドライ ブ 3914
Claims (3)
- 【請求項１】 半導体基板上に形成された集積回路であ
って、 外部デバイスと該集積回路の信号ラインとの間で信号を
通信するためのコンタクトパッドと、 第一タイプのドーパントを第一濃度で含み、該パッドに
接続された第一半導体領域と、 第二タイプのドーパントを第二濃度で含み、該第一領域
と第一ジャンクションを形成する第二半導体領域と、 第一タイプのドーパントを第三濃度で含み、該第二領域
と第二ジャンクションを形成する第三半導体領域と、 該第三領域との第三ジャンクションを形成すると共に電
流シンクに接続された、第二タイプのドーパントを第四
濃度で含む第四領域とを含み、 該第一、第二、第三および第四領域がシリコン制御整流
器として作動し、 少なくとも該第二および第三領域の少なくとも一部が、
高濃度のドーパントを含む基板領域を有することによ
り、低いしきい値電圧をもつシリコン制御整流器を与え
ることを特徴とする集積回路。 - 【請求項２】 集積回路を製作する方法であって、 第一タイプのドーパントを含む第一井戸領域を、第二タ
イプのドーパントを含む第二領域に隣接して形成するこ
とにより、該第一および第二領域間に第一ジャンクショ
ンを形成するステップと、 該第二領域内に、高濃度で該第二タイプドーパントを含
む小領域を形成するステップと、 該小領域の上にフィールド酸化物を形成するステップ
と、 該第二タイプのドーパントを含む第三領域を形成するス
テップにして該第一および第三領域の間に第二ジャンク
ションを形成する位置に該第三領域を形成するステップ
と、 該第一タイプのドーパントを含む第四領域を形成するス
テップにして該第二および第四領域の間に第三ジャンク
ションを形成する位置に該第四領域を形成するステップ
と、 該第一領域に接続されたコンタクトパッドを形成するス
テップと、 該第四領域から電流シンクへ接続線を形成するステップ
とを含み、 該第一、第二、第三および第四領域が、該コンタクトパ
ッドと該電流シンクとの間でシリコン制御整流器として
作動するように配置されており、 該小領域が該シリコン制御整流器しきい値電圧を低下さ
せるように配置されていることを特徴とする集積回路製
作方法。 - 【請求項３】基板と、 第一最小限トリガー電圧のラッチアップに感応する厚い
フィールドデバイスを形成すべく配置されたＭＯＳ構造
体と、 該ＭＯＳ構造体に接続されたコンタクトパッドと、 該コンタクトパッドを電流シンクに接続すると共に、該
第一最小限トリガー電圧より低い予定のトリガー電圧を
有する、シリコン制御整流器とを含み、 該シリコン制御整流器が、フィールド酸化物の下側に位
置すると共に高濃度ドーパントを含んだ小領域を有す
る、半導体領域を有することにより、該シリコン制御整
流器トリガー電圧が予定トリガー電圧まで低下すること
を特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12922493A | 1993-09-29 | 1993-09-29 | |
| US08/129,224 | 1993-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169922A true JPH07169922A (ja) | 1995-07-04 |
Family
ID=22438969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223077A Pending JPH07169922A (ja) | 1993-09-29 | 1994-09-19 | シリコン制御整流器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894153A (ja) |
| JP (1) | JPH07169922A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809296A3 (en) * | 1996-05-21 | 1999-05-06 | LSI Logic Corporation | Method of fabricating a semiconductor device with protection means |
| JP2006191069A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | Ｅｓｄ保護回路及びその製造方法 |
| JP2012038974A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置 |
| CN103515359A (zh) * | 2012-06-26 | 2014-01-15 | 新加坡商格罗方德半导体私人有限公司 | 无闩锁静电放电保护 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6618233B1 (en) * | 1999-08-06 | 2003-09-09 | Sarnoff Corporation | Double triggering mechanism for achieving faster turn-on |
| EP1146560B1 (de) * | 2000-04-12 | 2006-12-06 | Infineon Technologies AG | ESD-Latch-up-Schutzschaltung für eine integrierte Schaltung |
| US6323074B1 (en) | 2000-04-24 | 2001-11-27 | Taiwan Semiconductor Manufacturing Company | High voltage ESD protection device with very low snapback voltage by adding as a p+ diffusion and n-well to the NMOS drain |
| US6465308B1 (en) | 2001-05-24 | 2002-10-15 | Taiwan Semiconductor Manufacturing Company | Tunable threshold voltage of a thick field oxide ESD protection device with a N-field implant |
| US7304354B2 (en) | 2004-02-17 | 2007-12-04 | Silicon Space Technology Corp. | Buried guard ring and radiation hardened isolation structures and fabrication methods |
| US7773442B2 (en) * | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US9842629B2 (en) | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| EP1949425A4 (en) * | 2005-10-14 | 2010-08-18 | Silicon Space Technology Corp | RADIATION-HARDENED INSULATION STRUCTURES AND MANUFACTURING METHOD |
| WO2008019329A2 (en) * | 2006-08-04 | 2008-02-14 | Silicon Space Technology Corporation | Improved radiation immunity of integrated circuits using backside die contact and electrically conductive layers |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077591A (en) * | 1986-09-30 | 1991-12-31 | Texas Instruments Incorporated | Electrostatic discharge protection for semiconductor input devices |
| US5274262A (en) * | 1989-05-17 | 1993-12-28 | David Sarnoff Research Center, Inc. | SCR protection structure and circuit with reduced trigger voltage |
| US5465189A (en) * | 1990-03-05 | 1995-11-07 | Texas Instruments Incorporated | Low voltage triggering semiconductor controlled rectifiers |
| US5225702A (en) * | 1991-12-05 | 1993-07-06 | Texas Instruments Incorporated | Silicon controlled rectifier structure for electrostatic discharge protection |
| US5268588A (en) * | 1992-09-30 | 1993-12-07 | Texas Instruments Incorporated | Semiconductor structure for electrostatic discharge protection |
| US5493133A (en) * | 1994-06-30 | 1996-02-20 | Texas Instruments Incorporated | PNP punchthrough-assisted protection device for special applications in CMOS technologies |
| US5473169A (en) * | 1995-03-17 | 1995-12-05 | United Microelectronics Corp. | Complementary-SCR electrostatic discharge protection circuit |
-
1994
- 1994-09-19 JP JP6223077A patent/JPH07169922A/ja active Pending
-
1996
- 1996-04-01 US US08/625,986 patent/US5894153A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809296A3 (en) * | 1996-05-21 | 1999-05-06 | LSI Logic Corporation | Method of fabricating a semiconductor device with protection means |
| JP2006191069A (ja) * | 2004-12-30 | 2006-07-20 | Magnachip Semiconductor Ltd | Ｅｓｄ保護回路及びその製造方法 |
| JP2012038974A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置 |
| CN103515359A (zh) * | 2012-06-26 | 2014-01-15 | 新加坡商格罗方德半导体私人有限公司 | 无闩锁静电放电保护 |
| TWI511262B (zh) * | 2012-06-26 | 2015-12-01 | Globalfoundries Sg Pte Ltd | 無閂鎖靜電放電保護 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5894153A (en) | 1999-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6909149B2 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| KR0139648B1 (ko) | 트리거 전압이 낮은 scr 보호장치 및 보호회로 | |
| US6850397B2 (en) | Silicon controlled rectifier electrostatic discharge protection device for power supply lines with powerdown mode of operation | |
| US6791122B2 (en) | Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering | |
| US20050212051A1 (en) | Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies | |
| US5821572A (en) | Simple BICMOS process for creation of low trigger voltage SCR and zener diode pad protection | |
| US8842400B2 (en) | Initial-on SCR device on-chip ESD protection | |
| US6645802B1 (en) | Method of forming a zener diode | |
| US6521952B1 (en) | Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection | |
| US6964883B2 (en) | Bi-directional silicon controlled rectifier for electrostatic discharge protection | |
| US20030075726A1 (en) | Method of forming a substrate-triggered scr device in cmos technology | |
| EP0546698A1 (en) | An electrostatic discharge protection structure | |
| US5894153A (en) | Field implant for silicon controlled rectifier | |
| US5504362A (en) | Electrostatic discharge protection device | |
| US20050006706A1 (en) | Symmetrical high frequency SCR structure and method | |
| US6462380B1 (en) | ESD protection circuit for advanced technologies | |
| EP0822596A2 (en) | Improvements in or relating to integrated circuits | |
| US5607867A (en) | Method of forming a controlled low collector breakdown voltage transistor for ESD protection circuits | |
| US5539233A (en) | Controlled low collector breakdown voltage vertical transistor for ESD protection circuits | |
| US6002567A (en) | ESD protection for high voltage level input for analog application | |
| EP0688054A2 (en) | Electrostatic discharge protection for integrated circuit semiconductor device | |
| Bourgeat et al. | ESD Protection Based on Stacked SCRs With Adjustable Triggering Voltage for CMOS High-Voltage Application |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041227 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050314 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050613 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050809 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050711 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051205 |