TWI511262B - 無閂鎖靜電放電保護 - Google Patents

無閂鎖靜電放電保護 Download PDF

Info

Publication number
TWI511262B
TWI511262B TW102119071A TW102119071A TWI511262B TW I511262 B TWI511262 B TW I511262B TW 102119071 A TW102119071 A TW 102119071A TW 102119071 A TW102119071 A TW 102119071A TW I511262 B TWI511262 B TW I511262B
Authority
TW
Taiwan
Prior art keywords
contact
polarity type
region
electrostatic discharge
discharge module
Prior art date
Application number
TW102119071A
Other languages
English (en)
Other versions
TW201413909A (zh
Inventor
Da Wei Lai
Handoko Linewih
Original Assignee
Globalfoundries Sg Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Globalfoundries Sg Pte Ltd filed Critical Globalfoundries Sg Pte Ltd
Publication of TW201413909A publication Critical patent/TW201413909A/zh
Application granted granted Critical
Publication of TWI511262B publication Critical patent/TWI511262B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

無閂鎖靜電放電保護
本發明涉及一種靜電放電(electrostatic discharge；ESD)模組。
由靜電產生的靜電放電(ESD)其特徵通常在於快速瞬間高電壓放電。ESD事件可出現在電性及電子電路中，如積體電路(IC)。其可產生足以對連接於例如積體電路輸入及/或輸出的裝置造成破壞性擊穿的高電壓。
保護IC免於ESD的方式是使用矽控整流器(silicon controlled rectifier；SCR)。然而，習知的SCR電路在正常IC操作期間受制於閂鎖(latch up)。閂鎖影響IC的操作而造成缺陷。
因此，期望有能夠快速觸發以避免破壞內部電路並且在正常操作期間不出現閂鎖的ESD保護電路。
呈現一種ESD模組。ESD模組包括基板中的第一部分(first portion；FP)。FP包括第二極性類型的FP井區(well)以及第一與第二FP接觸區。第一FP接觸區為第一極性類型FP接觸區以及第二FP接觸區為第二極性類型FP接觸區。ESD模組也包括基板中的第二部分(second portion；SP)。SP包括第一極性類型 的SP井區以及第一與第二SP接觸區。第一SP接觸區為第一極性類型SP接觸區以及第二SP接觸區為第二極性類型SP接觸區。中間區(intermediate portion；IP)在基板中置於基板中的第一與第二部分之間。IP包括第二極性類型的IP井區。中間部分提升ESD模組的觸發電流及保持電壓以防止在正常裝置操作期間的閂鎖。
在另一具體實施例中，揭露一種ESD模組。ESD模組包括基板中的第一部分(FP)、第二部分(SP)以及中間部分(IP)。FP包括第二極性類型的FP井區以及第一、第二和第三FP接觸區。第一與第三FP接觸區為第一極性類型FP接觸區。第二FP接觸區為第二極性類型FP接觸區。SP包括第一極性類型的SP井區以及第一與第二SP接觸區。第一SP接觸區為第一極性類型SP接觸區以及第二SP接觸區為第二極性類型SP接觸區。IP置於基板中的FP與SP之間。IP包括第二極性類型的IP井區。IP提升ESD模組的觸發電流及保持電壓以防止在正常裝置操作期間的閂鎖。
在又一具體實施例中，呈現一種形成裝置的方法。本方法包括提供製備有ESD模組的基板。ESD模組包括基板中的第一部分(FP)。FP包括第二極性類型的FP井區以及第一與第二FP接觸區。第一FP接觸區為第一極性類型FP接觸區以及第二FP接觸區為第二極性類型FP接觸區。ESD模組也包括基板中的第二部分(SP)。SP包括第一極性類型的SP井區以及第一與第二SP接觸區。第一SP接觸區為第一極性類型SP接觸區以及第二SP接觸區為第二極性類型SP接觸區。ESD模組也包括在基板中置於基板中的FP與SP之間的中間部分(IP)。IP包括第二極性類 型的IP井區。IP提升ESD模組的觸發電流及保持電壓以防止在正常裝置操作期間的閂鎖。
本文所揭露具體實施例的這些及其它優點及特徵透過參照以下說明及附加圖式將變得顯而易知。另外，要理解的是，本文所述各種具體實施例的特徵不互斥並且可有各種組合及排列。
100‧‧‧裝置
102‧‧‧第一接端、接墊
105‧‧‧半導體基板
106‧‧‧第二接端
108‧‧‧第三接端、低電源
110‧‧‧ESD模組
170‧‧‧內部電路
200‧‧‧ESD寄生電路
220‧‧‧第一部分(FP)
222‧‧‧FP井區
224‧‧‧第一FP接觸區
228‧‧‧第二FP接觸區
235‧‧‧第三FP接觸區
240‧‧‧第二部分(SP)
242‧‧‧SP井區
244‧‧‧第一SP接觸區
248‧‧‧第二SP接觸區
260‧‧‧中間部分(IP)
262‧‧‧IP井區
268‧‧‧IP接觸區
280I ‧‧‧中間隔離區
2801 ‧‧‧FP隔離區
2802 ‧‧‧SP隔離區
310‧‧‧曲線
320‧‧‧曲線
B1‧‧‧第一基極端
B2‧‧‧第二基極端
B3‧‧‧第三基極端
C1‧‧‧第一集極端
C2‧‧‧第二集極端
C3‧‧‧第三集極端
E1‧‧‧第一射極端
E2‧‧‧第二射極端
E3‧‧‧第三射極端
It ‧‧‧觸發電流
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
N4‧‧‧第四節點
Q1‧‧‧第一雙極接面電晶體(BJT)
Q2‧‧‧第二雙極接面電晶體(BJT)
Q3‧‧‧第三雙極接面電晶體(BJT)
Rn‧‧‧第一電阻器
Rp‧‧‧第二電阻器
Vh ‧‧‧保持電壓
在圖式中，相同的元件符號在各圖示中普遍意指相同的部件。還有，圖式未必依比例繪製，在描述本發明的原理時通常加強重點。在以下的說明中，本發明的各種具體實施例是引用以下圖式予以說明，其中：第1a至1d圖顯示裝置一部分的具體實施例；第2圖顯示ESD模組一具體實施例的寄生電路；以及第3圖顯示ESD模組一具體實施例的操作曲線。
具體實施例普遍設及半導體裝置。在一具體實施例中，裝置包括ESD電路。ESD電路，例如，在ESD事件期間動作(activate)以耗散(dissipate)高電流。裝置，例如，可為任何半導體裝置類型，如積體電路(IC)。IC可與例如電子產品、電腦、顯示器、行動電話、以及個人數位助理器(PDA)合併或搭配使用。該裝置也可合併至其他類型的產品。
第1a至1d圖顯示裝置100的一部分具體實施例的剖面圖。請參閱第1a至1d圖，裝置在半導體基板105中形成。在一具體實施例中，基板為矽基板。也可使用其他類型半導體基 板，包括絕緣層上半導體(semiconductor-on-insulator)基板。在一具體實施例中，基板可為具有第一極性類型摻質(dopant)的輕度摻雜矽基板。輕度摻雜基板的摻質濃度可為大約1.7e15cm-3 。也可使用其他摻質濃度。在一具體實施例中，第二極性類型可為p型。例如，基板可為輕度摻雜p型基板。提供本質或n型摻雜基板也可有用。P型摻質，例如，包括硼(B)、鋁(Al)、銦(In)或其組合，而n型摻質可包括磷(P)、砷(As)、銻(Sb)或其組合。
裝置包括ESD模組110。ESD模組可包括用以隔離ESD模組的隔離區(未顯示)。隔離區，例如，可圍繞ESD模組。隔離區可為凹溝隔離區(trench isolation region)。隔離區，例如，為淺凹溝隔離(STI)區。也可使用其他類型或配置的隔離區。
在一具體實施例中，ESD模組為基於ESD模組的矽控整流器(SCR)。根據一具體實施例，ESD模組包括介於第一部分(FP)220與第二部分(SP)240之間的中間部分(IP)260。所述部分的作用為ESD模組的接端(terminal)。例如，第一、第二、以及第三接端102、106以及108耦接於FP、SP以及IP。在一具體實施例中，第一接端耦接至接墊(pad)。接墊例如為裝置的I/O接墊。第二接端耦接於低電源。低電源例如為接地或VSS 。在一具體實施例中，第三接端耦接於高電源，如第1a圖及第1c圖所示。高電源例如為VDD 。例如，第三接端對IP施加偏壓。在其他具體實施例中，如第1b圖及第1d圖所示，IP是浮動或未施加偏壓。也可使用其他類型電源或接端耦接配置。
複請參閱第1a至1d圖，內部電路170耦接於接墊。內部電路例如為I/O電路，如反向器(inverter)。其他類型內部電路 也可耦接於接墊。內部電路耦接於高與低電源之間，如VDD 及VSS 。
在一具體實施例中，FP包括FP井區222。FP井區摻有第二極性類型摻質。IP包括IP井區262。與FP井區類似，IP井區包括第二極性類型摻質。在一具體實施例中，SP包括SP井區242，如圖1a至圖1b所示。SP井區摻有第一極性類型摻質。例如，基板可呈本質性或輕度摻有極性類型與SP井區相同以及與FP和IP井區相反的摻質。所述井區最好為中間摻雜井區。提供輕度摻雜井區也可有用。例如，所述井區的摻質濃度可為大約1e15至1e17cm-3 。也可使用其他摻質濃度。較高的摻質濃度使ESD模組的觸發電壓下降。
在某些具體實施例中，可提供輕度及中間摻雜井區的組合。在一具體實施例中，SP井區可為輕度摻雜井區，而FP與IP井區為中間摻雜井區。若基板為輕度摻雜的第一極性類型井區，則基板可當作SP井區。例如，使用輕度摻雜的p型基板時，SP井區可為基板，如第1c至1d圖所示。也可使用其他井區配置。
複請參閱第1a至1d圖，所述井區彼此橫向易位(laterally displaced)，井區之間有分離區。橫向為沿著或平行於基板表面的方向。分離區可由基板提供。可在井區之間提供中間隔離區280I 。例如，中間隔離區可置於分離區中。中間隔離區，例如，圍繞中間部分。也可使用其他隔離區配置。在某些具體實施例中，未提供中間隔離區。在所述具體實施例中，藉由基板使井區分開。若如第1c至1d圖所示藉由基板提供SP井區，則SP與IP井區之間未分開。
複請參閱第1a至1d圖，FP包括第一與第二FP接 觸區224與228。第一FP接觸區為第一極性類型接觸區以及第二FP接觸區為第二極性類型接觸區。也可以是，第一FP接觸區為第二極性類型接觸區以及第二FP接觸區為第一極性類型接觸區。第一與第二FP接觸區作為第一接端的接觸區。例如，第一與第二FP接觸區共同耦接於接墊或電力軌(VDD )。
在一具體實施例中，FP包括第三FP接觸區235。第三FP接觸區部份置於FP區內並且與介於FP與IP之間的基板接觸。第三FP接觸區為第一極性類型接觸區。在一具體實施例中，FP隔離區2801 使FP接觸區分開。在其他具體實施例中，沒有FP隔離區使FP接觸區分開。例如，FP接觸區可藉由基板予以分開。FP接觸區也可為對接區。
SP包括第一與第二SP接觸區244與248。第一SP接觸區為第一極性類型接觸區以及第二SP接觸區為第二極性類型接觸區。也可以是，第一SP接觸區為第二極性類型接觸區以及第二SP接觸區為第一極性類型接觸區。第一與第二FP接觸區作為第二接端的接觸區。例如，第一與第二FP接觸區耦接於低電源，如VSS 。在一具體實施例中，SP隔離區2802 使第一與第二SP接觸區分開。在其他具體實施例中，沒有SP隔離區使第一與第二SP接觸區分開。例如，第一與第二SP接觸區可藉由基板予以分開。第一與第二SP接觸區也可為對接區。
在一具體實施例中，IP部分包括IP接觸區268。IP接觸區為第二極性類型接觸區。例如，IP接觸區的極性類型與IP井區相同。IP接觸區作為對第三接端的接觸區。例如，IP接觸區耦接於高電源，如VDD 。若IP部分呈浮動，則不需要IP接觸區。
在一具體實施例中，接觸區為重度摻雜區。例如，接觸區的摻質濃度為大約1e19至1e20 cm-3 。也可使用其他摻質濃度的接觸區。另外，金屬矽化物接觸件可置於接觸區的表面上。矽化物接觸件，例如，降低接觸電阻。
如圖所示，放置FP與SP的第一與第二接觸區以致第二接觸區鄰近IP。要理解的是，也可使用其他第一與第二接觸區配置。例如，接觸區的位置可互換。
另外，顯示具有不同寬度的隔離區。要理解的是，圖式可未依比例繪製。可根據例如隔離需要設計隔離區的尺寸。這可意謂著隔離區可具有相同或不同寬度。在一具體實施例中，ESD模組的各種元件與現有製程相容。例如，各種元件與現有的互補式金氧半(CMOS)製程相容。例如，隔離區、摻雜井區以及接觸區具有如現有製程所使用一般的相同或類似參數。如此，不需額外處理步驟就可形成具有裝置的ESD模組。在其他具體實施例中，ESD模組的各種元件可視設計需求予以客制化。
IP與第三FP接觸區使ESD模組的觸發電壓下降。結果是快速觸發防止或降低ESD事件對內部電路所造成的潛在破壞。另外，IP及第三FP接觸區提升ESD模組的觸發電流而在正常操作期間防止閂鎖。再者，ESD模組的尺寸可小到足以放入接合接墊區。這無需增加晶片尺寸就可生產堅實的ESD模組。
第2圖提供ESD模組的寄生電路200的簡化電路圖。請參閱第1a至1d圖及第2圖，寄生電路包括介於接墊102與低電源108之間的第一、第二及第三雙極接面電晶體(bipolar junction transistor；BJT)Q1、Q2及Q3。
第一電晶體Q1包括第一射極端E1、第一基極端B1以及第一集極端C1。類似地，Q2包括第二射極端E2、第二基極端B2以及第二集極端C2；Q3包括第三射極端E3、第三基極端B3以及第三集極端C3。在一具體實施例中，Q1為pnp型電晶體而Q2及Q3則為npn型電晶體。
在一具體實施例中，E1藉由第一FP接觸區予以形成。例如，E1為重度摻雜的p型第一FP接觸區。P型基板形成C1而B1藉由n型摻雜的FP井區予以形成。這產生第一個垂直pnp型電晶體。例如，垂直pnp型電晶體沿著垂直於基板表面的方向形成。接墊耦接於E1而C1藉由p型基板或p型摻雜的SP井區所形成的第二電阻器Rp予以耦接至低電源。基極藉由n型摻雜的FP井區所形成的第一電阻器Rn予以耦接至接墊。B1與Rn之間的連接形成第一節點N1。
如圖所示，Q2與Q3在接墊與低電源之間串接。例如，C3耦接於N1、E3耦接於C2以及E2耦接於低電源。在一具體實施例中，C3由n型摻雜的FP井區所形成、B3由p型基板所形成以及E3由n型摻雜的IP井區所形成。這形成了第三橫向npn電晶體。例如，第三橫向電晶體平行於基板表面。C2由n型摻雜的IP井區所形成、B2由p型基板或p型摻雜的SP井區所形成而E2則由n型摻雜的第二SP接觸區所形成。低電源耦接於E2、並且藉由第二電阻器Rp耦接至B2與B3。B2與Rp之間的連接形成第二節點N2以及B3與C1之間的連接形成第三節點N3。
E3與C2之間的連接形成第四節點N4。在一具體實施例中，N4耦接於高電源，如VDD 。在其他具體實施例中，N4呈 浮動。
如圖所示，由於IP井區，寄生電路為pnpnpn結構。在正常操作下(例如，無ESD事件)，ESD模組未在pnpnpn結構中形成任何電流路徑。例如，由接墊至低與高電源未形成電流路徑。在一具體實施例中，B1與C1所形成的PN接面為逆向偏壓。這防止在ESD模組中形成電流路徑。如此，ESD模組未影響保護裝置或電路的操作。
另一方面，ESD事件使ESD電路在pnpnpn結構中形成如箭號290所指的電流路徑以釋放ESD應力(stress)。例如，電流路徑使TLP電流耗散至低電源。
第3圖顯示基於SCR的ESD模組具體實施例使用100奈秒(ns)脈寬TLP的IV曲線。曲線310對應於具有IP井區偏壓於3.3V的基於SCR的ESD模組；曲線320對應於具有IP井區無偏壓的基於SCR的ESD模組。由曲線可知，在IP井區未偏壓的情況下，基於ESD的模組具有例如約300mA的高觸發電流It ，以及至少約6.7V的高保持電壓Vh 。可藉由以例如3.3V的VDD 對IP井區施加偏壓而將保持電壓提升至大約8V。由於It >200mA以及Vh 高於裝置操作電壓，ESD模組在正常操作期間無閂鎖。
不受限於理論，相信產生額外寄生BJT的IP井區使電流深入基板。這導致較高的觸發電流。
本發明可用其他特定形式予以具體實施而不脫離其精神或重要特徵。因此，前述具體實施例是全面視為描述性質而非使本發明受限於本文所述。本發明的範疇因而藉由附加的申請專利範圍予以指示，而非前述說明，並且申請專利範圍均等意義 及範圍內的所有變更都意欲含括在本文中。
100‧‧‧裝置
102‧‧‧第一接端、接墊
105‧‧‧半導體基板
106‧‧‧第二接端
108‧‧‧第三接端、低電源
110‧‧‧ESD模組
170‧‧‧內部電路
220‧‧‧第一部分(FP)
222‧‧‧FP井區
224‧‧‧第一FP接觸區
228‧‧‧第二FP接觸區
235‧‧‧第三FP接觸區
240‧‧‧第二部分(SP)
242‧‧‧SP井區
244‧‧‧第一SP接觸區
248‧‧‧第二SP接觸區
260‧‧‧中間部分(IP)
262‧‧‧IP井區
268‧‧‧IP接觸區
280I ‧‧‧中間隔離區
2801 ‧‧‧FP隔離區
2802 ‧‧‧SP隔離區

Claims (19)

  1. 一種靜電放電模組，包含：基板中的第一部分FP，該FP包括第二極性類型的FP井區和第一與第二FP接觸區，該第一FP接觸區為第一極性類型FP接觸區以及該第二FP接觸區為第二極性類型FP接觸區；該基板中的第二部分SP，該SP包括第一極性類型的SP井區和第一與第二SP接觸區，該第一SP接觸區為第一極性類型SP接觸區以及該第二SP接觸區為第二極性類型SP接觸區；在該基板中置於該基板中的該FP與SP之間的中間部分IP，該IP包括第二極性類型的IP井區；其中，該IP提升該靜電放電模組的觸發電流與保持電壓，以防止在正常裝置操作期間的閂鎖；以及寄生電路，其中，該寄生電路包含第一、第二以及第三雙極接面電晶體BJT，其中，該第一BJT為pnp電晶體以及該第二與第三BJT為npn電晶體。
  2. 如申請專利範圍第1項所述之靜電放電模組，其中，該第一極性類型為p型以及該第二極性類型為n型。
  3. 如申請專利範圍第1項所述之靜電放電模組，包含基於矽控整流器SCR的靜電放電模組。
  4. 如申請專利範圍第1項所述之靜電放電模組，其中，該FP包括為第一極性類型FP接觸區的第三FP接觸區。
  5. 如申請專利範圍第4項所述之靜電放電模組，其中，該第三FP接觸區部份置於該FP內並且與介於該FP與IP之間的該基板接觸。
  6. 如申請專利範圍第1項所述之靜電放電模組，其中，該FP耦接於接墊。
  7. 如申請專利範圍第6項所述之靜電放電模組，其中，該第一與第二FP接觸區共同耦接於該接墊。
  8. 如申請專利範圍第1項所述之靜電放電模組，其中，該IP耦接於高電源VDD 。
  9. 如申請專利範圍第8項所述之靜電放電模組，其中，該IP包含為第二極性類型IP接觸區的IP接觸區。
  10. 如申請專利範圍第9項所述之靜電放電模組，其中，該IP接觸區耦接於該高電源VDD 。
  11. 如申請專利範圍第1項所述之靜電放電模組，其中，該SP耦接於低電源VSS 。
  12. 如申請專利範圍第11項所述之靜電放電模組，其中，該第一與第二SP接觸區共同耦接於低電源VSS 。
  13. 如申請專利範圍第1項所述之靜電放電模組，其中，該第一BJT包含：耦接於接墊的第一射極；藉由該SP井區所形成的第二電阻器Rp而耦接於低電源的第一集極；以及藉由該FP井區所形成的第一電阻器Rn而耦接於該接墊的第一基極，介於該第一基極與Rn之間的連接形成第一節點N1。
  14. 如申請專利範圍第13項所述之靜電放電模組，其中，該第二BJT包含： 由該第二SP接觸區所形成的第二射極，該第二射極耦接於該低電源；由該SP井區所形成的第二基極，該第二基極耦接於該低電源；以及由該IP井區所形成的第二集極。
  15. 如申請專利範圍第14項所述之靜電放電模組，其中，該第三BJT包含：由該IP井區所形成的第三射極，該第三射極耦接於該第二集極；由該基板所形成的第三基極，該第三基極耦接於該低電源；由該FP井區所形成的第三集極，該第三集極耦接於該第一節點N1。
  16. 一種靜電放電模組，包含：基板中的第一部分FP，該FP包括第二極性類型的FP井區以及第一、第二和第三FP接觸區，該第一與第三FP接觸區為第一極性類型FP接觸區，該第二FP接觸區為第二極性類型FP接觸區；該基板中的第二部分SP，該SP包括第一極性類型的SP井區以及第一與第二SP接觸區，該第一SP接觸區為第一極性類型SP接觸區以及該第二SP接觸區為第二極性類型SP接觸區；在該基板中置於該基板中的該FP與SP之間的中間部分IP，該IP包括第二極性類型的IP井區；以及 其中，該IP提升該靜電放電模組的觸發電流與保持電壓，以防止在正常裝置操作期間的閂鎖。
  17. 如申請專利範圍第16項所述之靜電放電模組，其中，該FP耦接於接墊。
  18. 如申請專利範圍第16項所述之靜電放電模組，其中，該IP耦接於高電源VDD 。
  19. 一種形成裝置的方法，包含：提供製備有靜電放電模組的基板，其中，該靜電放電模組包含：基板中的第一部分FP，該FP包括第二極性類型的FP井區和第一、第二與第三FP接觸區，該第一與第三FP接觸區為第一極性類型FP接觸區以及該第二FP接觸區為第二極性類型FP接觸區；該基板中的第二部分SP，該SP包括第一極性類型的SP井區和第一與第二SP接觸區，該第一SP接觸區為第一極性類型SP接觸區以及該第二SP接觸區為第二極性類型SP接觸區；在該基板中置於該基板中的該FP與SP之間的中間部分IP，該IP包括第二極性類型的IP井區；以及其中，該IP提升該靜電放電模組的觸發電流與保持電壓，以防止在正常裝置操作期間的閂鎖。
TW102119071A 2012-06-26 2013-05-30 無閂鎖靜電放電保護 TWI511262B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/533,959 US8710545B2 (en) 2012-06-26 2012-06-26 Latch-up free ESD protection

Publications (2)

Publication Number Publication Date
TW201413909A TW201413909A (zh) 2014-04-01
TWI511262B true TWI511262B (zh) 2015-12-01

Family

ID=49773673

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102119071A TWI511262B (zh) 2012-06-26 2013-05-30 無閂鎖靜電放電保護

Country Status (3)

Country Link
US (1) US8710545B2 (zh)
CN (1) CN103515359B (zh)
TW (1) TWI511262B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102238544B1 (ko) 2014-12-08 2021-04-09 삼성전자주식회사 정전기 방전 보호 장치 및 이를 포함하는 전자 장치
US9735144B2 (en) * 2015-02-11 2017-08-15 Mediatek Inc. Electrostatic discharge (ESD) protection device
CN108389890B (zh) * 2018-01-12 2022-01-07 矽力杰半导体技术(杭州)有限公司 场效应晶体管及其制造方法
US10361186B1 (en) * 2018-02-07 2019-07-23 Infineon Technologies Ag Suppression of parasitic discharge path in an electrical circuit
TWI819717B (zh) * 2022-07-25 2023-10-21 國立陽明交通大學 半導體裝置及其製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169922A (ja) * 1993-09-29 1995-07-04 At & T Global Inf Solutions Internatl Inc シリコン制御整流器
TW200531255A (en) * 2004-02-06 2005-09-16 Magnachip Semiconductor Ltd Device for electrostatic discharge protection and circuit thereof
US20080259511A1 (en) * 2007-04-19 2008-10-23 Eugene Worley Stacked ESD Protection Circuit Having Reduced Trigger Voltage
US20080277689A1 (en) * 2002-04-12 2008-11-13 Nec Electronics Corporation Electro-static discharge protection device
KR20100125667A (ko) * 2009-05-21 2010-12-01 주식회사 하이닉스반도체 반도체 장치
KR20110097506A (ko) * 2010-02-25 2011-08-31 주식회사 하이닉스반도체 하이브리드 정전기 방전 보호장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754380A (en) * 1995-04-06 1998-05-19 Industrial Technology Research Institute CMOS output buffer with enhanced high ESD protection capability
TW479342B (en) * 2001-01-05 2002-03-11 Macronix Int Co Ltd Electrostatic discharge protection circuit of input/output pad
WO2002075892A1 (en) * 2001-03-16 2002-09-26 Sarnoff Corporation Electrostatic discharge protection structures having high holding current for latch-up immunity
TW493265B (en) * 2001-08-16 2002-07-01 Winbond Electronics Corp ESD protection circuit with high trigger current
US20030042498A1 (en) * 2001-08-30 2003-03-06 Ming-Dou Ker Method of forming a substrate-triggered SCR device in CMOS technology
US20070120196A1 (en) * 2005-11-28 2007-05-31 Via Technologies, Inc. Of R.O.C. Prevention of latch-up among p-type semiconductor devices
US8853784B2 (en) * 2012-01-19 2014-10-07 Globalfoundries Singapore Pte. Ltd. ESD protection circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169922A (ja) * 1993-09-29 1995-07-04 At & T Global Inf Solutions Internatl Inc シリコン制御整流器
US20080277689A1 (en) * 2002-04-12 2008-11-13 Nec Electronics Corporation Electro-static discharge protection device
TW200531255A (en) * 2004-02-06 2005-09-16 Magnachip Semiconductor Ltd Device for electrostatic discharge protection and circuit thereof
US20080259511A1 (en) * 2007-04-19 2008-10-23 Eugene Worley Stacked ESD Protection Circuit Having Reduced Trigger Voltage
KR20100125667A (ko) * 2009-05-21 2010-12-01 주식회사 하이닉스반도체 반도체 장치
KR20110097506A (ko) * 2010-02-25 2011-08-31 주식회사 하이닉스반도체 하이브리드 정전기 방전 보호장치

Also Published As

Publication number Publication date
US8710545B2 (en) 2014-04-29
US20130341675A1 (en) 2013-12-26
CN103515359B (zh) 2016-06-01
TW201413909A (zh) 2014-04-01
CN103515359A (zh) 2014-01-15

Similar Documents

Publication Publication Date Title
US9343413B2 (en) ESD protection for high voltage applications
TWI496265B (zh) 用於靜電放電保護之半導體裝置
US20140291765A1 (en) Esd protection structure and esd protection circuit
US8513737B2 (en) ESD protection element
US7282767B2 (en) Guardwall structures for ESD protection
US10262987B2 (en) Electrostatic discharge protection circuit
TWI511262B (zh) 無閂鎖靜電放電保護
JP2010182727A (ja) 半導体装置
JP3888912B2 (ja) 半導体集積回路装置
KR100750588B1 (ko) 정전기 방전 보호회로
TWI520298B (zh) 免於閂鎖之靜電放電保護
KR20150028723A (ko) 정전기 방전 보호 개선 장치
CN110600465B (zh) 半导体结构
JP4504664B2 (ja) 静電気放電保護素子及び静電気放電保護回路
JP2011171762A (ja) 静電気放電保護素子
TW201717351A (zh) 一種半導體裝置
TW501263B (en) MOS structure with improved substrate-triggered effect for on-chip ESD protection
TW202111911A (zh) 低觸發電壓靜電放電防護元件
JP2014056972A (ja) 静電破壊保護回路及び半導体集積回路
US11837600B2 (en) Electrostatic discharge protection apparatus and its operating method
Do et al. A Design of Whole-chip ESD Protection Circuit with SCR-based I/O and LIGBT-based Power Clamp
KR102139088B1 (ko) 높은 홀딩 전류를 갖는 정전기 방전 보호소자
TWI686915B (zh) 半導體結構
Koo et al. Electrical characteristics of novel ESD protection devices for I/O and power clamp
US9735144B2 (en) Electrostatic discharge (ESD) protection device