JP2011171762A - 静電気放電保護素子 - Google Patents

Abstract

【課題】耐ＥＳＤ保護性能及び耐ラッチアップ性能の双方が優れ、レイアウト面積が小さい静電気放電保護素子を提供する。
【解決手段】静電気放電保護素子は、半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、半導体基板の表面に第１の第１導電型ウエルを囲むように形成され第１の第１導電型ウエルにおける第１方向に直交する第２方向に延びる端縁に接し第１方向に延びる端縁には接しておらず基準電位が印加される第２の第１導電型ウエルと、を有する。前記第１の第１導電型ウエルの前記第１方向に延びる端縁と前記第２の第１導電型ウエルとの間の領域の抵抗率は、前記第１及び第２の第１導電型ウエルの抵抗率よりも高い。
【選択図】図９

Description

本発明は、半導体集積回路中に形成され回路素子を静電気放電による破壊から保護する静電気放電保護素子に関し、特に、複数個のＭＯＳ型保護素子が相互に並列に接続された静電気放電保護素子に関する。

近時、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）集積回路中に設けられる静電気放電保護素子（以下、ＥＳＤ（Electro Static Discharge）保護素子ともいう）は、ダイオード又は抵抗素子からなるＥＳＤ保護素子から、より抵抗が低く放電能力が高い寄生バイポーラ動作を利用したＭＯＳ型保護素子に置き換わってきた。このＭＯＳ型保護素子はＭＯＳＦＥＴ（MOS Field Effect Transistor：電界効果型ＭＯＳトランジスタ）のスナップバック現象を利用した保護素子である。

図１２はＥＳＤ保護素子を入力回路に組み込んだ半導体装置を示す回路図である。図１２に示すように、この半導体装置においては、保護すべき内部回路の入力バッファ１０１が設けられており、この入力バッファ１０１に配線１０２を介して入力パッド１０３が接続されている。また、入力バッファ１０１は電源電位配線ＶＤＤ及び接地電位配線ＧＮＤに接続されている。そして、配線１０２と接地電位配線ＧＮＤとの間には、１次保護素子１０４及び２次保護素子１０５が相互に並列に接続されている。１次保護素子１０４及び２次保護素子１０５は夫々ＥＳＤ保護素子である。１次保護素子１０４は配線１０２における入力パッド１０３側に接続されており、２次保護素子１０５は配線１０２における入力バッファ１０１側に接続されている。また、配線１０２における１次保護素子１０４との接続点と２次保護素子１０５との接続点との間には、入力保護抵抗１０６が設けられている。

外部から入力パッド１０３にＥＳＤ電流等のサージ電流が入力されると、１次保護素子１０４が低抵抗になり、サージ電流の大部分を接地電位配線ＧＮＤに放電する。また、内部回路の近傍に２次放電保護素子１０５を配置して、過大な電圧が内部回路に印加されることを防いでいる。

次に、ＥＳＤ保護素子の動作原理について説明する。図１３はＭＯＳ型ＥＳＤ保護素子を示す断面図であり、図１４は、横軸にＥＳＤ保護素子の１つのフィンガーに印加される電圧をとり、縦軸にこのフィンガーに流れる電流をとって、各フィンガーの動作を示すグラフ図である。図１３に示すように、ＥＳＤ保護素子においては、例えばＰ型シリコンからなるＰ型基板１１２の表面に、Ｐウエル１１３が形成されている。このＰウエル１１３の表面には選択的にＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域１１４が形成されており、Ｐウエル１１３の表面を複数の領域に区画している。

そして、Ｐウエル１１３の表面における一つの領域には、１対のＮ^＋領域が相互に離隔して形成されており、夫々ソース領域１１５及びドレイン領域１１６となっている。ソース領域１１５は接地電位配線ＧＮＤに接続されており、ドレイン領域１１６は入力パッド１０３に接続されている。また、ソース領域１１５とドレイン領域１１６との間の領域はチャネル領域１１７となっており、Ｐ型基板１１２上におけるチャネル領域１１７の直上域には、ゲート酸化膜（図示せず）を介してゲート電極１１８が設けられている。そして、１組のソース領域１１５、ドレイン領域１１６、チャネル領域１１７、ゲート酸化膜及びゲート電極１１８により１つのＭＯＳＦＥＴが構成されており、１つのＭＯＳＦＥＴが１つのフィンガー１１１となっている。なお、図１３においては、１本のフィンガーしか図示していないが、ＭＯＳ型ＥＳＤ保護素子においては、複数のフィンガーが設けられている。

一方、Ｐウエル１１３の表面におけるソース領域１１５及びドレイン領域１１６が形成されている領域（以下、トランジスタ形成領域ともいう）からＳＴＩ領域１１４によって離隔された他の領域には、Ｐ^＋領域が形成されており、ガードリング１１９となっている。ガードリング１１９には接地電位が印加されている。

以下、図１３に示すＥＳＤ保護素子の動作について説明する。ドレイン領域１１６にサージ電流が流入すると、ドレイン電圧が上昇する。そして、このドレイン電圧が図１４に示す電圧Ｖｔ０以上になると、ドレイン領域１１６とチャネル領域１１７との界面のＰＮ接合面においてアバランシェブレークダウンが始まり、電子及びホールが対生成する。このうち電子はドレイン領域１１６に吸収される。一方、ホールは基板電流となってＰウエル１０３内を流れ、最終的には大部分がガードリング１１９に到達する。

この場合の素子動作は、ソース領域１１５がエミッタであり、ガードリング１１９を含むＰ型基板１１２はベースであり、ドレイン領域１１６がコレクタである寄生バイポーラトランジスタの動作として説明できる。即ち、Ｐ型基板１１２内を流れる基板電流により、Ｐ型基板１１２内においてこの電流とＰ型基板１１２の抵抗との積に相当する電位差が生じ、Ｐ型基板１１２におけるソース領域１１５の底面付近の電位が、ガードリング１１９に対して上昇する。

そして、図１４に示すように、ＥＳＤ保護素子１１１に印加される電圧が電圧Ｖｔ１に達すると、ガードリング１１９に対するソース領域１１５の底面付近の電位が、ソース領域１１５とチャネル領域１１７との界面のＰＮ接合を順バイアスする程度、例えば０．７Ｖ程度になる。すると、このＰＮ接合が順バイアスされてドレイン領域１１６からソース領域１１５まで低抵抗な電流経路が形成される。即ち、前述の寄生パイポーラトランジスタが導通して低抵抗状態になる。この現象をスナップバックといい、電圧Ｖｔ１をスナップバック開始電圧又はトリガ電圧という。スナップバックが生じた結果、ドレイン領域１１６とソース領域１１５との間により大きな電流が流れるようになり、ドレイン領域１１６に入力されたサージ電流を、ソース領域１１５を介して接地電位配線ＧＮＤに対して放電できるようになる。なお、ＥＳＤ保護素子のフィンガー１１１がスナップバックした後でも、フィンガー１１１に印加される電圧が電圧Ｖｔ２に達すると、フィンガー１１１に破壊電流Ｉｔ２が流れ、フィンガー１１１が破壊されてしまう。

このとき、スナップバック開始電圧Ｖｔ１が高すぎると、全てのフィンガーがターンオンしない等の理由で少数のフィンガーに電流が集中してしまい、ＥＳＤ保護素子自体が破壊されてしまう場合や、過電圧で、内部回路が破壊されてしまう場合もある。

このため、特許文献１には、ＥＳＤ保護素子におけるトランジスタ形成領域とガードリングとの間に、Ｐウエルを形成しないＰウエルブロック領域を設ける技術が開示されている。図１５は、特許文献１に記載されたＥＳＤ保護素子を示す平面図である。なお、図１５において、図１３に示す構成要素に相当する構成要素には図１３と同じ符号を付し、その詳細な説明を省略する。

図１５に示すように、Ｐ型基板１１２（図１３参照）の表面にはＰウエル１１３が形成されており、Ｐウエル１１３の表面にはソース領域１１５及びドレイン領域１１６がチャネル領域１１７（図１３参照）を介して交互に配置されており、チャネル領域１１７上にはゲート電極１１８が設けられている。なお、ソース領域１１５及びドレイン領域１１６の表面には、これらの領域を上層の配線に接続するコンタクト１２０が設けられている。

また、Ｐウエル１１３の表面には、ソース領域１１５及びドレイン領域１１６が形成されたトランジスタ形成領域を囲むように、ガードリング１１９が形成されている。そして、Ｐ型基板１１２の表面におけるトランジスタ形成領域とガードリング１１９との間には、トランジスタ形成領域を囲むように、Ｐウエル１１３が形成されないＰウエルブロック領域１２１（又は低濃度Ｎ型領域）が設定されている。これにより、トランジスタ形成領域とガードリング１１９との間の基板抵抗値を増大させることができ、スナップバック開始電圧を低減することができる。なお、Ｐ型基板１１２の表面におけるトランジスタ形成領域とガードリング１１９との間の領域にはＳＴＩ領域１１４（図１３参照）が形成されているが、図１５においては便宜上図示を省略されている。

一方、ＥＳＤ保護素子は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを相互に近接させて形成し、両ＭＯＳトランジスタのドレイン領域を共通の配線に接続したＣＭＯＳトランジスタによって形成されることが多い。即ち、内部回路に接続された配線（例えば、図１３に示す配線１１２）に、ＰチャネルＭＯＳトランジスタからなるＥＳＤ保護素子のドレイン領域及びＮチャネルＭＯＳトランジスタからなるＥＳＤ保護素子のドレイン領域の双方を接続して、Ｐ型のＥＳＤ保護素子のソース領域に電源電位を印加すると共に、Ｎ型のＥＳＤ保護素子のソース領域に接地電位を印加する。

図１６は、ＣＭＯＳトランジスタを使用したＥＳＤ保護回路を示す断面図である。なお、図１６は、このＥＳＤ保護回路における構成要素間の電気的関係を模式的に示す図であり、各構成要素の位置的関係は、必ずしも実際のＥＳＤ保護回路の断面には対応していない。図１６に示すように、Ｐ型基板１３１の表面に、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）１３２及びＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）１３３が形成されている。ＰＭＯＳ１３２においては、Ｐ型基板１３１の表面にＮウエル１３４が形成されており、Ｎウエル１３４の表面にＰ^＋領域が形成されており、ソース領域１３５となっている。なお、Ｎウエル１３４の表面にはＰ^＋領域からなるドレイン領域も形成されているが、図示されていない。また、ソース領域１３５を囲むように、Ｎ^＋領域からなるガードリング１３６が形成されている。そして、ソース領域１３５及びガードリング１３６は電源電位配線ＶＤＤに接続されている。

同様に、ＮＭＯＳ１３３においては、Ｐウエル１３７が形成されており、Ｐウエル１３７の表面にＮ^＋領域からなるソース領域１３８が形成されており、ソース領域１３８を囲むように、Ｐ^＋領域からなるガードリング１３９が形成されている。ソース領域１３８及びガードリング１３９は接地電位配線ＧＮＤに接続されている。これにより、正のサージ電流及び負のサージ電流の双方から、内部回路を保護することができる。

しかしながら、ＣＭＯＳ集積回路においては、同じ基板内にＰＭＯＳ及びＮＭＯＳトランジスタが形成されているため、不可避的に寄生ｐｎｐｎ構造、つまりサイリスタ構造が生じてしまう。即ち、図１６に等価回路として示すように、ＰＭＯＳ１３２のソース領域１３５（Ｐ^＋領域）をエミッタ、Ｎウエル１３４をベース、Ｐ型基板１３１をコレクタとする寄生バイポーラトランジスタＱ１と、Ｎウエル１３４をコレクタ、Ｐ型基板１３１及びＰウエル１３７をベース、ソース領域１３８（Ｎ^＋領域）をエミッタとする寄生バイポーラトランジスタＱ２とが生じる。また、図１６に示す等価回路では、Ｎウエル１３４中の基板抵抗をＲｎ１乃至Ｒｎ４、Ｐウエル１３７中の基板抵抗をＲｐ１乃至Ｒｐ４、Ｐ型基板１３１中におけるトランジスタＱ１のコレクタとトランジスタＱ２のベースとの間の基板抵抗をＲｓｕｂで表している。

図１６に示す回路において、例えば、ＰＭＯＳ１３２のドレイン領域（図示せず）に外部からキャリア（電子）が注入されると、このキャリアの一部はＮ^＋領域であるガードリング１３６に吸収されるが、ガードリング１３６により吸収しきれないキャリアが、電源電位配線ＶＤＤに接続されたソース領域１３５に向かって流れる。このとき、Ｎウエル１３４内において、Ｎウエル１３４の抵抗値と電流値との積に相当する電位降下が生じ、この電位降下がトランジスタＱ１のベース（Ｎウエル１３４）とエミッタ（ソース領域１３５）と間にバイアスを与え、トランジスタＱ１が導通する。トランジスタＱ１のコレクタとトランジスタＱ２のベースとはＰ型基板１３１により共通化されているため、トランジスタＱ１が導通することによりトランジスタＱ２のベース電位が上昇し、トランジスタＱ２も導通する。この結果、寄生サイリスタ（ｐｎｐｎ構造）が導通し、電源電位配線ＶＤＤ−ソース領域１３５（Ｐ^＋領域）−Ｎウエル１３４−Ｐウエル１３７−ソース領域１３８（Ｎ^＋領域）−接地電位配線ＧＮＤからなる電流経路が形成され、ラッチアップに至る。

ラッチアップは、入力回路若しくは出力回路に近接したＣＭＯＳ内部回路間、又は周辺回路間等で生じる場合がある。実際の集積回路では、最大定格を超えた雑音、電源起動時における電源立上時間の差、電源電圧変動、ＥＳＤ電流等が集積回路に印加されると、寄生サイリスタがトリガされ、ラッチアップ状態になる場合が多い。そして、ラッチアップ状態となると、電源電位配線と接地電位配線との間の抵抗値が低下し、両配線間に過大電流が流れ、最悪の場合には素子を破壊することもある。

なお、例えば非特許文献１には、ラッチアップ時のＣＭＯＳ素子のフォトエミッション写真が掲載されている。これによれば、ラッチアップ時には、電流は素子の中央部分に集中している。これは、ＣＭＯＳ素子に形成される２つのバイポーラトランジスタにおいて、中央部分のベース抵抗が最も高いためであると考えられる。

ラッチアップを防止するためには、ＰＭＯＳとＮＭＯＳとの間の距離を大きくして、電流増幅率を低減することが有効である。特に、ラッチ時の保持電圧を電源電圧以上の電圧に設定すれば最も安全である。しかし、この方法は、レイアウト面積が増大してしまうという問題がある。

また、ラッチアップを防止するためには、基板抵抗を可及的に低くすることも有効である。前述の如く、基板内の電位は、基板内を流れる電流の大きさと基板抵抗との積に応じて変化するため、基板抵抗を低くすれば、基板内に電流が流れても基板内の電位の変化が小さく、寄生バイポーラトランジスタが導通しにくくなる。従って、寄生サイリスタが導通しにくく、ラッチアップが発生しにくくなる。

しかしながら、前述の如く、基板抵抗を低くすると、ＥＳＤ保護素子のスナップバック開始電圧（図１４に示す電圧Ｖｔ１）が高くなり、ＥＳＤに対する保護性能が低下する。このように、ＭＯＳ型のＥＳＤ保護素子において、耐ＥＳＤ保護性能と耐ラッチアップ性能とは基板抵抗に関してトレードオフの関係にある。

そこで、前述の特許文献１には、耐ＥＳＤ保護性能と耐ラッチアップ性能との両立を図る方法が提案されている。図１７は、特許文献１に開示された他のＥＳＤ保護素子を示す平面図である。図１７に示すように、この従来のＥＳＤ保護素子においては、トランジスタ形成領域の両端に位置するソース領域１１５とガードリング１１９との間にのみＰウエルブロック領域１２１を設定し、トランジスタ形成領域におけるゲート電極１１８が延びる方向に直交する方向に延びる辺１２２とガードリング１１９との間にはＰウエルブロック領域を設定していない。これにより、ＥＳＤ保護素子の各フィンガーとガードリングとの間の基板抵抗を均一に低くすることができ、ラッチアップを防止することができる。

特許第３２３７１１０号（図１、図２）

Liao S., Niou C., Chien K., Guo A., Dong W., Huang C., "New observance and analysis of various guard-ring structures on latch-up hardness by backside photo emission image" Reliability Physics Symposium Proceedings, 2003 41st Annual. 2003 IEEE International, 30 March-4 April 2003, Pages:92-98

しかしながら、上述の従来の技術には、以下に示すような問題点がある。図１５に示すようなトランジスタ形成領域の周囲をＰウエルブロック領域で囲む方法においては、トランジスタ形成領域とガードリングとの間の基板抵抗値（以下、単に基板抵抗値ともいう）を、Ｐウエルブロック領域の幅を調整することによって制御することになる。なお、Ｐウエルブロック領域の幅は基板に不純物を注入する際のマスクの幅によって制御し、マスクの幅はフォトレジストを露光する際の露光幅を調整することによって制御する。これにより、ある程度までは、前記露光幅を狭くすることにより前記基板抵抗値を低く設定することができる。しかし、Ｐウエルブロック領域の幅をある程度以下に狭くしようとすると、Ｐウエルブロック領域の両側のＰウエルに含まれる不純物がＰウエルブロック領域内に拡散してくるため、Ｐウエルブロック領域が消滅してしまう。このため、Ｐウエルブロック領域の幅をある程度以下の幅に制御することはできず、基板抵抗値をある程度以下の値に制御することができない。この結果、耐ＥＳＤ性能と耐ラッチアップ性能とのバランスを最適化することができない場合がある。

また、図１７に示すようなトランジスタ形成領域の両端部のソース領域とガードリングとの間にのみＰウエルブロック領域を設定する方法においては、トランジスタ形成領域におけるゲート電極１１８が延びる方向に直交する方向に延びる辺１２２とガードリング１１９との間の距離を調整することによって、基板抵抗値を制御することになる。このため、必要な基板抵抗値を得るためには、トランジスタ形成領域の辺１２２とガードリング１１９との間の距離を大きくする必要があり、レイアウト面積が増大してしまうという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、耐ＥＳＤ保護性能及び耐ラッチアップ性能の双方が優れ、レイアウト面積が小さい静電気放電保護素子を提供することを目的とする。

本発明に係る静電気放電保護素子は、半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、この第１の第１導電型ウエルの表面に形成され静電気放電が入力される複数の第１の第２導電型領域及び基準電位が印加される複数の第２の第２導電型領域が交互に且つ相互に離隔して第１方向に配列された第２導電型トランジスタと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように形成され前記第１の第１導電型ウエルにおける前記第１方向に直交する第２方向に延びる端縁に接し前記第１方向に延びる端縁には接しておらず基準電位が印加される第２の第１導電型ウエルと、を有し、前記第１の第１導電型ウエルの前記第１方向に延びる端縁と前記第２の第１導電型ウエルとの間の領域の抵抗率が、前記第１及び第２の第１導電型ウエルの抵抗率よりも高いことを特徴とする。

本発明に係る他の静電気放電保護素子は、半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように前記第１の第１導電型ウエルから離隔して形成され基準電位が印加される第２の第１導電型ウエルと、前記第１の第１導電型ウエルの表面に形成され静電気放電が入力される複数の第１の第２導電型領域及び基準電位が印加される複数の第２の第２導電型領域が交互に且つ相互に離隔して形成された第２導電型トランジスタと、前記第１の第１導電型ウエルの一部分を前記第２の第１導電型ウエルに接続する配線と、を有し、前記第１の第１導電型ウエルと前記第２の第１導電型ウエルとの間の領域の抵抗率が、前記第１及び第２の第１導電型ウエルの抵抗率よりも高いことを特徴とする。

また、前記第２導電型トランジスタにおいて夫々複数の前記第１及び第２の第２導電型領域が第１方向に沿って交互に配列されており、前記第１の第２導電型領域と前記第２の第２導電型領域との間の領域の上方に設けられた複数本のゲート電極と、この複数本のゲート電極を相互に接続すると共にその一部が前記第２の第１導電型ウエルに接続された抵抗体と、を有することが好ましい。

これにより、静電気放電が入力されたときに、一のフィンガーのゲート電極電位を他のフィンガーのゲート電極電位よりも高くすることができる。これにより、前記一のフィンガーを最初にスナップバックさせることができ、次いで他のフィンガーを連鎖的にスナップバックさせることができる。この結果、耐ＥＳＤ保護性能が向上する。

本発明に係る更に他の静電気放電保護素子は、静電気放電が入力される第１の配線と、基準電位が印加される第２の配線と、前記第１の配線と第２の配線との間に相互に並列に接続された複数のトランジスタと、この複数のトランジスタのチャネルを相互に接続する抵抗と、この抵抗の一部を前記第２の配線に接続する第３の配線と、を有することを特徴とする。

本発明においては、複数のトランジスタ間において、チャネルと第２の配線との間の抵抗値を相互に異ならせることができ、最初に導通するトランジスタを選択することができる。これにより、耐ＥＳＤ保護性能が向上する。

本発明によれば、静電気放電保護素子において、第３の第１導電型ウエルの大きさを調節することにより、第１の第１導電型ウエルと第２の第１導電型ウエルとの間の領域の幅を過度に小さくすることなく、基板抵抗を最適に制御することができるため、優れた耐ＥＳＤ保護性能及び耐ラッチアップ性能を両立できると共に、レイアウト面積を低減することができる。

本発明の第１の実施形態に係るＥＳＤ保護素子を示す平面図である。 このＥＳＤ保護素子を示す等価回路図である。 第１の実施形態の変形例に係るＥＳＤ保護素子を示す平面図である。 本発明の第２の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第３の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第４の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第５の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第６の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第７の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第８の実施形態に係るＥＳＤ保護素子を示す平面図である。 本発明の第９の実施形態に係るＥＳＤ保護素子を示す平面図である。 ＥＳＤ保護素子を入力回路に組み込んだ半導体装置を示す回路図である。 ＭＯＳ型ＥＳＤ保護素子を示す断面図である。 横軸にＥＳＤ保護素子の１つのフィンガーに印加される電圧をとり、縦軸にこのフィンガーに流れる電流をとって、各フィンガーの動作を示すグラフ図である。 特許文献１に記載されたＥＳＤ保護素子を示す平面図である。 ＣＭＯＳトランジスタによるＥＳＤ保護回路を示す断面図である。 特許文献１に開示された他のＥＳＤ保護素子を示す平面図である。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係るＥＳＤ保護素子を示す平面図であり、図２はこのＥＳＤ保護素子を示す等価回路図である。図１に示すように、本実施形態の半導体装置１においては、例えばＰ型シリコンからなるＰ型基板の表面に、Ｐウエル２が形成されており、Ｐ型基板の表面に垂直な方向から見て（以下、平面視で、という）、Ｐウエル２の内部にＮウエル３が形成されている。

そして、Ｐウエル２の表面にはＥＳＤ保護素子４が形成されている。ＥＳＤ保護素子４においては、Ｐウエル２の表面にＮ^＋領域からなるソース領域５とドレイン領域６とが交互に且つ相互に離隔して形成されている。例えば、４ヶ所のソース領域５と３ヶ所のドレイン領域６とが交互に配列されており、配列の両端部はソース領域５となっている。平面視で、ソース領域５及びドレイン領域６の形状は矩形であり、その長手方向は相互に同一である。また、Ｐウエル２の表面におけるソース領域５とドレイン領域６との間の領域はチャネル領域（図示せず）となっており、チャネル領域の直上域にはゲート電極７が設けられている。そして、１つのドレイン領域６、これに接するチャネル領域、このチャネル領域に接するソース領域５により、ＮチャネルＭＯＳトランジスタ構造が形成されており、１つのフィンガーとなっている。そして、ＥＳＤ保護素子４においては、例えば６つのフィンガーが相互に並列に接続されている。なお、相互に隣接する２つのフィンガーにおいては、ソース領域５又はドレイン領域６が共有されている。

なお、ゲート電極の長手方向は、ソース領域５及びドレイン領域６の長手方向と同一である。以下、この方向をゲート方向という。また、ゲート方向に直交する方向、即ち、ソース領域５、ドレイン領域６及びチャネル領域の配列方向を電流方向という。更に、ソース領域５、ドレイン領域６及びチャネル領域が形成された領域を、トランジスタ形成領域８という。

ソース領域５上及びドレイン領域６上には、夫々複数のコンタクト９が１列に配列されており、ソース領域５及びドレイン領域６を上層に設けられた配線（図示せず）に接続している。また、ゲート電極７の両端部とＰウエル２との間にもコンタクト９が形成されている。更に、ドレイン領域６の表面におけるコンタクト９が形成されている領域を囲む領域には、枠状のシリサイドブロック領域１０が設定されている。ドレイン領域６の表面におけるシリサイドブロック領域１０にはシリサイドが形成されていない。一方、ドレイン領域６の表面におけるシリサイドブロック領域１０を除く領域、ソース領域５の表面及びゲート電極７の表面には、シリサイド（図示せず）が形成されている。

そして、トランジスタ形成領域８を囲むように、Ｐウエルブロック領域１１が設定されている。Ｐウエルブロック領域１１においては、Ｐウエル２が形成されておらずＰ型基板の表面にＳＴＩ領域が形成されている。このため、Ｐウエルブロック領域１１の抵抗率は、Ｐウエル２の抵抗率よりも高くなっている。

平面視で、Ｐウエルブロック領域１１の形状は、切込１１ａが１ヶ所形成された矩形の枠状となっており、切込１１ａにはＰウエル２が形成されている。切込１１ａは、トランジスタ形成領域８の電流方向中央部に位置するドレイン領域６から見て、ゲート方向に離隔した位置に設けられている。即ち、切込１１ａに形成されたＰウエル２は、Ｐウエルブロック領域１１に囲まれた矩形領域に形成されたＰウエル２の１つの端縁の一部分を、Ｐウエルブロック領域１１の外側に形成されたＰウエル２に接続している。

切込１１ａの幅、即ち、電流方向の長さは、例えば、ドレイン領域６の電流方向の長さより短い。また、Ｐウエル２の表面におけるＰウエルブロック領域１１を囲む領域には、Ｐ^＋領域からなる枠状のガードリング１２がＰウエルブロック領域１１から離隔されて形成されている。なお、ガードリング１２における不純物濃度は、Ｐウエル２における不純物濃度よりも高くなっている。

同様に、Ｎウエル３の表面にはＥＳＤ保護素子１４が形成されている。ＥＳＤ保護素子１４は、ＥＳＤ保護素子４から見て、Ｐウエルブロック領域１１の切込１１ａが設けられている側に設けられている。ＥＳＤ保護素子１４においては、Ｎウエル３の表面にＰ^＋領域からなるソース領域１５とドレイン領域１６とが交互に且つ相互に離隔して形成されており、ソース領域１５とドレイン領域１６との間の領域はチャネル領域となっている。また、チャネル領域の直上域にはゲート電極１７が設けられている。ＥＳＤ保護素子１４におけるソース領域１５、ドレイン領域１６及びチャネル領域並びにゲート電極１７の長手方向は、ＥＳＤ保護素子４におけるそれらと同じ方向であり、ゲート方向である。

更に、ソース領域１５上及びドレイン領域１６上には、夫々複数のコンタクト９が１列に配列されている。ドレイン領域１６の表面におけるコンタクト９が形成されている領域を囲む領域には、枠状のシリサイドブロック領域２０が設定されている。そして、ＥＳＤ保護素子１４におけるソース領域１５及びドレイン領域１６が形成されたトランジスタ形成領域１８を囲むように、Ｎ^＋領域からなる枠状のガードリング２２が形成されている。ＥＳＤ保護素子１４における上記以外の構成は、ＥＳＤ保護素子４の構成と同様である。また、Ｐウエル２及びＮウエル３の表面におけるトランジスタ形成領域８及び１８並びにガードリング１２及び２２を除く領域にはＳＴＩ領域が形成されているが、図１においては、便宜上図示を省略している。

そして、本実施形態の半導体装置においては、Ｐ型基板の表面に保護対象である内部回路（図示せず）が形成されており、ＥＳＤ保護素子４のドレイン領域６及びＥＳＤ保護素子１４のドレイン領域１６はこの内部回路に接続されている。例えば、内部回路の入力バッファを半導体装置の入力パッド２５（図２参照）に接続する配線２６（図２参照）に接続されている。また、ＮＭＯＳトランジスタからなるＥＳＤ保護素子４のソース領域５（Ｎ^＋領域）は接地電位配線ＧＮＤに接続されており、ＰＭＯＳトランジスタからなるＥＳＤ保護素子１４のソース領域１５（Ｐ^＋領域）は電源電位配線（図示せず）に接続されている。

図２はＥＳＤ保護素子４の等価回路を示している。図２に示すように、ＥＳＤ保護素子４においては、６つのフィンガーＦ１乃至Ｆ６が相互に並列に接続されている。そして、各フィンガーにおいて、ドレイン領域６にシリサイドブロック領域１０が設けられていることにより、各フィンガーのドレインと配線２６との間には夫々ドレイン抵抗Ｒｄが形成されている。また、図２においては、各フィンガーのチャネル領域間の抵抗値を、基板抵抗Ｒｓｕｂ１、Ｒｓｕｂ１ａ、Ｒｓｕｂ２，３、Ｒｓｕｂ２ａ、Ｒｓｕｂ５ａ、Ｒｓｕｂ４，５、Ｒｓｕｂ６ａ及びＲｓｕｂ６によって表している。例えば、フィンガーＦ１のチャネル領域とフィンガーＦ２のチャネル領域とは、基板抵抗Ｒｓｕｂ１、Ｒｓｕｂ１ａ、Ｒｓｕｂ２，３を介して相互に接続されており、フィンガーＦ３のチャネル領域とフィンガーＦ４のチャネル領域とは、基板抵抗Ｒｓｕｂ２，３、Ｒｓｕｂ２ａ、Ｒｓｕｂ５ａ、Ｒｓｕｂ４，５を介して相互に接続されている。

更に、トランジスタ形成領域８とガードリング１２との間にＰウエルブロック領域１１が設けられていることにより、各フィンガーのチャネル領域と接地電位配線ＧＮＤとの間には切込１１ａに相当する基板抵抗Ｒｓｕｂが介在しており、この基板抵抗ＲｓｕｂはフィンガーＦ３のチャネル領域とフィンガーＦ４のチャネル領域との接続点に接続されている。このため、トランジスタ形成領域８の電流方向両端部に位置するフィンガーＦ１及びＦ６のチャネル領域と接地電位配線ＧＮＤとの間の基板抵抗は相対的に大きく、トランジスタ形成領域８の電流方向中央部に位置するフィンガーＦ３及びＦ４のチャネル領域と接地電位配線ＧＮＤとの間の基板抵抗は相対的に小さくなっている。

更にまた、各フィンガーのゲート電極７はコンタクト９を介してＰウエル２に接続されており、ウエル２におけるゲート電極７の接続部分とガードリング１２との間には、電流方向中央部に切込１１ａが形成されたＰウエルブロック領域１１が設けられている。このため、フィンガーＦ２乃至Ｆ５のゲート電極７と接地電位配線ＧＮＤとの間の抵抗値は極めて小さく、フィンガーＦ２乃至Ｆ５を構成するＮＭＯＳトランジスタは実質的にｇｇ−ＮＭＯＳ（gate-grounded-NMOS）となっているが、両端部のフィンガーＦ１及びＦ６については、ゲート電極７と接地電位配線ＧＮＤとの間の抵抗値がフィンガーＦ２乃至Ｆ５よりも高くなっている。図２においては、これをフィンガーＦ１及びＦ６のゲート電極７と接地電位配線ＧＮＤとの間に接続されたゲート抵抗Ｒｇ１及びＲｇ６により表している。ゲート抵抗Ｒｇ１及びＲｇ６は、例えば１００Ω乃至１ｋΩである。

次に、図１及び図２を参照して、本実施形態に係るＥＳＤ保護素子の動作について説明する。例えば、半導体装置の入力パッド２５に正のサージ電流が印加されると、このサージ電流がＥＳＤ保護素子４のドレイン領域６に印加され、ＥＳＤ保護素子４を構成するフィンガーＦ１乃至Ｆ６のうち、相対的に基板抵抗が高いフィンガーＦ１及びＦ６がスナップバックする。そうすると、フィンガーＦ１及びＦ６から生じた基板電流が切込１１ａに向かって流れるため、この基板電流がフィンガーＦ２及びＦ３並びにフィンガーＦ５及びＦ４の基板部分を流れ、これらのフィンガーの基板電位を上昇させる。この結果、フィンガーＦ１及びＦ６に次いで基板電位が高くなるフィンガーＦ２及びＦ５がスナップバックし、次いで、フィンガーＦ３及びＦ４がスナップバックする。このように、ＥＳＤ保護素子４を構成する全てのフィンガーＦ１乃至Ｆ６が、トランジスタ形成領域８の両端部から中央部に向かって順次スナップバックしていく。これにより、ＥＳＤ保護素子４がサージ電流を接地電位配線ＧＮＤに対して放電し、サージ電流が内部回路に入力されることを防止する。なお、入力パッド２５に負のサージ電流が印加されたときは、ＥＳＤ保護素子１４がスナップバックし、このサージ電流を電源電位配線ＶＤＤに対して放電する。

次に、本実施形態の効果について説明する。本実施形態においては、ＥＳＤ保護素子４にＰウエルブロック領域１１が設けられており、Ｐウエルブロック領域１１の電流方向に延びる部分の電流方向中央部には切込１１ａが１ヶ所設けられている。そして、切込１１ａの幅は、耐ＥＳＤ保護性能及び耐ラッチアップ性能を最適にバランスさせることができる基板抵抗値を実現するように、任意に設定することができる。この結果、Ｐウエルブロック領域１１の幅を過度に小さくすることなく、また、トランジスタ形成領域８とガードリング１２との間の距離を増大させることなく、基板抵抗値を最適に制御して、耐ＥＳＤ保護性能及び耐ラッチアップ性能を両立させることができる。

また、切込１１ａがＰウエルブロック領域１１におけるＥＳＤ保護素子１４に対向する側の電流方向中央部に設けられているため、トランジスタ形成領域８の電流方向中央部に位置するフィンガーの基板抵抗を、電流方向両端部に位置するフィンガーの基板抵抗よりも低くすることができる。特に、電流方向中央部におけるＰウエル２とＮウエル３との間の抵抗値を低減することができる。これにより、最もラッチアップが起こりやすいトランジスタ形成領域８の中央部において、効果的にラッチアップを防止することができる。

更に、トランジスタ形成領域８における電流方向両端部に位置するフィンガーの基板抵抗が、中央部に位置するフィンガーの基板抵抗よりも高いため、ＥＳＤ保護素子４にサージ電流が入力されたときに、前記両端部に位置するフィンガーが最初にスナップバックしやすくなる。そして、両端部に位置するフィンガーがスナップバックすると、その基板電流が切込１１ａに向かって流れ、より中央部に位置するフィンガーの基板電位を上昇させるため、このより中央部に位置するフィンガーがスナップバックする。これにより、ＥＳＤ保護素子４を構成する全てのフィンガーが、連鎖的に順次スナップバックする。この結果、全てのフィンガーを確実にスナップバックさせることができ、耐ＥＳＤ保護性能をより一層向上させることができる。なお、この効果を得るためには、切込１１ａの幅は小さい方が好ましく、具体的には、１つのドレイン領域６の幅より小さいことが好ましい。

従来、ＥＳＤ保護素子における全てのフィンガーを連鎖的にスナップバックさせる方法として、各フィンガーのゲート電極を相互に接続し、ゲート電極と基準電位配線（例えば接地電位配線）との間にゲート抵抗を設ける方法が知られている。以下、この効果を説明する。ＥＳＤ保護素子にサージ電流が流入すると、全てのフィンガーのドレイン領域の電位が急激に上昇する。ドレイン領域とゲート電極とは寄生容量を介して相互に結合されているため、ドレイン電位が上昇するとゲート電位も上昇する。このとき、ゲート電極と基準電位配線との間に数ｋ乃至数十ｋΩ程度の抵抗素子が接続されていると、全てのフィンガーのゲート電位がほぼ同時に上昇し、全てのフィンガーのチャネル領域に電流がほぼ均一に流れるため、アバランシェブレークダウンがほぼ同時に発生して、全てのフィンガーが確実にスナップバックする。

しかしながら、このようなＥＳＤ保護素子を高周波回路に適用すると、高周波回路では入力信号の立ち上がり時間が極めて短いため、信号の立ち上がり時にゲート電極に流れる変移電流が大きく、ゲート電極の電位上昇が大きく、この電位上昇に起因するリーク電流が大きくなる。このため、高周波回路に組み込むＥＳＤ保護素子には、ゲート抵抗を設けたＥＳＤ保護素子は適しておらず、ゲート電極の電位を固定したｇｇ−ＭＯＳによるＥＳＤ保護素子が適しており、ゲート電極とに接続する抵抗を、高くても１ｋΩ以下とすることが好ましい。しかし、逆に、ゲート電極に接続された抵抗値を低くすると、アバランシェブレークダウンが特定のフィンガー、又は特定のフィンガー内における電界が強い領域等の特定の領域において発生しやすくなり、各フィンガーがスナップバックするタイミングがずれやすくなり、全てのフィンガーをスナップバックさせることが難しくなってしまう。

これに対して、本実施形態においては、上述の如く、Ｐウエルブロック領域１１に切込１１ａを形成することにより、フィンガーの連鎖的なスナップバックを実現しているため、ゲート抵抗を設ける必要がなく、ゲート電極に接続する抵抗値を十分低くでき、場合によっては、ｇｇ−ＭＯＳによりＥＳＤ保護素子を形成することができる。このため、高周波回路に適用した場合においても、高周波特性を低下させることなく、耐ＥＳＤ保護性能を向上させることができる。

なお、本実施形態においては、Ｐウエルブロック領域１１にＳＴＩ領域が形成されている例を示したが、本発明はこれに限定されず、Ｐウエルブロック領域１１は高抵抗領域であればよく、例えば逆導電型領域、即ち、Ｎ型領域が形成されていてもよい。

次に、本第１の実施形態の変形例について説明する。図３は本変形例に係るＥＳＤ保護素子を示す平面図である。図３に示すように、本変形例においては、Ｐ^＋領域からなるガードリング１２が、枠状部１２ａと、この枠状部１２ａからＰウエルブロック領域１１の切込１１ａ内に延出した延出部１２ｂとから構成されている。本変形例における上記以外の構成は、前述の第１の実施形態と同様である。

本変形例においては、前述の第１の実施形態と比較して、トランジスタ形成領域８とガードリング１２との間の基板抵抗をより一層小さくすることができる。このため、切込１１ａの幅をより小さくすることができ、前述の全てのフィンガーを連鎖的にスナップバックさせる効果を、より一層増大させることができる。また、延出部１２ｂの延出長さを変更することにより、基板抵抗を調整することができる。本変形例における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第２の実施形態について説明する。図４は本実施形態に係るＥＳＤ保護素子を示す平面図である。図４に示すように、本実施形態においては、ＥＳＤ保護素子４のＰウエルブロック領域１１において、２つの切込１１ａ及び１１ｂが設けられている。即ち、ＰＭＯＳからなるＥＳＤ保護素子１４（図１参照）に対向する側に設けられた切込１１ａの反対側に、切込１１ｂが設けられている。切込１１ａ及び１１ｂの内部にはＰウエル２が形成されている。

また、ＥＳＤ保護素子４において、ソース領域５が６ヶ所、ドレイン領域６が５ヶ所形成されており、これにより、１０本のフィンガーが形成されている。そして、各ソース領域５及び各ドレイン領域６の中央部にはＰウエル２が形成されておらず、各ソース領域５及び各ドレイン領域６の周辺部並びにチャネル領域のみにＰウエル２が形成されている。具体的には、ソース領域５及びドレイン領域６における電流方向両端部の領域、即ちチャネル領域に接する領域には、Ｐウエル２が形成されている。この領域の幅、即ち電流方向の長さは、例えば０．３μｍである。また、トランジスタ形成領域８の周辺部分にもＰウエル２が形成されている。この周辺部分の幅は、例えば１乃至２μｍである。

更に、本実施形態においてはシリサイドブロック領域が設けられておらず、ソース領域及びドレイン領域の表面全体にシリサイド（図示せず）が形成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

前述の第１の実施形態においては、トランジスタ形成領域８の一方の側のみに切込１１ａが設けられている。しかし、この場合、各フィンガーにおける切込１１ａが形成されている側の端部においてスナップバックが発生しやすくなり、この端部に電流が集中して熱暴走が発生し、ＥＳＤ保護素子が破壊される可能性がある。これに対して、本実施形態においては、Ｐウエルブロック領域１１における相互に反対側の位置に２ヶ所の切込１１ａ及び１１ｂが設けられているため、各フィンガーにおいて、主に中央部分からトランジスタの幅方向（ゲート方向）両端部分に向かってスナップバックが起こりやすい。これにより、トランジスタの横側端部（ゲート方向両端部）に電流が集中することを抑制でき、熱暴走を防止できる。

また、本実施形態においては、各ソース領域５及び各ドレイン領域６の中央部にＰウエル２を形成していないため、前述の第１の実施形態と比較して、トランジスタ形成領域８における基板抵抗が高くなり、スナップバックの連鎖反応がより生じやすくなり、ＥＳＤに対する保護性能がより向上する。半導体基板内に寄生サイリスタが形成されると、このサイリスタ内を流れる電流は主として拡散層の端部の間で流れる。また一般に、拡散層の端部においては電界が強い。このため、バイポーラトランジスタの電流増幅率がこの拡散層端部における強い電界によって高くなることがある。本実施形態においては、この点を考慮して、ドランジスタ形成領域８の周辺部分にＰウエル２を形成し、周辺部分の基板抵抗を低くして、ラッチアップを防止している。

次に、本発明の第３の実施形態について説明する。図５は本実施形態に係るＥＳＤ保護素子を示す平面図である。図５に示すように、本実施形態においては、ＥＳＤ保護素子４のＰウエルブロック領域１１に切込が設けられていない。その代り、Ｐウエルブロック領域１１におけるＥＳＤ保護素子１４（図１参照）に対向する部分の上方に、ポリシリコンからなる抵抗体３１が設けられている。この抵抗体３１は例えばゲート電極７と同じ工程で形成されたものである。そして、抵抗体３１の両端部の上方には、ガードリング１２の上方まで延出する２本の上層配線３２が設けられている。ガードリング１２と上層配線３２との間及び抵抗体３１と上層配線３２との間にはコンタクト３３が設けられており、ガードリング１２を上層配線３２に接続し、上層配線３２を抵抗体３１に接続している。

また、Ｐウエルブロック領域１１とトランジスタ形成領域８との間の領域における抵抗体３１に対向する部分には、各ソース領域５及びドレイン領域６に対応するように、複数のＰ^＋領域３４が形成されている。この複数のＰ^＋領域３４は電流方向に１列に配列されている。そして、Ｐ^＋領域３４の上方から抵抗体３１の中央部の上方に延出するように、Ｔ字形状の上層配線３５が設けられている。更に、Ｐ^＋領域３４と上層配線３５との間、及び抵抗体３１と上層配線３５との間には、コンタクト３３が設けられており、抵抗体３１を上層配線３５に接続し、上層配線３５をＰ^＋領域３４に接続している。これにより、Ｐウエルブロック領域１１の内部に位置するＰウエル２が、Ｐ^＋領域３４、コンタクト３３、上層配線３５、コンタクト３３、抵抗体３１、コンタクト３３、上層配線３２、コンタクト３３を介して、ガードリング１２に接続されている。

本実施形態においては、前述の第１の実施形態における切込１１ａの替わりに、抵抗体３１、上層配線３２及び３５、並びにコンタクト３３を設けることにより、第１の実施形態と同じ効果を得ている。これにより、本実施形態においては、抵抗体３１の抵抗値を調節することにより、基板抵抗を制御することができる。このため、場合によっては、Ｐウエルブロック領域１１に切込１１ａを設けるよりも、基板抵抗を精度よく調節することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。図６は本実施形態に係るＥＳＤ保護素子を示す平面図である。図６に示すように、本実施形態においては、Ｐウエルブロック領域１１において、トランジスタ形成領域８から見て電流方向の両側に相当する位置に、片側２ヶ所づつ合計４ヶ所の切込１１ｃ乃至１１ｆが設けられている。即ち、トランジスタ形成領域８から見て電流方向の一方の側に、切込１１ｃ及び１１ｄが相互に離隔して設けられており、他方の側に、切込１１ｅ及び１１ｆが相互に離隔して設けられている。そして、切込１１ｃのゲート方向における位置は切込１１ｅのゲート方向における位置と等しく、切込１１ｄのゲート方向における位置は切込１１ｆのゲート方向における位置と等しい。また、Ｐウエルブロック領域１１において、トランジスタ形成領域８から見てゲート方向に相当する位置には、切込は設けられていない。切込１１ｃ乃至１１ｆにはＰウエル２が形成されている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。

次に、本実施形態の動作について説明する。本実施形態においては、トランジスタ形成領域８における電流方向中央部とガードリング１２との間の基板抵抗が、電流方向両端部とガードリング１２との間の基板抵抗よりも高くなっている。このため、ＥＳＤ保護素子４にサージ電流が印加されたときに、トランジスタ形成領域８の電流方向中央部に位置するフィンガーが最初にスナップバックする。そして、この中央部に位置するフィンガーから生じた基板電流がトランジスタ形成領域８内を電流方向両側に流れ、各フィンガーを、最初にスナップバックしたフィンガーに隣接するフィンガーから両端部に位置するフィンガーに向かって順次スナップバックしていく。本実施形態における上記以外の動作は、前述の第２の実施形態と同様である。

本実施形態においては、基板電流を電流方向、即ち、フィンガーの配列方向に流すことができるため、スナップバックの連鎖をより確実に発生させることができる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。

なお、本実施形態においては、ＰＭＯＳからなるＥＳＤ保護素子１４（図１参照）は、ＮＭＯＳからなるＥＳＤ保護素子４から見てゲート方向に離隔した領域に配置されていてもよいが、電流方向に離隔した位置に配置されていてもよい。また、ＥＳＤ保護素子１４は設けられていなくてもよい。

次に、本発明の第５の実施形態について説明する。図７は本実施形態に係るＥＳＤ保護素子を示す平面図である。図７に示すように、本実施形態においては、前述の第４の実施形態と同様に、Ｐウエルブロック領域１１におけるトランジスタ形成領域８から見て電流方向両側に相当する位置に切込を設けているが、第４の実施形態とは異なり、片側に７ヶ所づつ合計で１４ヶ所の切込１１ｇを設けている。また、前述の第１の実施形態と同様に、ＥＳＤ保護素子４を構成するフィンガーの数は６本であり、ソース領域５及びドレイン領域６の全体にＰウエル２が設けられており、ドレイン領域６にはシリサイドブロック領域１０が設けられている。なお、Ｐウエル２における表面にＳＴＩ領域（図示せず）が設けられている部分のシート抵抗は例えば１ｋΩ程度であり、ドレイン領域６のシリサイドブロック領域１０におけるシート抵抗は例えば２００Ω程度である。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。

本実施形態においては、前述の第４の実施形態と比較して、基板電流をゲート方向に均一に流すことができる。これにより、各フィンガー内においてスナップバックが均一に生じ、耐ＥＳＤ保護性能がより一層向上する。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。

次に、本発明の第６の実施形態について説明する。図８は本実施形態に係るＥＳＤ保護素子を示す平面図である。図８に示すように、本実施形態においては、ＥＳＤ保護素子４において、トランジスタ形成領域８から見てゲート方向両側のみにＰウエルブロック領域１１が設けられており、電流方向両側にはＰウエルブロック領域１１が設けられていない。そして、前述の第４の実施形態と比較して、ガードリング１２とトランジスタ形成領域８の電流方向両端部との間の距離が短くなっている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。

本実施形態においては、トランジスタ形成領域８から見て電流方向両側にＰウエルブロック領域１１を設けないことにより、トランジスタ形成領域８全体の基板抵抗を低減してラッチアップを発生しにくくすると共に、ＥＳＤ保護素子４の電流方向の長さを短くして、レイアウト面積を低減することができる。

そして、基板抵抗の低下に伴う耐ＥＳＤ保護性能の低下を補うために、各ソース領域５及び各ドレイン領域６の中央部にＰウエル２を形成しないことにより、トランジスタ形成領域８の基板抵抗を高くして、スナップバック開始電圧を低減している。また、トランジスタ形成領域８から見てゲート方向両側にＰウエルブロック領域１１を設けることにより、基板電流がゲート方向に流れることを抑制し電流方向に流れるようにして、スナップバックの連鎖現象をより確実に発生させている。これにより、耐ＥＳＤ保護性能及び耐ラッチアップ性能を両立させると共に、レイアウト面積を低減することができる。

また、本実施形態においては、図８に示す長さＤ、即ち、トランジスタ形成領域８の電流方向両端部に位置するソース領域５におけるＰウエル２が形成されていない領域のゲート方向端縁とトランジスタ形成領域８のゲート方向端縁との間の距離を調整することにより、トランジスタ形成領域８全体の基板抵抗値を調整することができる。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。

次に、本発明の第７の実施形態について説明する。図９は本実施形態に係るＥＳＤ保護素子を示す平面図である。図９に示すように、本実施形態においては、前述の第４の実施形態と比較して、ガードリング１２に囲まれた領域であってトランジスタ形成領域８の外側の領域におけるトランジスタ形成領域８から見てゲート方向両側に離隔した位置に、例えばポリシリコンからなる抵抗体４１が設けられている。抵抗体４１はＰ型基板上に設けられており、トランジスタ形成領域８のゲート方向両側に夫々１本づつ、合計２本設けられている。抵抗体４１の形状は、電流方向に延びる直線状であり、その電流方向の長さは電流方向両端部に位置するゲート電極７間の距離にほぼ等しい。また、抵抗体４１の電流方向全長の抵抗値は例えば２００乃至１０００Ωである。また、抵抗体４１は例えばゲート電極７と同じ工程で形成されたものであり、その上面にはシリサイド（図示せず）が形成されている。

また、抵抗体４１上には複数のビア４２が設けられており、その上にはゲート電極７と同数の上層配線４３が設けられており、ビア４２を介して抵抗体４１に接続されている。そして、上層配線４３は、抵抗体４１の直上域から各ゲート電極７の端部の直上域まで延出している。また、ゲート電極７の端部上にはビア４４が設けられており、ゲート電極７はビア４４を介して上層配線４３に接続されている。更に、トランジスタ形成領域８における電流方向両端部のゲート電極７に接続された上層配線４３は、電流方向に延出し、ガードリング１２の直上域まで達している。そして、この上層配線４３とガードリング１２との間にはコンタクト４５が設けられており、この上層配線４３はコンタクト４５を介してガードリング１２に接続されている。

このため、この両端部に配置された上層配線４３の形状は、平面視で、抵抗体４１の直上域からゲート電極７の端部の直上域までゲート方向に延出すると共にガードリング１２の直上域まで電流方向に延出したＬ字形状となっている。また、これ以外の上層配線４３の形状は、抵抗体４１の直上域からゲート電極７の端部の直上域までゲート方向に延出した矩形状となっている。これにより、抵抗体４１、ビア４２及び４４、コンタクト４５、上層配線４３を介して、ゲート電極７が相互に接続されると共に、ガードリング１２を介して接地電位配線に接続されている。このとき、相互に隣接するゲート電極７間の抵抗値は例えば１００Ω程度である。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。

次に、本実施形態の動作について説明する。本実施形態においては、ゲート電極７同士を、抵抗体４１を介して相互に接続すると共に、電流方向両端部のゲート電極７をガードリング１２に接続している。これにより、電流方向両端部に位置するゲート電極７とガードリング１２との間の抵抗値は極めて低く、電流方向中央部に近いゲート電極７ほどガードリング１２との間の抵抗値が高くなり、電流方向中央部に位置するゲート電極７とガードリング１２との間の抵抗値が最も高くなる。また、各フィンガーにおいて、ゲート電極７とドレイン領域６とは両者間に形成される寄生容量により容量結合している。

このため、各フィンガーのドレイン領域６にサージ電流が入力すると、容量結合によりゲート電極７の電位が上昇するが、トランジスタ形成領域８の電流方向中央部に位置するゲート電極７はガードリング１２との間の抵抗値が最も高いため、このゲート電極７の電位が最も高くなる。そして、この中央部に位置するゲート電極７に隣り合うゲート電極７の電位が、中央部のゲート電極７の電位に次いで高くなり、両端部に近いゲート電極７ほどその電位が低くなる。そして、ＮＭＯＳトランジスタにおいては、ゲート電極７の電位が高いほど、導通しやすい。このため、電流方向中央部に近いフィンガーほど基板抵抗が高くなりスナップバックしやすくなる効果と合わせて、サージ電流が入力されたときに、最初に電流方向中央部に位置するフィンガーが確実にスナップバックし、その後、両端部に向かってフィンガーが連鎖的にスナップバックしていく。

次に、本実施形態の効果について説明する。前述の第４の実施形態においては、基板抵抗が高い中央部のフィンガーから順にスナップバックするように設計されているが、フィンガー間で基板抵抗が小さい場合及び各フィンガーの特性がばらついている場合には、必ずしも中央部に位置するフィンガーが最初にスナップバックするとは限らない。これに対して、本実施形態によれば、フィンガー間においてゲート電極とガードリングとの間の抵抗値に差をつけることにより、最初にスナップバックするフィンガーを確実に特定することができる。具体的には、トランジスタ形成領域８における電流方向中央部に位置するフィンガーにおけるゲート電極とガードリングとの間の抵抗値を、他のフィンガーのそれよりも高くすることにより、この中央部に位置するフィンガーを確実に最初にスナップバックさせることができる。これにより、スナップバックの連鎖現象を安定して発生させることができ、耐ＥＳＤ保護性能が安定する。

次に、本発明の第８の実施形態について説明する。図１０は本実施形態に係るＥＳＤ保護素子を示す平面図である。図１０に示すように、本実施形態においては、前述の第１の実施形態と比較して、ガードリング１２に囲まれた領域であってトランジスタ形成領域８の外側の領域におけるトランジスタ形成領域８から見てゲート方向両側に離隔した位置に、例えばポリシリコンからなる抵抗体５１が設けられている。抵抗体５１は、トランジスタ形成領域８のゲート方向両側に夫々１本づつ合計２本が、Ｐ型基板上に設けられている。抵抗体５１の形状は、電流方向に延びる直線状であり、その電流方向の長さは電流方向両端部に位置するゲート電極７間の距離にほぼ等しい。また、抵抗体５１の電流方向全長の抵抗値は例えば２００乃至１０００Ωである。また、抵抗体５１は例えばゲート電極７と同じ工程で形成されたものである。

また、抵抗体５１上には複数のビア５２が設けられており、その上には１本の抵抗体５１に対してソース領域５と同数、即ち、４本の上層配線５３が設けられており、ビア５２を介して抵抗体５１に接続されている。なお、抵抗体５１の上面には、ビア５２が形成されている領域のみにシリサイド５７が形成されており、その間の領域にはシリサイド５７は形成されていない。なお、抵抗体５１におけるシリサイド５７が形成されていない部分の抵抗値は、数ｋΩ程度以下である。そして、上層配線５３は、抵抗体５１の直上域から各ゲート電極７の端部の直上域まで延出している。また、ゲート電極７の端部上にはビア５４が設けられており、ゲート電極７はビア５４を介して上層配線５３に接続されている。このとき、フィンガーＦ１のゲート電極７は第１の上層配線５３に接続されており、フィンガーＦ２及びＦ３のゲート電極７は第２の上層配線５３に共通して接続されており、フィンガーＦ４及びＦ５のゲート電極７は第３の上層配線５３に共通して接続されており、フィンガーＦ６のゲート電極７は第４の上層配線５３に接続されている。

更に、抵抗体５１の電流方向中央部の直上域からガードリング１２の直上域までゲート方向に延びる上層配線５６が設けられている。そして、上層配線５６とガードリング１２との間には、コンタクト５５が設けられており、上層配線５６はコンタクト５５を介してガードリング１２に接続されている。上層配線５３及び５６の形状は、平面視でゲート方向に延びる矩形状である。

これにより、抵抗体５１、ビア５２及び５４、上層配線５３を介して、ゲート電極７が相互に接続されている。このとき、相互に隣接するゲート電極７間の抵抗値は例えば１００Ω程度である。また、抵抗体５１の電流方向中央部は、ビア５２、上層配線５６、コンタクト５５を介してガードリング１２に接続されており、更に、ガードリング１２を介して接地電位配線に接続されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

次に、本実施形態の動作について説明する。本実施形態においては、ゲート電極７同士を、抵抗体５１を介して相互に接続すると共に、抵抗体５１の電流方向中央部をガードリング１２に接続している。これにより、電流方向中央部に位置するゲート電極７とガードリング１２との間の抵抗値は極めて低く、電流方向両端部に近いゲート電極７ほどガードリング１２との間の抵抗値が高くなり、電流方向両端部に位置するゲート電極７とガードリング１２との間の抵抗値が最も高くなる。また、各フィンガーにおいて、ゲート電極７とドレイン領域６とは両者間に形成される寄生容量により容量結合している。

このため、各フィンガーのドレイン領域６にサージ電流が入力すると、容量結合によりゲート電極７の電位が上昇するが、トランジスタ形成領域８の電流方向両端部に位置するゲート電極７はガードリング１２との間の抵抗値が最も高いため、このゲート電極７の電位が最も高くなる。そして、この両端部に位置するゲート電極７に隣り合うゲート電極７の電位が、両端部のゲート電極７の電位に次いで高くなり、中央部に近いゲート電極７ほどその電位が低くなる。そして、ＮＭＯＳトランジスタにおいては、ゲート電極７の電位が高いほど、導通しやすくなる。このため、前述の第１の実施形態において説明した電流方向両端部に近いフィンガーほど基板抵抗が高くスナップバックしやすい効果と合わせて、サージ電流が入力されたときに、最初に電流方向両端部に位置するフィンガーが確実にスナップバックし、その後、中央部に向かってフィンガーが連鎖的にスナップバックしていく。

次に、本実施形態の効果について説明する。本実施形態においては、前述の第１の実施形態と同様に、両端部のフィンガーの基板抵抗が他のフィンガーの基板抵抗よりも高くなっている。これに加えて、本実施形態においては、両端部のフィンガーにおけるゲート電極とガードリングとの間の抵抗値が、他のフィンガーのそれよりも高くなっている。このため、より確実に、両端部に位置するフィンガーを最初にスナップバックさせることができる。これにより、スナップバックの連鎖現象を安定して発生させることができ、耐ＥＳＤ保護性能が安定する。

次に、本発明の第９の実施形態について説明する。図１１は本実施形態に係るＥＳＤ保護素子を示す平面図である。図１１に示すように、本実施形態においては、前述の第１の実施形態と比較して、Ｐウエルブロック領域１１におけるトランジスタ形成領域８から見てゲート方向両側に相当する部分に、片側当たりソース領域５と同数、即ち４ヶ所の切込１１ｈが設けられている。つまり、Ｐウエルブロック領域１１には、合計８ヶ所の切込１１ｈが設けられている。そして、各切込１１ｈは、各ソース領域５から見てゲート方向の両側に相当する位置に設けられている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態においては、ゲート方向の一方の側に形成する切込１１ｈの数を、ソース領域５の数と等しくして、各切込１１ｈの位置をソース領域５から見てゲート方向に相当する位置としている。これにより、ＥＳＤ保護素子を構成するフィンガーの数によらず、１つのフィンガーに１対の切込１１ｈが対応することになるため、１つのフィンガーに要求される基板抵抗値に合わせて、切込１１ｈの幅を決定すればよい。この結果、ＥＳＤ保護素子４に設けられるフィンガーの数が変化しても、それに応じて切込１１ｈの数も変化するため、フィンガーの数に応じて各切込１１ｈの幅を調整し直す必要がない。このため、本実施形態に係るＥＳＤ保護素子は設計が容易である。

なお、本実施形態においては、前述の第１の実施形態と異なり、基板電流を電流方向に流すことによりフィンガーを連鎖的にスナップバックさせる効果が低くなってしまう。しかしながら、各フィンガーのゲート電極を相互に接続すると共に、ゲート電極と接地電位配線との間に抵抗を設けることにより、個々のフィンガーの基板抵抗値をある程度高く設定することができ、全てのフィンガーを確実にスナップバックさせることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

なお、前述の各実施形態又はその変形例においては、ＮＭＯＳトランジスタからなるＥＳＤ保護素子４から見てゲート方向に隣接した領域にＰＭＯＳからなるＥＳＤ保護素子１４を設ける例を示したが、本発明はこれに限定されず、ＥＳＤ保護素子４から見て電流方向に隣接した領域にＥＳＤ保護素子１４を設けてもよく、ＥＳＤ保護素子１４を設けなくてもよい。この場合においても、内部回路素子の一部でありＥＳＤ保護素子４に近い領域に形成されたＰＭＯＳトランジスタとの間でラッチアップが発生することを防止できる。

また、前述の各実施形態又はその変形例のうち、複数の実施形態又は変形例を組み合わせてもよい。例えば、前述の第２、第４、第５、第７、第８及び第９の実施形態において、第１の実施形態の変形例のように、Ｐウエルブロック領域の切込の内部にガードリングを延出させてもよい。

更に、前述の各実施形態又はその変形例において、ＥＳＤ保護素子を構成するフィンガーの数は図面に示された数に限定されない。例えば、図１に示すＥＳＤ保護素子４及び１４においては、４ヶ所のソース領域５及び３ヶ所のドレイン領域６が交互に形成されて６本のフィンガーが形成されているが、例えば、Ｎヶ所（Ｎは自然数）のドレイン領域と（Ｎ＋１）ヶ所のソース領域とをチャネル領域を介して交互に配列して、２Ｎ本のフィンガーを形成してもよい。

更にまた、本発明に係る静電気放電保護素子は、ＭＯＳトランジスタ型の静電気放電保護素子に限らず、例えば、サイリスタ型の静電気放電保護素子をトリガするトリガ回路に設けられるＭＯＳトランジスタに適用することもできる。また、内部回路を電源ノイズ等から分離するためにガードリング内にＰウエルブロック領域を設けるアナログ回路においても、その基板抵抗を調節するために、本発明の静電気放電保護素子と同様な構造を使用することができる。

（付記１）
本出願は、特願２００４−１７６２３７の分割出願である。この特願２００４−１７６２３７の出願当初の特許請求の範囲に記載された発明を付記する。上記で説明された実施形態等は、下記の特許請求に記載された発明の実施形態等でもある。
（請求項１）
半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように前記第１の第１導電型ウエルから離隔して形成され基準電位が印加される第２の第１導電型ウエルと、前記第１の第１導電型ウエルの表面に形成され静電気放電が入力される第１の第２導電型領域及び基準電位が印加される第２の第２導電型領域が相互に離隔して形成された第２導電型トランジスタと、前記第１の第１導電型ウエルと前記第２の第１導電型ウエルとの間に設けられ前記第１の第１導電型ウエルの少なくとも１の端縁の一部分を前記第２の第１導電型ウエルに接続する第３の第１導電型ウエルと、を有し、前記第１の第１導電型ウエルと前記第２の第１導電型ウエルとの間の領域のうち前記第３の第１導電型ウエルを除く領域の抵抗率が、前記第１乃至第３の第１導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
（請求項２）
前記第３の第１導電型ウエルにおける前記第１の第１導電型ウエルとの接続部分から前記第２の第１導電型ウエルとの接続部分に向かう方向に直交する方向の長さが、前記第１の第２導電型領域の前記直交する方向における長さよりも小さいことを特徴とする請求項１に記載の静電気放電保護素子。
（請求項３）
前記第２導電型トランジスタにおいて夫々複数の前記第１及び第２の第２導電型領域が第１方向に沿って交互に配列されており、前記第３の第１導電型ウエルが前記第１の第１導電型ウエルにおける前記第１方向に延びる端縁に接続されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
（請求項４）
前記第３の第１導電型ウエルが前記端縁の前記第１方向における中央部に接続されていることを特徴とする請求項３に記載の静電気放電保護素子。
（請求項５）
前記第３の第１導電型ウエルが、前記端縁における前記第２の第２導電型領域から見て前記第１方向に直交する第２方向に相当する位置に接続されていることを特徴とする請求項３に記載の静電気放電保護素子。
（請求項６）
前記第２導電型トランジスタにおいて夫々複数の前記第１及び第２の第２導電型領域が第１方向に沿って交互に配列されており、前記第３の第１導電型ウエルが前記第１の第１導電型ウエルにおける前記第１方向に直交する第２方向に延びる端縁に接続されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
（請求項７）
前記第２の第１導電型ウエルの表面に、その不純物濃度が前記第２の第１導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第１導電型のガードリングが、前記第１の第１導電型ウエルを囲むように形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の静電気放電保護素子。
（請求項８）
前記ガードリングが前記第３の第１導電型ウエル内に延出していることを特徴とする請求項７に記載の静電気放電保護素子。
（請求項９）
前記第１及び第２の第２導電型領域内において、前記第１の第１導電型ウエルが形成されていない領域が設けられていることを特徴とする請求項１乃至８のいずれか１項に記載の静電気放電保護素子。
（請求項１０）
前記第１の第１導電型ウエルの不純物濃度と、前記第２の第１導電型ウエルの不純物濃度と、前記第３の第１導電型ウエルの不純物濃度とが相互に等しいことを特徴とする請求項１乃至９のいずれか１項に記載の静電気放電保護素子。
（請求項１１）
一の前記第１の第２導電型領域及びこの一の第１の第２導電型領域に隣り合う前記第２の第２導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項３乃至６のいずれか１項に記載の静電気放電保護素子。
（請求項１２）
前記第３の第１導電型ウエルの形状及び位置が前記第２導電型トランジスタの基板抵抗が所望の分布となるように調節されたものであることを特徴とする請求項１乃至１１のいずれか１項に記載の静電気放電保護素子。
（請求項１３）
半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、この第１の第１導電型ウエルの表面に形成され静電気放電が入力される複数の第１の第２導電型領域及び基準電位が印加される複数の第２の第２導電型領域が交互に且つ相互に離隔して第１方向に配列された第２導電型トランジスタと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように形成され前記第１の第１導電型ウエルにおける前記第１方向に直交する第２方向に延びる端縁に接し前記第１方向に延びる端縁には接しておらず基準電位が印加される第２の第１導電型ウエルと、を有し、前記第１の第１導電型ウエルの前記第１方向に延びる端縁と前記第２の第１導電型ウエルとの間の領域の抵抗率が、前記第１及び第２の第１導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
（請求項１４）
半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように前記第１の第１導電型ウエルから離隔して形成され基準電位が印加される第２の第１導電型ウエルと、前記第１の第１導電型ウエルの表面に形成され静電気放電が入力される複数の第１の第２導電型領域及び基準電位が印加される複数の第２の第２導電型領域が交互に且つ相互に離隔して形成された第２導電型トランジスタと、前記第１の第１導電型ウエルの一部分を前記第２の第１導電型ウエルに接続する配線と、を有し、前記第１の第１導電型ウエルと前記第２の第１導電型ウエルとの間の領域の抵抗率が、前記第１及び第２の第１導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
（請求項１５）
前記第２の第１導電型ウエルの表面に、その不純物濃度が前記第２の第１導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第１導電型のガードリングが、前記第１の第１導電型ウエルを囲むように形成されていることを特徴とする請求項１３又は１４に記載の静電気放電保護素子。
（請求項１６）
一の前記第１の第２導電型領域及びこの一の第１の第２導電型領域に隣り合う前記第２の第２導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項１３乃至１５のいずれか１項に記載の静電気放電保護素子。
（請求項１７）
前記第２導電型トランジスタにおいて夫々複数の前記第１及び第２の第２導電型領域が第１方向に沿って交互に配列されており、前記第１の第２導電型領域と前記第２の第２導電型領域との間の領域の上方に設けられた複数本のゲート電極と、この複数本のゲート電極を相互に接続すると共にその一部が前記第２の第１導電型ウエルに接続された抵抗体と、を有することを特徴とする請求項１乃至１６のいずれか１項に記載の静電気放電保護素子。
（請求項１８）
前記抵抗体の前記第１方向における両端部が前記第２の第１導電型ウエルに接続されていることを特徴とする請求項１７に記載の静電気放電保護素子。
（請求項１９）
前記抵抗体の前記第１方向における中央部が前記第２の第１導電型ウエルに接続されていることを特徴とする請求項１７に記載の静電気放電保護素子。
（請求項２０）
前記半導体基板の表面における前記第２の第１導電型ウエルの内部又は前記第２の第１導電型ウエルに隣接する領域に形成された第２導電型ウエルと、この第２導電型ウエルの表面に形成された第１導電型トランジスタと、を有し、前記第１の第１導電型ウエルにおける前記第２導電型ウエルに対向する端縁の一部が前記第２の第１導電型ウエルに接続されていることを特徴とする請求項１乃至１９のいずれか１項に記載の静電気放電保護素子。
（請求項２１）
静電気放電が入力される第１の配線と、基準電位が印加される第２の配線と、前記第１の配線と第２の配線との間に相互に並列に接続された複数のトランジスタと、この複数のトランジスタのチャネルを相互に接続する抵抗と、この抵抗の一部を前記第２の配線に接続する第３の配線と、を有することを特徴とする静電気放電保護素子。
（請求項２２）
前記トランジスタが半導体基板の表面に形成されたものであり、一の前記トランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項２１に記載の静電気放電保護素子。
（請求項２３）
前記抵抗の大きさ及び前記第３の配線に接続される位置が、前記トランジスタのチャネルと前記第２の配線との間の抵抗が所望の分布となるように調節されたものであることを特徴とする請求項２１又は２２に記載の静電気放電保護素子。

（付記２）
上記発明のうちの１つに係る静電気放電保護素子は、半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように前記第１の第１導電型ウエルから離隔して形成され基準電位が印加される第２の第１導電型ウエルと、前記第１の第１導電型ウエルの表面に形成され静電気放電が入力される第１の第２導電型領域及び基準電位が印加される第２の第２導電型領域が相互に離隔して形成された第２導電型トランジスタと、前記第１の第１導電型ウエルと前記第２の第１導電型ウエルとの間に設けられ前記第１の第１導電型ウエルの少なくとも１の端縁の一部分を前記第２の第１導電型ウエルに接続する第３の第１導電型ウエルと、を有し、前記第１の第１導電型ウエルと前記第２の第１導電型ウエルとの間の領域のうち前記第３の第１導電型ウエルを除く領域の抵抗率が、前記第１乃至第３の第１導電型ウエルの抵抗率よりも高いことを特徴とする。
上記静電気放電保護素子においては、第３の第１導電型ウエルの大きさを調節することにより、第１の第１導電型ウエルと第２の第１導電型ウエルとの間の領域の幅を過度に小さくすることなく、基板抵抗を最適に制御することができる。これにより、優れた耐ＥＳＤ保護性能及び耐ラッチアップ性能を両立できると共に、レイアウト面積を低減することができる。
また、前記第３の第１導電型ウエルにおける前記第１の第１導電型ウエルとの接続部分から前記第２の第１導電型ウエルとの接続部分に向かう方向に直交する方向の長さが、前記第１の第２導電型領域の前記直交する方向における長さよりも小さいことが好ましい。

本実施形態は、半導体集積回路装置に組み込む静電気放電保護素子に好適に適用することができる。

１；半導体装置
２；Ｐウエル
３；Ｎウエル
４、１４；ＥＳＤ保護素子
５、１５；ソース領域
６、１６；ドレイン領域
７、１７；ゲート電極
８、１８；トランジスタ形成領域
９；コンタクト
１０、２０；シリサイドブロック領域
１１；Ｐウエルブロック領域
１１ａ〜１１ｈ；切込
１２、２２；ガードリング
１２ａ；枠状部
１２ｂ；延出部
２５；入力パッド
２６；配線
３１；抵抗体
３２、３５；上層配線
３３；コンタクト
３４；Ｐ^＋領域
４１；抵抗体
４２、４４；ビア
４３；上層配線
４５；コンタクト
５１；抵抗体
５２、５４；ビア
５３、５６；上層配線
５５；コンタクト
５７；シリサイド
１０１；入力バッファ
１０２；配線
１０３；入力パッド
１０４；１次保護素子
１０５；２次保護素子
１０６；入力保護抵抗
１１１；フィンガー
１１２；Ｐ型基板
１１３；Ｐウエル
１１４；ＳＴＩ領域
１１５；ソース領域
１１６；ドレイン領域
１１７；チャネル領域
１１８；ゲート電極
１１９；ガードリング
１２０；コンタクト
１２１；Ｐウエルブロック領域
１２２；辺
１３１；Ｐ型基板
１３２；ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）
１３３；ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）
１３４；Ｎウエル
１３５；ソース領域
１３６；ガードリング
１３７；Ｐウエル
１３８；ソース領域
１３９；ガードリング
Ｆ１乃至Ｆ６；フィンガー
Ｄ；長さ
ＧＮＤ；接地電位配線
ＶＤＤ；電源電位配線
Ｒｄ；ドレイン抵抗
Ｒｓｕｂ、Ｒｓｕｂ１、Ｒｓｕｂ１ａ、Ｒｓｕｂ２，３、Ｒｓｕｂ２ａ、Ｒｓｕｂ５ａ、Ｒｓｕｂ４，５、Ｒｓｕｂ６ａ、Ｒｓｕｂ６；基板抵抗

Claims (11)

1. 半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、この第１の第１導電型ウエルの表面に形成され静電気放電が入力される複数の第１の第２導電型領域及び基準電位が印加される複数の第２の第２導電型領域が交互に且つ相互に離隔して第１方向に配列された第２導電型トランジスタと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように形成され前記第１の第１導電型ウエルにおける前記第１方向に直交する第２方向に延びる端縁に接し前記第１方向に延びる端縁には接しておらず基準電位が印加される第２の第１導電型ウエルと、を有し、前記第１の第１導電型ウエルの前記第１方向に延びる端縁と前記第２の第１導電型ウエルとの間の領域の抵抗率が、前記第１及び第２の第１導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
2. 半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、前記半導体基板の表面に前記第１の第１導電型ウエルを囲むように前記第１の第１導電型ウエルから離隔して形成され基準電位が印加される第２の第１導電型ウエルと、前記第１の第１導電型ウエルの表面に形成され静電気放電が入力される複数の第１の第２導電型領域及び基準電位が印加される複数の第２の第２導電型領域が交互に且つ相互に離隔して形成された第２導電型トランジスタと、前記第１の第１導電型ウエルの一部分を前記第２の第１導電型ウエルに接続する配線と、を有し、前記第１の第１導電型ウエルと前記第２の第１導電型ウエルとの間の領域の抵抗率が、前記第１及び第２の第１導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
3. 前記第２の第１導電型ウエルの表面に、その不純物濃度が前記第２の第１導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第１導電型のガードリングが、前記第１の第１導電型ウエルを囲むように形成されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
4. 一の前記第１の第２導電型領域及びこの一の第１の第２導電型領域に隣り合う前記第２の第２導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項１乃至３のいずれか１項に記載の静電気放電保護素子。
5. 前記第２導電型トランジスタにおいて夫々複数の前記第１及び第２の第２導電型領域が第１方向に沿って交互に配列されており、前記第１の第２導電型領域と前記第２の第２導電型領域との間の領域の上方に設けられた複数本のゲート電極と、この複数本のゲート電極を相互に接続すると共にその一部が前記第２の第１導電型ウエルに接続された抵抗体と、を有することを特徴とする請求項１乃至４のいずれか１項に記載の静電気放電保護素子。
6. 前記抵抗体の前記第１方向における両端部が前記第２の第１導電型ウエルに接続されていることを特徴とする請求項５に記載の静電気放電保護素子。
7. 前記抵抗体の前記第１方向における中央部が前記第２の第１導電型ウエルに接続されていることを特徴とする請求項５に記載の静電気放電保護素子。
8. 前記半導体基板の表面における前記第２の第１導電型ウエルの内部又は前記第２の第１導電型ウエルに隣接する領域に形成された第２導電型ウエルと、この第２導電型ウエルの表面に形成された第１導電型トランジスタと、を有し、前記第１の第１導電型ウエルにおける前記第２導電型ウエルに対向する端縁の一部が前記第２の第１導電型ウエルに接続されていることを特徴とする請求項１乃至７のいずれか１項に記載の静電気放電保護素子。
9. 静電気放電が入力される第１の配線と、基準電位が印加される第２の配線と、前記第１の配線と第２の配線との間に相互に並列に接続された複数のトランジスタと、この複数のトランジスタのチャネルを相互に接続する抵抗と、この抵抗の一部を前記第２の配線に接続する第３の配線と、を有することを特徴とする静電気放電保護素子。
10. 前記トランジスタが半導体基板の表面に形成されたものであり、一の前記トランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項９に記載の静電気放電保護素子。
11. 前記抵抗の大きさ及び前記第３の配線に接続される位置が、前記トランジスタのチャネルと前記第２の配線との間の抵抗が所望の分布となるように調節されたものであることを特徴とする請求項９又は１０に記載の静電気放電保護素子。

Images