JPH09181195A - 静電気保護素子 - Google Patents

静電気保護素子

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JPH09181195A JP8320042A JP32004296A JPH09181195A JP H09181195 A JPH09181195 A JP H09181195A JP 8320042 A JP8320042 A JP 8320042A JP 32004296 A JP32004296 A JP 32004296A JP H09181195 A JPH09181195 A JP H09181195A
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Abstract

(57)【要約】 【課題】 電流密集現象によって、梯子構造を持つＮチ
ャネルＭＯＳ素子の静電気保護効率が低下する問題を解
決することを目的とする。 【解決手段】 本発明の静電気保護素子はＭＯＳ素子の
ゲート４２をソース４４に接地させるのではなく、内部
ウェル抵抗２２を通じて接地するようにして、トリガ電
圧が低くなるようにしてあるので、梯子構造を持つＮチ
ャネルＭＯＳ素子のウェルコンタク部４６、４７から遠
く離れたドレイン４０で発生する電流密集現像を防止す
ることができることを特徴とし、静電気保護性能を向上
させている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、具体的にはＮチャネルＭＯＳ素子を利用す
る静電気保護素子に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ回路で一番多く使用されてお
り、特性も良いＣＭＯＳ回路の静電気保護素子はＮチャ
ネルＭＯＳ素子である。
【０００３】このようなＮチャネルＭＯＳ素子はダイオ
ードに比べて漏泄電流の点で大変な問題点を持っている
が、トリガ電圧（ａ ｔｒｉｇｇｅｒｉｎｇ ｖｏｌｔ
ａｇｅ）、スナップ−バック電圧（ａ ｓｎａｐ−ｂａ
ｃｋ ｖｏｌｔａｇｅ）、動的な抵抗（ａ ｄｙｎａｍ
ｉｃ ｒｅｓｉｓｔａｎｃｅ）等においてはダイオード
に比べて優秀な特性を持っている。
【０００４】また、ＮチャネルＭＯＳ素子は静電気保護
効率を高めるために必要な大きく形成したゲート幅（ｇ
ａｔｅ ｗｉｄｔｈ）を持ち、そしてドレインと同一な
導電型を持つイオンを高エネルギーで注入するプラグ
（ｐｌｕｇ）工程が実施される。
【０００５】つまり、ＮチャネルＭＯＳ素子の静電気保
護効率はそのゲート幅に比例するため、ゲートの幅を広
げることが必要である。しかし、チップサイズ（ｃｈｉ
ｐｓｉｚｅ）あるいは回路配置のため、ＮチャネルＭＯ
Ｓ素子においてゲート幅を一つの方向に広げられない場
合には、ゲートのフィンガ（ｆｉｎｇｅｒ）を並列的に
配列する梯子構造（ａ ｌａｄｄｅｒ ｓｔｒｕｃｔｕ
ｒｅ ｏｒ ａ ｆｉｎｇｅｒ ｓｔｕｃｔｕｒｅ）を
適用するべきである。
【０００６】図６を参照すると、従来の静電気保護素子
であるＮチャネルＭＯＳ素子はゲート１２のフィンガが
並列に配置されている梯子構造を有しており、ゲートの
フィンガの間にはドレイン１０が並列に配置されてお
り、普通に基板とゲートが接地（ｇｒｏｕｎｄｅｄ ｓ
ｕｂｓｔｒａｔｅ ａｎｄ／ｏｒ ｇｒｏｕｎｄｅｄｇ
ａｔｅ）されている。
【０００７】このような構造の静電気保護素子は図６の
斜線部分１８、すなわちゲート１２のフィンガの間に挿
入されているドレイン１０の部分で、電流密集現像（ｃ
ｕｒｒｅｎｔ ｌｏａｌｉｚａｔｉｏｎ）が発生する。
その理由はｐ+ 形ウェルコンタク部（ｗｅｌｌ ｃｏｎ
ｔａｃ）１６とソースコンタク部（ｓｏｕｒｃｅ ｃｏ
ｎｔａｃｔ）との間の距離差に基因するウェル抵抗（ｗ
ｅｌｌ ｒｅｓｉｓｔａｎｃｅ）のためである。
【０００８】従って、前記の距離差が小さい位置では、
ドレイン接合部から発生した正孔の大部分がウェルコン
タク部１６に抜け出て、トリガ（ｔｒｉｇｇｅｒｉｎ
ｇ）が発生するのが遅く、これに対して、前記の距離差
が大きな位置ではドレイン接合部から発生したさまざま
な正孔はウェルコンタク部に抜け出たり、ソース接合部
の下に蓄積したりして素子のトリガの発生を早くする。
つまり、衝撃イオン化（ｉｍｐａｃｔ ｉｏｎｉｚａｔ
ｉｏｎ）によって各ドレインから発生した電子−正孔対
（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒｓ）の中で大
部分の正孔は前記のｐ+ 型ウェルコンタク部１６に抜け
出るか、あるいはｎ+ 型ソース接合部に蓄積して、ソー
スに対してウェルの電位を増加させる作用をする。その
結果、ソースがターンオンされる。
【０００９】このような現像は前記のウェルコンタク部
１６から遠く離れたソースではウェル抵抗の増加によっ
て多く発生することになる。従って、図６に示されたよ
うに、斜線部分１８、すなわち、前記のウェルコンタク
部１６から一番遠く離れているドレインで、ソースのタ
ーンオン現像の発生が早いために電流が密集し、梯子構
造を持つＮチャネルＭＯＳ素子の静電気保護効率が低下
する問題が発生する。
【００１０】
【発明が解決しようとする課題】従って、本発明は上述
したような問題を解決するために提案されたもので、Ｍ
ＯＳ素子のゲートとソースを直接に接地させるのではな
く、ウェル抵抗を経て接地するようにして、静電気保護
性能を向上させた静電気保護素子を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上述した目的を達成する
ために本発明の静電気保護素子は、第１の電源電圧源
（Ｖdd）と第２の電源電圧源（Ｖss）の間にある内部回
路２４の入出力端に接続され、外部からの静電気が前記
内部回路に印加されることを防止する静電気保護素子に
おいて、前記静電気保護素子は、ウェル領域上に形成さ
れ前記内部回路２４の入出力端に接続され前記第１の電
源電圧源（Ｖdd）の印加されたドレインと、前記第２の
電源電圧源（Ｖss）と前記ウェル領域に共通に接続され
たソースと、ウェルコンタク部４７に接続されたゲート
を持つＭＯＳ素子２０と、前記ウェルコンタク部４７を
通じて前記ＭＯＳ素子２０のゲートに接続された内部抵
抗２２とを具備することを特徴とする 。
【００１２】この素子において、前記の内部抵抗はウェ
ル抵抗である。
【００１３】この素子において、前記の内部抵抗は数Ω
から数百Ωの範囲を有する。
【００１４】この素子において、前記のＭＯＳ素子はＮ
チャネル導電型ＭＯＳトランジスターである。
【００１５】また、本発明では、入出力ＰＡＤ（パッ
ド）と、前記入出力ＰＡＤと外部から第１の電源電圧源
（Ｖdd）と第２の電源電圧源（Ｖss）の印加された内部
回路２４の間に連結された静電気保護素子において、ウ
ェル領域上に形成され前記内部回路２４の入出力端に連
結され前記第１の電源電圧源（Ｖdd）の印加されるドレ
インと、ウェル領域上に形成され第２の電源電圧源（Ｖ
ss）の印加されるソースと、ウェルコンタク部４７に接
続されたゲートとを具備するＭＯＳ素子２０と、前記ゲ
ートと前記第２の電源電圧源（Ｖss）の間に形成された
内部抵抗２２を具備して、ドレイン電圧のトリガリング
電圧を減少させることを特徴とすることもできるこの素
子において、前記のＭＯＳ素子はＮチャネル導電型ＭＯ
Ｓトランジスターである。
【００１６】この素子において、前記の内部抵抗はウェ
ル抵抗である。
【００１７】この素子において、前記の内部抵抗は数Ω
から数百Ωの範囲を有する。
【００１８】さらに、本発明では、第１の電源電圧源
（Ｖdd）と第２の電源電圧源（Ｖss）間にある内部回路
２４の入出力端に接続され、外部からの静電気が前記内
部回路に印加されることを防止する静電気保護素子にお
いて、前記入出力端にドレイン４０が接続され、ゲート
４２が並列に配置されており、前記ゲート４２の間に前
記ドレイン４０が配置された梯子構造を持つＭＯＳ素子
２０と、前記梯子構造の外部に形成されている第１のウ
ェルコンタク部４６と、前記梯子構造の中央に位置する
第２のウェルコンタク部４７を具備することを特徴とす
る。
【００１９】この素子において、前記の第２のウェルコ
ンタク部はゲートコンタク部を通じて前記のゲートと電
気的に接続される。
【００２０】この素子において、前記のＭＯＳ素子はＮ
チャネル導電型ＭＯＳトランジスターである。
【００２１】本発明の静電気保護素子はＭＯＳ素子のゲ
ートをソースに接地させるのではなく、内部ウェル抵抗
を通じて接地するようにして、トリガ電圧が低くなるよ
うにしてあるので、ウェルコンタク部から遠く離れたド
レインで発生する電流密集現像を防止することができ、
静電気保護性能を向上させている。
【００２２】
【発明の実施の形態】以下、本発明の実施例を図１から
図５を参照して詳細に説明する。
【００２３】本実施例の静電気保護素子は、ドレインに
加える第１の電源電圧源（ＶDD）とソースに加える第２
の電源電圧源（Ｖss）の間にある内部回路２４の入出力
端に接続された梯子構造を有している。
【００２４】図１は、本発明による静電気保護素子の一
実施例を示す等価回路図である。
【００２５】第１の電源電圧（ＶDD）と第２の電源電圧
（Ｖss）間にある内部回路２４の入出力端に接続された
ＮチャネルＭＯＳ素子２０と、内部ウェル抵抗２２とか
ら構成されている。ＭＯＳ素子のゲートをソースに接地
させるのではなく、内部ウェル抵抗を通じて接地するよ
うに構成したことで、トリガ電圧を低くすることができ
る。前記のウェル抵抗２２は数Ωから数百Ωの範囲を持
つウェル抵抗である。また、静電気保護素子３０は上述
した静電気保護素子と同一な構成を持つ保護素子である
か、あるいは従来の保護素子と同一な構成を持つ保護素
子である場合もある。
【００２６】上述した構造を持つ静電気保護素子におい
て、放電電流が増加することによって、前記のＮチャネ
ルＭＯＳ素子２０のゲート電圧（Ｖ′）が増加する。そ
のとき、前記のゲート電圧の増加によって、ドレイン電
圧（ＶD ）のトリガ電圧が低くなって、ＮチャネルＭＯ
Ｓ素子を構成する全てのフィンガがターンオンされる。
【００２７】図２はゲートバイアスの増加によって、前
記の静電気保護素子の破壊電圧（ｂｒｅａｋｄｏｗｎ
ｖｏｌｔａｇｅ）であるトリガ電圧（Ｖbr）が低下する
現像を示すグラフである。
【００２８】図２には、４個の相異なる技術に対応する
ゲートバイアスの函数によって、前記のＮチャネルＭＯ
Ｓ素子の破壊電圧の曲線が図示されている。この図面か
ら分かるように、前記の素子のゲート電圧がスレッショ
ルド電圧（Ｖt ）より小さい領域では、ゲート電圧が増
加すればするほど破壊電圧は低下する。
【００２９】しかし、前記のゲート電圧がスレッショル
ド電圧（Ｖt ）より大きくなると、垂直電界の増加によ
る散乱率増加によって、ドレイン接合部からの衝撃イオ
ン化率が減少する。これによって、前記の基板電流は減
少し、その破壊電圧は図２に図示したように少しづつ増
加しはじめる。
【００３０】図３は本発明のＮＭＯＳ静電気保護素子の
構造を示す平面図である。
【００３１】図３に図示されているように、静電気保護
素子であるＮチャネルＭＯＳ素子は、ゲート４２が並列
に配置されている梯子構造を持ち、ゲート４２の間には
ドレイン４０が並列に配置されており、基板とゲート４
２はウェル抵抗２２で機能するウェルコンタク部４７に
共通に接続されている。前記のウェルコンタク部４７は
ゲートコンタク部４８を通じてゲート４２に接続されて
いる。前記の梯子構造の中間に形成されている前記のウ
ェルコンタク部４７は以下で第２のウェルコンタク部と
呼び、前記の梯子構造の外部に形成されているウェルコ
ンタク部４６は通常あるように形成されているので、第
１のウェルコンタク部と呼ぶ。
【００３２】図４は、本発明のＮＭＯＳ静電気保護素子
の断面構造を示すための図３のＸ−Ｘ’線での垂直断面
図である。
【００３３】上述した構造で、最初にトリガされるフィ
ンガのターンオン電圧（すなわち、ドレイン電圧）は、
初期放電特性によって、ゲート端子が第２の電源電圧
（Ｖss）に接続された従来の静電気保護素子と同じく、
Ｖbr（図５に表示される曲線Ｓ１を参照）であるが、一
端放電が始まると、ゲートバイアスが増加（放電電流Ｉ
×ウェル抵抗Ｒwell）する。これと同時に、ターンオン
されていないその他のフィンガのターンオン電圧が主放
電特性によって、Ｖbr′（図５に示した曲線Ｓ２を参
照）と低くて、早く全てのフィンガをターンオンさせる
ことができる。
【００３４】
【発明の効果】上述した本発明の静電気保護素子によれ
ば、ＮチャネルＭＯＳ素子のゲートをソースに直接に接
地させるのではなく、ウェル抵抗を通じて接地するよう
にしたので、コンタク部が遠く離れたドレインで発生す
る電流密集現像を防止することができ、静電気保護性能
を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例による静電気保護素子の等価回
路図である。
【図２】図１の静電気保護素子において、ゲートバイア
スの増加によって前記の静電気保護素子の破壊電圧が低
下する現像を示すグラフである。
【図３】本発明のＮＭＯＳ静電気保護素子の入出力レイ
アウト（Ｉ／Ｏ ｌａｙｏｕｔ）を示す平面図である。
【図４】図３の本発明のＮＭＯＳ静電気保護素子の断面
構造を示す垂直断面図である。
【図５】本発明の静電気保護素子において、初期放電及
び主放電による素子動作特性を示すグラフである。
【図６】従来のＮＭＯＳ静電気保護素子の入出力レイア
ウト（Ｉ／Ｏ ｌａｙｏｕｔ）を示す平面図である。
【符号の説明】
１０ ドレイン １２ ゲート １４ ソース １６ ウェルコンタク部 １８ 電流密集現象の発生部分 ２０ ＮチャネルＭＯＳ素子 ２２ 抵抗（ウェル抵抗） ２４ 内部回路 ３０ 静電気保護素子 ４０ ドレイン ４２ ゲート ４４ ソース ４６ 第１のウェルコンタク部 ４７ 第２のウェルコンタク部 ４８ ゲートコンタク部

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源電圧源と第２の電源電圧源の
    間にある内部回路の入出力端に接続され、外部からの静
    電気が前記内部回路に印加されることを防止する静電気
    保護素子において、 前記静電気保護素子は、ウェル領域上に形成されて前記
    内部回路の入出力端に接続され前記第１の電源電圧源の
    印加されたドレインと、前記第２の電源電圧源と前記ウ
    ェル領域に共通に接続されたソースと、ウェルコンタク
    部に接続されたゲートを持つＭＯＳ素子と、 前記ウェルコンタク部を通じて前記ＭＯＳ素子のゲート
    に接続された内部抵抗とを具備することを特徴とする静
    電気保護素子。
  2. 【請求項２】 前記内部抵抗はウェル抵抗であることを
    特徴とする請求項１記載の静電気保護素子。
  3. 【請求項３】 前記内部抵抗は数Ωから数百Ωであるこ
    とを特徴とする請求項１記載の静電気保護素子。
  4. 【請求項４】 前記ＭＯＳ素子はＮチャネル導電型ＭＯ
    Ｓトランジスターであることを特徴とする請求項１記載
    の静電気保護素子。
  5. 【請求項５】 入出力ＰＡＤと、前記入出力ＰＡＤと外
    部から第１の電源電圧源と第２の電源電圧源の印加され
    た内部回路の間に連結された静電気保護素子において、 ウェル領域上に形成され前記内部回路の入出力端に連結
    され前記第１の電源電圧源の印加されるドレインと、ウ
    ェル領域上に形成され第２の電源電圧源の印加されるソ
    ースと、ウェルコンタク部に接続されたゲートとを具備
    するＭＯＳ素子と、 前記ゲートと前記第２の電源電圧源の間に形成された内
    部抵抗を具備して、ドレイン電圧のトリガリング電圧を
    減少させることを特徴する静電気保護素子。
  6. 【請求項６】 前記ＭＯＳ素子はＮチャネル導電型ＭＯ
    Ｓトランジスターであることを特徴とする請求項５記載
    の静電気保護素子。
  7. 【請求項７】 前記内部抵抗はウェル抵抗であることを
    特徴とする請求項５記載の静電気保護素子。
  8. 【請求項８】 前記内部抵抗は数Ωから数百Ωの範囲で
    あることを特徴とする請求項５記載の静電気保護素子。
  9. 【請求項９】 第１の電源電圧源と第２の電源電圧源間
    にある内部回路の入出力端に接続され、外部からの静電
    気が前記内部回路に印加されることを防止する静電気保
    護素子において、 前記入出力端にドレインが接続され、ゲートが並列に配
    置されており、前記ゲートの間に前記ドレインが配置さ
    れた梯子構造を持つＭＯＳ素子と、 前記梯子構造の外部に形成されている第１のウェルコン
    タク部と、 前記梯子構造の中央に位置する第２のウェルコンタク部
    とを具備することを特徴とする静電気保護素子。
  10. 【請求項１０】 前記第２のウェルコンタク部はゲート
    コンタク部を通じて前記ゲートと電気的に接続されるこ
    とを特徴とする請求項９記載の静電気保護素子。
  11. 【請求項１１】 前記ＭＯＳ素子はＮチャネル導電型Ｍ
    ＯＳトランジスターであることを特徴とする請求項９記
    載の静電気保護素子。
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