KR100639224B1 - 정전기 방전 보호 소자 - Google Patents

정전기 방전 보호 소자 Download PDF

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Abstract

본 발명은 정전기 방전 보호 소자에 관한 것이다.
개시된 본 발명은 제1 도전형 반도체 기판, 반도체 기판상에 형성된 게이트, 게이트 양측의 기판 표면내에 형성된 제2 도전형 소오스 및 드레인, 게이트 하부 영역과 드레인을 포함하여 반도체 기판 내에 형성되는 제1 도전형 웰 및 제1 도전형 웰과 소오스를 포함하여 반도체 기판 내에 형성되는 제2 도전형 웰을 포함한다.
정전기 방전, 게이트, 드레인, 소오스, 픽업, 기생 바이폴라

Description

정전기 방전 보호 소자{ElectroStatic Discharge Protection Element}
도 1은 입출력 패드에 정전기 방전 보호 회로가 설치된 경우를 도시한 도면,
도 2는 입력 패드에 정전기 방전 보호 회로가 설치된 경우를 도시한 도면,
도 3은 종래 정전기 방전 보호 소자의 단면을 도시한 도면,
도 4는 기생 바이폴라의 개수를 증가시키면서 2차 브레이크 다운 전류를 향상시키기 위한 정전기 방전 보호 소자의 단면을 도시한 도면,
도 5는 본 발명의 일실시예에 따른 정전기 방전 보호 소자의 단면을 도시한 도면,
도 6은 도 3의 정전기 방전 보호 소자와 도 5의 정전기 방전 보호 소자에 대하여 트리거링 전압의 변화에 따른 2차 브레이크 다운 전류를 시뮬레이션한 결과를 도시한 도면,
도 7은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 단면을 도시한다.
본 발명은 정전기 방전 보호 소자에 관한 것으로서, 1차 트리거링 전압을 감소시키고 2차 브레이크 다운 전류를 향상시키는 정전기 방전 보호 소자에 관한 것이다.
일반적으로 정전기 방전(ESD:ElectroStatic Discharge) 보호 소자란 반도체 장치 설계시, 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 반도체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 설치되는 소자를 말한다.
대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다. 또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 과도 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수도 있다.
따라서 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 입출력 패드와 반도체 내부 회로 사이에 정전기 방전 보호 회로(ESD Protection Circuit)를 설치한다.
도 1 및 도 2는 이러한 정전기 방전 보호 회로가 설치된 경우를 도시한 것으로서, 도 1은 입출력 패드에 정전기 방전 보호 회로가 설치된 경우를 도시하며, 도 2는 입력 패드에 정전기 방전 보호 회로가 설치된 경우를 도시한다.
도 1 및 도 2에 도시된 정전기 방전 보호 소자는 회로의 정상 동작(Normal Operation) 동안에 오프 상태로 있어 반도체 내부 회로의 동작에 영향을 주지 않지만, 입출력 패드 및 전원 패드에 정전기가 발생하면 ESD 동작 모드로 들어가 정전기 방전 경로를 제공하여 반도체 내부 회로를 정전기의 과도 전류로부터 보호하는 기능을 수행한다. 정전기 방전 보호 소자는 MOS 트랜지스터, 다이오드 또는 SCR(Silicon Controlled Rectifier) 등일 수 있다.
도 3은 도 1 또는 도 2의 정전기 방전 보호 소자의 단면을 도시한다. 도 3을 참조하면, P형 기판(10) 상에 게이트(12)가 형성되고, 게이트(12) 양측의 기판(10) 표면내에 N+의 소오스(14)와 드레인(16)이 형성된다. 또한 소오스(14)의 좌측에 P+의 픽업(18)이 형성된다.
이러한 정전기 방전 보호 소자의 드레인(16)에 정전기가 인가되면, NMOS 내에 기생 바이폴라(19)가 형성되게 되는데, 이로 인하여 정전기 전류를 흘려줄 수 있는 능력을 판별하는 2차 브레이크 다운 전류(It2)가 흐르게 된다.
도 4는 기생 바이폴라의 개수를 증가시키면서 2차 브레이크 다운 전류를 향상시키기 위한 정전기 방전 보호 소자의 단면을 도시한다. 도 4를 참조하면, 기생 바이폴라(22,24,26)를 3개로 증가시켜 2차 브레이크 다운 전류(It2)를 증가시킨다. 그러나 기생 바이폴라를 3개로 증가시키기 위해 면적도 함께 증가하게 된다. 반도체 소자의 크기가 점점 작아지는 것을 고려하면, 정전기 방전 보호 소자의 크기를 줄이면서 2차 브레이크 다운 전류(It2)를 향상시킬 필요가 있다.
즉, 정전기 방전 보호 회로는 정전기 방지를 위해 필수적인 회로이나 반도체 소자의 성능이나 면적 측면에서는 좋지 않은 영향을 미칠 수 있는 데, 그 중 패드 에 연결되는 정전기 방전 보호 소자는 점점 소형화되는 반도체 소자에서 정전기 방전 보호 회로가 점유하는 면적에 가장 큰 영향을 미친다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 정전기 방전 보호 소자의 1차 트리거링 전압을 감소시키고 2차 브레이크 다운 전류를 향상시키는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 제1 도전형 반도체 기판, 상기 반도체 기판상에 형성된 게이트, 상기 게이트 양측의 기판 표면내에 형성된 제2 도전형 소오스 및 드레인, 상기 게이트 하부 영역과 드레인을 포함하여 상기 반도체 기판 내에 형성되는 제1 도전형 웰 및 상기 제1 도전형 웰과 상기 소오스를 포함하여 상기 반도체 기판 내에 형성되는 제2 도전형 웰을 포함한다.
여기서 상기 제1 도전형은 P형이고, 제2 도전형은 N형이거나, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형일 수 있다.
또한 본 발명은 제1 도전형 반도체 기판, 상기 제1 도전형 반도체 기판 내에 형성된 제2 도전형 웰, 상기 제2 도전형 웰 내부에 형성된 제1 도전형 웰, 상기 제1 도전형 웰 표면 내에 형성된 게이트, 상기 게이트 일측의 상기 제2 도전형 웰 표면 내에 제2 도전형 소오스, 상기 게이트의 타측의 상기 제1 도전형 웰 표면 내에 제2 도전형 드레인을 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.
도 5는 본 발명의 일실시예에 따른 정전기 방전 보호 소자의 단면을 도시한 도면이다. 도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 정전기 방전 보호 소자는 P형 기판(100) 상에 N 웰(140)이 형성되고 N 웰(140) 내부에 P 웰(142)이 형성되며, P웰(142) 표면 내에 게이트(102)가 형성되고, 게이트(102) 양측의 N 웰(142) 표면 내에 N+의 소오스(104)와 P 웰(142) 표면 내에 N+의 드레인(106)이 형성된다. 또한 소오스(104)의 좌측의 P형 기판(100) 표면 내에 P+의 픽업(108)이 형성된다. 각 영역은 P형 기판 < P 웰 < N 웰 < P+/N+의 농도 구배를 가진다. 그리고 드레인(106)은 입출력 패드(도시되지 않음)에 연결되며, 소오스(104)와 픽업(108)은 접지 패드(도시되지 않음)에 연결된다.
즉 본 실시예에 따른 정전기 방전 보호 소자의 P 웰(142)은 게이트(102) 하부 영역과 드레인(106)을 포함하여 게이트(102) 하부 영역과 드레인(106)을 둘러싸며 P형 기판(100) 내에 형성되고, N 웰(140)은 P 웰(142)과 소오스(104)를 포함하여 P 웰(142)과 소오스(104)를 둘러싸며 P형 기판(100) 내에 형성되는 구조를 가진다.
상기의 구조를 가지는 본 실시예의 정전기 방전 보호 소자는 입출력 패드를 통해 드레인(106)으로 포지티브 정전기가 인가되면 수평 방향의 기생 바이폴라 (130)와 수직 방향의 기생 바이폴라(132)를 형성할 수 있다.
여기서 수평 방향의 기생 바이폴라(130)는 게이트(102) 아래에 생성되는 기생 바이폴라를 말하며, 수직 방향의 기생 바이폴라(132)는 드레인(106) 아래에 생성되는 기생 바이폴라를 말한다. 따라서 수평 방향과 수직 방향의 기생 바이폴라(130,132)는 npn 바이폴라로 동작한다.
이하 본 발명의 일실시예에 따른 정전기 방전 보호 소자의 동작을 설명한다.
드레인(106)으로 포지티브 정전기가 인가되면 N+의 드레인(106)과 P 웰(142) 사이에 애벌런치 브레이크 다운(Avalanche Breakdown)이 일어나 P 웰(142)의 전위가 높아지며, 이로 인해 수평 방향 및 수직 방향의 기생 바이폴라(130,132)의 에미터와 베이스에 순방향 바이어스가 인가되게 되어 수평 방향 및 수직 방향의 기생 바이폴라(130,132)가 턴온 된다. 여기서 기생 바이폴라(130,132)가 턴온될 때 드레인(106)에 인가된 정전기 전압을 트리거링 전압(Vt1)이라 한다.
따라서, 정전기 전류는 턴온된 수평 방향 및 수직 방향의 기생 바이폴라(130,132)를 통하여 접지 패드에 연결된 소오스(104)로 흘러나가게 되어 드레인(106)에 인가된 정전기는 방전되게 된다.
본 실시예의 경우 드레인 바로 아래에 P 웰이 형성되어 있는데 이로 인하여 종래 N+의 드레인과 P 형 기판 간 애벌런치 브레이크 다운이 일어나는 것보다 N+의 드레인과 P 웰 간 애벌런치 브레이크 다운이 더 빨리 발생하게 되고, 이는 N+ 드레인과 P 웰 사이의 항복전압을 낮추어 결과적으로 트리거링 전압(Vt1)을 낮추게 된 다.
또한 도 2의 종래의 정전기 방전 보호 소자와 동일한 면적을 가지면서도 드레인에 포지티브 정전기가 인가되면, 수직 방향의 기생 바이폴라가 더 생성되는 구조를 가지므로 2차 브레이크 다운 전류(It2)를 향상시킬 수 있게 된다.
도 6은 도 3의 정전기 방전 보호 소자와 도 5의 정전기 방전 보호 소자에 대하여 트리거링 전압의 변화에 따른 2차 브레이크 다운 전류를 시뮬레이션한 결과를 도시한다. 도 6에 도시된 바와 같이, 도 2의 정전기방전 보호 소자에 비하여 도 5의 정전기 방전 보호 소자가 낮은 트리거링 전압에 의하여 동작하며, 큰 2차 브레이크 다운 전류를 흘러 줄 수 있음을 알 수 있다.
따라서 본 실시예의 정전기 방전 보호 소자는 종래의 정전기 방전 보호 소자보다 빠르게 동작하며 많은 2차 브레이크 다운 전류를 흘러 줄 수 있으므로 종래의 정전기 방전 보호 소자 보다 향상된 성능으로 반도체 내부 회로를 보호할 수 있게된다.
도 7은 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 단면을 도시한다. 도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자는 P형 기판 상에 N 웰(N-WELL)이 형성되고 N 웰(N-WELL) 내부에 P 웰(P-WELL_이 형성되며, P 웰(P-WELL) 표면 내에 N+의 드레인(Drain)이 형성되고, 드레인(Drain)의 양측 P 웰(P-WELL) 표면상에 게이트(Gate)가 형성되며, 게이트(Gate)의 다른측(게이트를 중심으로 드레인 반대측) N 웰(N-WELL) 표면내의 각각에 N+의 소오스(Source)가 형성되고, 각 소오스(Source)의 다른측(소오스를 중심으로 게이트 반대측) P형 기판 표면내에 P+ 픽업(Pickup)이 형성된다.
즉 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자는 공통의 드레인을 갖는 핑거(finger) 구조로서 드레인을 중심으로 좌우측에 도 5의 정전기 방전 보호 소자가 각각 위치하는 구조를 가진다.
따라서, 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자는 도 5의 정전기 방전 보호 소자와 동일한 트리거링 전압에 의해 동작하며, 2배의 2차 브레이크 다운 전류를 흘러 보낼 수 있다.
한편, 상술한 본 발명의 실시예에서는 정전기 방전 보호 소자로서 NMOS에 대해 설명하였지만, PMOS를 사용하는 것도 가능하다. 이 경우 반도체 기판은 N형이며, 소오스와 드레인은 P+로 도핑되고, 드레인 아래에 형성되는 웰은 N 웰이며, N 웰을 감싸는 웰은 P 웰이 된다.
이상에서 설명한 바와 같이, 본 발명의 정전기 방전 보호 소자는 1차 트리거링 전압을 감소시키고 2차 브레이크 다운 전류를 증가시킴으로써, 종래의 정전기 방전 보호 소자와 동일한 면적을 가지면서도 정전기 방전 능력과 동작 속도가 커져 보다 향상된 성능으로 반도체 내부 회로를 보호할 수 있게 된다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 제1 도전형 반도체 기판;
    상기 반도체 기판상에 형성된 게이트;
    상기 게이트 양측의 기판 표면내에 형성된 제2 도전형 소오스 및 드레인;
    상기 게이트 하부 영역과 드레인을 포함하여 상기 반도체 기판 내에 형성되는 제1 도전형 웰 및
    상기 제1 도전형 웰과 상기 소오스를 포함하여 상기 반도체 기판 내에 형성되는 제2 도전형 웰;
    을 포함하는 정전기 방전 보호 소자.
  2. 제 1 항에 있어서,
    상기 제1 도전형은 P형이고, 제2 도전형은 N형인
    정전기 방전 보호 소자.
  3. 제 1 항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인
    정전기 방전 보호 소자.
  4. 제1 도전형 반도체 기판
    상기 제1 도전형 반도체 기판 내에 형성된 제2 도전형 웰;
    상기 제2 도전형 웰 내부에 형성된 제1 도전형 웰;
    상기 제1 도전형 웰 표면 내에 형성된 게이트;
    상기 게이트 일측의 상기 제2 도전형 웰 표면 내에 제2 도전형 소오스;
    상기 게이트의 타측의 상기 제1 도전형 웰 표면 내에 제2 도전형 드레인
    을 포함하는 정전기 방전 보호 소자.
  5. 제 4 항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인
    정전기 방전 보호 소자.
  6. 제 4 항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인
    정전기 방전 보호 소자.
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