JPS6239045A - 半導体集積回路の入力保護回路 - Google Patents
半導体集積回路の入力保護回路Info
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- JPS6239045A JPS6239045A JP60178971A JP17897185A JPS6239045A JP S6239045 A JPS6239045 A JP S6239045A JP 60178971 A JP60178971 A JP 60178971A JP 17897185 A JP17897185 A JP 17897185A JP S6239045 A JPS6239045 A JP S6239045A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
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- 238000002955 isolation Methods 0.000 claims description 16
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
未発明は、 ＭＯＳ トランジスタで構成される半導体
集積回路の入力保護回路に関するものである。
集積回路の入力保護回路に関するものである。
（従来の技術）
従来、このような分野の技術としては、特公昭４８−３
０１８９号公報に記載されるものがあった。以下、その
構成を図を用いて説明する。
０１８９号公報に記載されるものがあった。以下、その
構成を図を用いて説明する。
第２図は従来の入力保護回路の一構成例を示す回路図で
ある。
ある。
図において、工は入力端子で、この入力端子ｌにはＣ’
ＭＯＳ回路で構成される入力バッファ２を介して内部回
路が接続される。入力端子１と入力バッファ２間には、
第１と第２のダイオード３，４で構成される入力保護回
路が設けられている。ここで、第１のダイオード３は、
そのアノードが入力端子１側に、そのカソードが高電源
電位ＶＤＤ側にそれぞれ接続されている。また、第２の
ダイオード４は、そのアノードが入力端子１側に、その
方ソードが低電源電位ＶＳＳ（例えば、接地電位）にそ
れぞれ接続されている。
ＭＯＳ回路で構成される入力バッファ２を介して内部回
路が接続される。入力端子１と入力バッファ２間には、
第１と第２のダイオード３，４で構成される入力保護回
路が設けられている。ここで、第１のダイオード３は、
そのアノードが入力端子１側に、そのカソードが高電源
電位ＶＤＤ側にそれぞれ接続されている。また、第２の
ダイオード４は、そのアノードが入力端子１側に、その
方ソードが低電源電位ＶＳＳ（例えば、接地電位）にそ
れぞれ接続されている。
第３図は第２図の回路をＮ型の半導体基板上に形成する
場合のパターン例を示す図である。
場合のパターン例を示す図である。
第３図において、ｌＯはＮ型基板であり、このＮ、！５
基板１０には、アルミ配線層等からなる入力端子１と、
ＰチャネルにＯ３トランジスタ（以下、ＰＭＯＳという
）のソース領域２−ＩＳ及びドレイン領域（図示せず）
と、Ｐ型分離層（以ド、Ｐウェルという） ２４とが形
成されている。このＰウェル２Ｗ内には、Ｎチャネルｌ
ｌＯｓ トランジスタ（以ド、ＮＭＯＳという）のソー
ス領域２−２５と、ドレイン領域（図示せず）とが形成
されている。ＰＭＯＳのソース領域２−ＩＳ及びドレイ
ン領域１−１さらにはＮＭＯＳのソース領域２−２Ｓ及
びドレイン領域上には、酸化膜からなるゲート領域２Ｇ
が形成され、このゲート領域２Ｇが入力端子ｌと接続さ
れている。 ＮＭＯＳとＰＭＯＳとで０８０５回路から
なる入力バッファ２がｍ成されている。ここで、ＣＭＯ
Ｓ回路は、 Ｎ５基板ＩＯ−トに形成されているので、
以下、Ｐウェル型ｃｘｏｓ回路という。
基板１０には、アルミ配線層等からなる入力端子１と、
ＰチャネルにＯ３トランジスタ（以下、ＰＭＯＳという
）のソース領域２−ＩＳ及びドレイン領域（図示せず）
と、Ｐ型分離層（以ド、Ｐウェルという） ２４とが形
成されている。このＰウェル２Ｗ内には、Ｎチャネルｌ
ｌＯｓ トランジスタ（以ド、ＮＭＯＳという）のソー
ス領域２−２５と、ドレイン領域（図示せず）とが形成
されている。ＰＭＯＳのソース領域２−ＩＳ及びドレイ
ン領域１−１さらにはＮＭＯＳのソース領域２−２Ｓ及
びドレイン領域上には、酸化膜からなるゲート領域２Ｇ
が形成され、このゲート領域２Ｇが入力端子ｌと接続さ
れている。 ＮＭＯＳとＰＭＯＳとで０８０５回路から
なる入力バッファ２がｍ成されている。ここで、ＣＭＯ
Ｓ回路は、 Ｎ５基板ＩＯ−トに形成されているので、
以下、Ｐウェル型ｃｘｏｓ回路という。
また、Ｎ型基板ｌＯ上には、Ｎ゛領域３Ｎと、入力端イ
１に接続されたｐ′領域３Ｐとが形成されている。
１に接続されたｐ′領域３Ｐとが形成されている。
Ｎ型基板１０はＮ・領域３Ｎを介して高電源電位ＶＤＤ
にバイアスされ、このＮ型基板１０２： Ｐ’領域３Ｐ
との間で、第１のダイオード３が形成されている。さら
に、Ｎｙｆｌ基板１０にはＰウェル４Ｗが形成され、こ
のＰウェル４Ｗ内にＰ゛領域４Ｐ及びＮ′領域４Ｎが形
成されでいる。Ｐウェル４引よＰ゛領域４Ｐを介して低
′ｉＥ源電位ｖＳＳにバイアスされると共に、 Ｎ−領
域４Ｎは入力端子ｌに接続され、該Ｐウェル４ＷとＮ゛
領域４Ｎとの間で第２のダイオード４が形成されている
。
にバイアスされ、このＮ型基板１０２： Ｐ’領域３Ｐ
との間で、第１のダイオード３が形成されている。さら
に、Ｎｙｆｌ基板１０にはＰウェル４Ｗが形成され、こ
のＰウェル４Ｗ内にＰ゛領域４Ｐ及びＮ′領域４Ｎが形
成されでいる。Ｐウェル４引よＰ゛領域４Ｐを介して低
′ｉＥ源電位ｖＳＳにバイアスされると共に、 Ｎ−領
域４Ｎは入力端子ｌに接続され、該Ｐウェル４ＷとＮ゛
領域４Ｎとの間で第２のダイオード４が形成されている
。
次に、入力保護回路の動作を説明する。
まず、外来の雑音（例えば、静電気）等により、入力端
子１にＶＤＤ以上の′電圧（以下、これをプラスサージ
という）が印加された場合４第１のダイオード３が動作
してプラスサージが高電源電位ＶＩｌＤ側へ流れる。そ
のため、第１のダイオード３の順方向′重圧降下をｖｉ
（＝ ０．７Ｖ）とすると、入力端子１の電圧レベルは
（ＶＤＤ ＋Ｖｌ）にクランプされ、それ以」−１Ｌ昇
しない。
子１にＶＤＤ以上の′電圧（以下、これをプラスサージ
という）が印加された場合４第１のダイオード３が動作
してプラスサージが高電源電位ＶＩｌＤ側へ流れる。そ
のため、第１のダイオード３の順方向′重圧降下をｖｉ
（＝ ０．７Ｖ）とすると、入力端子１の電圧レベルは
（ＶＤＤ ＋Ｖｌ）にクランプされ、それ以」−１Ｌ昇
しない。
逆に、入力端子１にＶＳＳ以下の電圧（以下、これをマ
イナスサージという）が印加された場合、第２のダイオ
ード４が動作して低電源電位ＶＳＳ側から入力端子ｌ側
へ電流が流れる。そのため、第２のダイオ−ド４の順方
向電圧降下をＶ２（′；−０．７Ｖ）とすると、入力端
子１の電圧レベルは（ＶＳＳ−０，７Ｖ）にクランプさ
れ、それ以下には降下しない。
イナスサージという）が印加された場合、第２のダイオ
ード４が動作して低電源電位ＶＳＳ側から入力端子ｌ側
へ電流が流れる。そのため、第２のダイオ−ド４の順方
向電圧降下をＶ２（′；−０．７Ｖ）とすると、入力端
子１の電圧レベルは（ＶＳＳ−０，７Ｖ）にクランプさ
れ、それ以下には降下しない。
このように、過大なサージ電圧が入力端子ｌに印加され
ても、第１または第２のダイオード３゜４が動作して電
流をバイパスさせるため、入力バッファ２におけるゲー
ト酸化膜の破壊が防止される。
ても、第１または第２のダイオード３゜４が動作して電
流をバイパスさせるため、入力バッファ２におけるゲー
ト酸化膜の破壊が防止される。
（文明が解決しようとする問題点）
しかしながら、Ｌ記構成の入力保護回路では、ダイオー
ド３．４を用いるという構造のために、ＣＭＯＳ回路特
有のラッチアップ現象等が発生し、半導体集積回路が誤
動作するという問題点があった。
ド３．４を用いるという構造のために、ＣＭＯＳ回路特
有のラッチアップ現象等が発生し、半導体集積回路が誤
動作するという問題点があった。
すなわち、プラスチャージが入力端子ｌに印加された場
合、第１のダイオード３が動作するが、この動作をキャ
リアのふるまいに注目して考えると、Ｐ゛領域３Ｐから
Ｎ型基板１０ヘホールが住人され、Ｎ゛領域３Ｎをへて
高電源電位ＶＤＤ側へ流れる。ところが、全てのホール
がＮ°領域３Ｎに吸収されるわけではなく、その一部が
大力バッフ７２のＰウェル２−にまで到達する。そのた
め、これがＰＭＯＳのソース領域２−１ｓ、 Ｎ型基板
１０、Ｐウェル２ｗ、及びＮＭＯＳのソース領域２−２
５で構成されるサイリスタのゲート電流となってそのサ
イリスタを動作せしめ、高電源電位ＶＤＤ側から低電源
電位ＶＳＳ側へ電流が流れ続けるというラフチアツブ現
象を誘引し、ＣＭＯＳ回路の動作障害になるという問題
点があった。
合、第１のダイオード３が動作するが、この動作をキャ
リアのふるまいに注目して考えると、Ｐ゛領域３Ｐから
Ｎ型基板１０ヘホールが住人され、Ｎ゛領域３Ｎをへて
高電源電位ＶＤＤ側へ流れる。ところが、全てのホール
がＮ°領域３Ｎに吸収されるわけではなく、その一部が
大力バッフ７２のＰウェル２−にまで到達する。そのた
め、これがＰＭＯＳのソース領域２−１ｓ、 Ｎ型基板
１０、Ｐウェル２ｗ、及びＮＭＯＳのソース領域２−２
５で構成されるサイリスタのゲート電流となってそのサ
イリスタを動作せしめ、高電源電位ＶＤＤ側から低電源
電位ＶＳＳ側へ電流が流れ続けるというラフチアツブ現
象を誘引し、ＣＭＯＳ回路の動作障害になるという問題
点があった。
未発１４は、前記従来技術が持っていた問題点として、
ラッチアップ現象等による半導体集積回路の誤動作の点
について解決した入力保護回路を提供するものである。
ラッチアップ現象等による半導体集積回路の誤動作の点
について解決した入力保護回路を提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するために、半導体基板及
びその内部の分離層に形成され、ＭＯＳトランジスタで
構成される半導体集積回路の入力側に接続されたダイオ
ードを備え、このダイオードによって前記入力端に印加
される異常電圧を一定の範囲内に抑請する半導体集積回
路の入力保護回路において、前記半導体集積回路と前記
ダイオードとの間に位置し、前記分離層と同一主導型で
、かつ所定のバイアス電圧が印加される分離領域を、前
記半導体基板に形成したものである。
びその内部の分離層に形成され、ＭＯＳトランジスタで
構成される半導体集積回路の入力側に接続されたダイオ
ードを備え、このダイオードによって前記入力端に印加
される異常電圧を一定の範囲内に抑請する半導体集積回
路の入力保護回路において、前記半導体集積回路と前記
ダイオードとの間に位置し、前記分離層と同一主導型で
、かつ所定のバイアス電圧が印加される分離領域を、前
記半導体基板に形成したものである。
（作 用）
本発明によれば、以」二のように半導体集積回路の入力
保護回路を構成１．だので、分離領域はダイオードから
漏洩したホールを吸収するように働く。これによって前
記ホールによる半導体集積回路への悪影響を阻止し得る
のである。したがって、ｔ）ｎ記問題点を除去できるの
である。
保護回路を構成１．だので、分離領域はダイオードから
漏洩したホールを吸収するように働く。これによって前
記ホールによる半導体集積回路への悪影響を阻止し得る
のである。したがって、ｔ）ｎ記問題点を除去できるの
である。
（実施例）
第１図は本発明の第１の実施例を示す入力保護回路のパ
ターン構成図である。なお、第２図中の要素と同一の要
素には同一・の符号が付されている。
ターン構成図である。なお、第２図中の要素と同一の要
素には同一・の符号が付されている。
そして、この入力保護回路が従来の第２図のものと異な
る点は、第１および第２のダイオード３．４と入力バッ
フＴ２との間に、溝状の分離領域２０を形成１．たこと
である。この分離領域２０は、Ｐウェル２Ｗ３４−と同
一の電導型で形成され、さらに入力バッファ２がＰウェ
ル型ＣＭＯ８回路で構成されているため、低電源電位Ｖ
ＳＳにバイアスされている。
る点は、第１および第２のダイオード３．４と入力バッ
フＴ２との間に、溝状の分離領域２０を形成１．たこと
である。この分離領域２０は、Ｐウェル２Ｗ３４−と同
一の電導型で形成され、さらに入力バッファ２がＰウェ
ル型ＣＭＯ８回路で構成されているため、低電源電位Ｖ
ＳＳにバイアスされている。
以上の構成において、プラスサージが入力端子ｌに印加
された場合、Ｐ゛領域３ＰよりＮ型基板１０ヘホールが
注入され、Ｎ′領域３Ｎをへて高電源電位ＶＤＤ側へ流
れる。その際、Ｎ′領域３Ｎで吸収されるはずのホール
の一部が漏洩すると、それがＰウェル２一方向へ移動す
る。ところが、ダイオード３．４と入力バッファ２との
間に分離領域２０が形成されているため、Ｐウェル２一
方向へ移動するホールは、その分離領域２０で吸収され
てしまい、Ｐウェル２Ｗに到達しない、したがって、Ｃ
ＭＯＳ回路に寄生するサイリスタ構造をオン状態に至ら
しめるゲート電流が存在しないため、実質−トー１入力
端子ｌからのサージ電ＩＦが誘因となるラッチアップ現
象の発生を的確に防止できる。
された場合、Ｐ゛領域３ＰよりＮ型基板１０ヘホールが
注入され、Ｎ′領域３Ｎをへて高電源電位ＶＤＤ側へ流
れる。その際、Ｎ′領域３Ｎで吸収されるはずのホール
の一部が漏洩すると、それがＰウェル２一方向へ移動す
る。ところが、ダイオード３．４と入力バッファ２との
間に分離領域２０が形成されているため、Ｐウェル２一
方向へ移動するホールは、その分離領域２０で吸収され
てしまい、Ｐウェル２Ｗに到達しない、したがって、Ｃ
ＭＯＳ回路に寄生するサイリスタ構造をオン状態に至ら
しめるゲート電流が存在しないため、実質−トー１入力
端子ｌからのサージ電ＩＦが誘因となるラッチアップ現
象の発生を的確に防止できる。
また、分離領域２０は、Ｐウェル２Ｗ−，４Ｗと同じプ
ロセス工程で形成でき、マスクの枚数も増加せず、製造
プロセスの追加も不要であるため、製造コストも増加せ
ず、しかもチップ面積の増加もわずかであるという利点
がある。
ロセス工程で形成でき、マスクの枚数も増加せず、製造
プロセスの追加も不要であるため、製造コストも増加せ
ず、しかもチップ面積の増加もわずかであるという利点
がある。
第４図は本発明の第２の実施例を示す入力保護回路のパ
ターン構成図である。この入力保護回路が第１図のもの
と異なる点は、第１図の分離領域２０の代りに、それと
同性質の分離領域３０により、ホール注入源であるＰ゛
領域３Ｐの周囲を囲む構造にしたことである。このよう
にしても、上記第１の実施例と同様の作用、効果が得ら
れる。
ターン構成図である。この入力保護回路が第１図のもの
と異なる点は、第１図の分離領域２０の代りに、それと
同性質の分離領域３０により、ホール注入源であるＰ゛
領域３Ｐの周囲を囲む構造にしたことである。このよう
にしても、上記第１の実施例と同様の作用、効果が得ら
れる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可使である。その変形例としては、次のようなものが
ある。
が可使である。その変形例としては、次のようなものが
ある。
（ｉ）第４図のように、分離領域３０を別個に形成する
のではなく、Ｐウェル４Ｗを拡張してＰ・領域３Ｐの周
囲を囲むようにしてもよい、このようにすれば、素子面
積の増加が避けられる。
のではなく、Ｐウェル４Ｗを拡張してＰ・領域３Ｐの周
囲を囲むようにしてもよい、このようにすれば、素子面
積の増加が避けられる。
本発明の特徴は、ダイオードから漏洩するホールを分離
領域２０．３０で吸収することにある。したがって、そ
の分離領域２０．３０の位置や形状は、ダイオード３，
４や入力バッ７ア２のパターンに応じて種々変形しうろ
ことはいうまでもない。
領域２０．３０で吸収することにある。したがって、そ
の分離領域２０．３０の位置や形状は、ダイオード３，
４や入力バッ７ア２のパターンに応じて種々変形しうろ
ことはいうまでもない。
（ｉｉ）上記実施例では、Ｐウェル型ｃｘｏｓに分離領
域２０．３０を設けているが、Ｐ型基板ににＣＭＯＳ回
路を形成したＮウェル型ＣＭＯ３に分ａ領域を設けるこ
ともできる。
域２０．３０を設けているが、Ｐ型基板ににＣＭＯＳ回
路を形成したＮウェル型ＣＭＯ３に分ａ領域を設けるこ
ともできる。
（ｉｉｉ）上記実施例では、入力バッファ２をＣＭＯＳ
回路で、入力保護回路をダイオード３．４でそれぞれ構
成した場合について説明したが、本発明はこのような回
路には限定されない、すなわち、入力バッファ側にはＭ
ＯＳ トランジスタで構成された他の回路でもよく、さ
らに入力保護回路は入力端子１に直列抵抗を接続する等
、他の回路構成でもよい。要は、入力保護回路から漏洩
するホールによって入力バッファ側のＭＯＳ トランジ
スタにラフチアツブ現象等の悪影響を与える場合に、そ
の悪影響を分離領域で阻止することにある。
回路で、入力保護回路をダイオード３．４でそれぞれ構
成した場合について説明したが、本発明はこのような回
路には限定されない、すなわち、入力バッファ側にはＭ
ＯＳ トランジスタで構成された他の回路でもよく、さ
らに入力保護回路は入力端子１に直列抵抗を接続する等
、他の回路構成でもよい。要は、入力保護回路から漏洩
するホールによって入力バッファ側のＭＯＳ トランジ
スタにラフチアツブ現象等の悪影響を与える場合に、そ
の悪影響を分離領域で阻止することにある。
（発ＩＪｌの効果）
以上詳細に説明したように、本発明によれば、ダイオー
ドと半導体集積回路との間に分離領域を設けたので、ダ
イオード側から半導体集積回路へのホールの流れが阻止
され、そのホールによる悪影響を簡易、的確に防止でき
る。
ドと半導体集積回路との間に分離領域を設けたので、ダ
イオード側から半導体集積回路へのホールの流れが阻止
され、そのホールによる悪影響を簡易、的確に防止でき
る。
第１図は本発明の第１の実施例を示す入力保護回路のパ
ターン構成図、第２図は従来の入力保護回路の回路図、
第３図は第２図のパターン構成図、第４図は本発明の第
２の実施例を示す入力保護回路のパターン構成図である
。 ■・・・・・・入力端子、２・・・・・・入力バッファ
、３゜４・・・・・・ダイオード、２Ｗ、４Ｗ・・・・
・・Ｐウェル、２０．３０・・・・・・分離領域。 出願人代理人 柿 木 恭 成１ 入力端子 第１図 ＤＤ 第２図 第２図のパターン構成図 第３図 Ｘ 分離領域 第４図
ターン構成図、第２図は従来の入力保護回路の回路図、
第３図は第２図のパターン構成図、第４図は本発明の第
２の実施例を示す入力保護回路のパターン構成図である
。 ■・・・・・・入力端子、２・・・・・・入力バッファ
、３゜４・・・・・・ダイオード、２Ｗ、４Ｗ・・・・
・・Ｐウェル、２０．３０・・・・・・分離領域。 出願人代理人 柿 木 恭 成１ 入力端子 第１図 ＤＤ 第２図 第２図のパターン構成図 第３図 Ｘ 分離領域 第４図
Claims (1)
- 【特許請求の範囲】 半導体基板及びその内部の分離層に形成され、ＭＯＳト
ランジスタで構成される半導体集積回路の入力側に接続
されたダイオードを備え、このダイオードによって前記
入力側に印加される異常電圧を一定の範囲内に抑制する
半導体集積回路の入力保護回路において、 前記半導体集積回路と前記ダイオードとの間に位置し、
前記分離層と同一電導型で、かつ所定のバイアス電圧が
印加される分離領域を、前記半導体基板に形成したこと
を特徴とする半導体集積回路の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178971A JPS6239045A (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178971A JPS6239045A (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239045A true JPS6239045A (ja) | 1987-02-20 |
Family
ID=16057860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178971A Pending JPS6239045A (ja) | 1985-08-14 | 1985-08-14 | 半導体集積回路の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239045A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0318419A (ja) * | 1989-03-27 | 1991-01-28 | Sumitomo Metal Ind Ltd | 細径長尺管材の製造方法 |
| US5253678A (en) * | 1989-03-27 | 1993-10-19 | Sumitomo Metal Industries, Ltd. | Long tube having a small diameter |
| EP0643422A1 (en) * | 1993-09-13 | 1995-03-15 | Texas Instruments Incorporated | Method and system for protecting integrated circuits |
| US6208494B1 (en) | 1998-04-20 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including electrostatic protection circuit accommodating drive by plurality of power supplies and effectively removing various types of surge |
| US9120136B2 (en) | 2010-06-15 | 2015-09-01 | Nippon Steel & Sumitomo Metal Corporation | Drawing method of metallic tube and producing method of metallic tube using same |
-
1985
- 1985-08-14 JP JP60178971A patent/JPS6239045A/ja active Pending
Cited By (8)
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