KR100694394B1 - 정전기 보호회로의 형성방법 - Google Patents

정전기 보호회로의 형성방법 Download PDF

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Abstract

본 발명은 정전기(ESD) 보호회로 형성방법에 관한 것으로서, NPN 전계바이폴라 트랜지스터를 사용하지 않고, 수정된 PNP 전계바이폴라 트랜지스터를 사용하여 정전기의 성능을 개선시킬 수 있고, PNP 전계바이폴라트랜지스터가 순방향바이어스의 형태로 전하가 유입되는 형태로서 정전기의 성능이 우수하기 때문에 PNP 전계바이폴라 트랜지스터를 개선하여 정전기 능력을 향상시키도록 한 것이다.

Description

정전기 보호회로의 형성방법{A method for forming a protection device of electro-static discharge}
도 1 은 종래기술에 따른 반도체장치의 정전기에 사용되는 PNP 전계바이폴라 트랜지스터의 일반적인 단면도.
도 2 은 본 발명에 따른 반도체장치의 정전기 보호회로의 형성방법을 설명하기 위한 단면도.
도 3 은 도 2 의 본 발명에 따른 반도체장치의 정전기 보호회로에 있어서, 정전기(ESD) 스트레스인가시 Vss 로의 전하 흐름도를 나타낸 단면도.
도 4 은 도 2 의 본 발명에 따른 반도체장치의 정전기 보호회로에 있어서, 정전기(ESD) 스트레스인가시 Vcc 로의 전하 흐름도를 나타낸 단면도.
도 5 은 도 2 의 본 발명에 따른 반도체장치의 정전기 보호회로에 있어서, 전하방전모드(CDM) 스트레스인가시 전하 흐름도를 나타낸 단면도.
＜ 도면의주요부분에대한 부호의설명 ＞
11 : 실리콘기판 12 : N웰
13 : P웰 14 : 소자분리막
15 : N형 불순물영역 16 : P형 불순물영역
본 발명은 반도체장치의 정전기 보호회로의 형성방법에 관한 것으로서, 특히 정전기 내성에 강한 고집적 회로 제조에 적합한 반도체장치의 정전기 보호회로의 형성방법에 관한 것이다.
일반적인 MOS 회로는 내부적으로 2.5 ∼ 5 볼트 내외의 전압으로 동작하게 설계되어 있다. 그러나, 그들은 여러 원인등으로 인해 그 이상의 높은 전압에 노출된 경우가 발생하게 되는데, 이러한 상황에서는 MOS 소자의 게이트산화막 파괴 현상, 접합 스파이크 ( junction spiking ) 현상등이 발생되어 소자가 완전히 파괴되거나 혹은 미세하게 손상을 받아 누설전류의 발생으로 신뢰성에 심각한 영향을 주게 된다.
상기한 바와같이 높은 전압에 대한 반도체소자의 노출은 여러가지 원인이 있을 수가 있는데 그 중 대표적인 것이 우리가 소자를 손으로 다룰때 사람몸에서 발생되는 정전기가 소자로 흘러 들어가는 경우다. 일반적으로 사람몸에서는 2000 ∼ 수만 볼트의 정전기 전압이 발생한다.
한편, 또 한가지는 반도체소자를 어떠한 장비나 소켓 ( socket ) 등에 꽂을때 그 장비의 접지상태가 불안정하면 순간적으로 전하가 핀을 타고 소자로 흘러 들어가게 될 것이다.
위에서 서술한 바와같이 사용자가 주의하지 않으면 반도체소자는 언제든지 정전기 등과 같은 유익하지 않은 고전압에 항상 노출될 위험성이 있다.
이러한 정전기 피해를 막기 위하여 핸들링 ( handling ) 할때 안티-스테틱 튜브 ( anti-static tube ) 를 사용하거나 접지 밴드를 착용한채 핸들링하는 등 최소한의 예방을 할 수 있으나, 궁극적으로는 정전기 방지용 회로를 회로의 입력단 ( 게이트단) 에 앞서 구성하여야 한다.
최근들어, 반도체소자는 소자의 고집적화에 따라 두께가 점점 더 얇아져 보다 높은 ESD 내성을 필요로 하고 정전기 방전에 의한 영향을 더욱 더 심하게 받는다.
그리고, 상기 ESD 는 메모리소자의 셀부에 비하여 훨씬 큰 디자인룰에 의하여 디자인되어 그에 따른 반도체소자의 고집적화를 더욱 어렵게 한다.
종래기술에 따른 반도체장치의 정전기 보호회로를 도 1 을 참조하여 설명하면 다음과 같다.
도 1 은 종래기술에 따른 반도체장치의 정전기에 사용되는 PNP 전계바이폴라 트랜지스터의 일반적인 단면도이다.
도 1 를 참조하면, 실리콘기판(미도시)에 N웰(1)을 형성하고, 상기 N웰 (1)내에 활성영역과 필드영역을 정의해 주는 소자분리막(2)을 형성한다.
그다음, 상기 N웰(1)내의 활성영역에 P형 불순물을 주입하여 P형 불순물영역(3)을 형성하고, 이들중 하나는 패드와 연결한다.
또한, 상기 P형 불순물영역(3)중 다른 영역은 Vcc에 연결하여 정전기보호회로의 구성을 완성한다.
이상과같이, 종래 기술에서의 집적회로 제작시 정전기를 보호하기 위한 장치 를 패드주위에 만든다.
이때, 정전기를 보호하기 위하여 NPN 전계 바이폴라 트랜지스터와 PNP 전계 바이폴라 트랜지스터를 형성하는 것이 최근에 많이 사용하는 구조이다.
그러나, 불량(fail)이 발생하는 곳을 보면, NPN 전계바이폴라 트랜지스터쪽에서 매우 빈번히 발생을 한다.
이는 NPN 전계바이폴라 트랜지스터와 PNP 전계바이폴라 트랜지스터의 동작이 아주 균형있게 일어나고 있지 않는 것을 말한다.
따라서, 레이아웃영역과 핀의 캐패시턴스(capacitance)가 크게 요구되며, 정전기 능력은 최적화되어 있지 않는 상태가 된다.
이에, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, NPN 전계바이폴라 트랜지스터를 사용하지 않고 수정된 PNP 전계바이폴라 트랜지스터를 사용하여 정전기의 성능을 개선시키며, 추가적인 공정없이도 정전기와 전하방전모드(CDM)에 대한 내성을 증가시킬 수 있는 반도체장치의 정전기 보호회로 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명에 따른 정전기 보호회로 형성방법은,
실리콘기판의 일부분에 N웰을 형성하는 공정과;
상기 N웰 양측의 실리콘기판에 P웰을 형성하는 공정과;
상기 실리콘기판상에 활성영역과 필드영역을 정의해 주는 소자분리막을 형성 하는 공정과;
상기 N웰과 P웰이 경계하는 실리콘기판의 활성영역들중 하나에 N형 불순물을 주입하여 N형 불순물영역을 형성하되, 이 N형 불순물영역은 Vcc와 연결하는 공정과;
상기 N웰과 P웰이 경계하는 실리콘기판의 활성영역들중 하나를 제외한 나머지 실리콘기판에 P형 불순물을 주입하여 P형 불순물영역을 형성하되, 상기 N웰내의 활성영역내에 형성되는 P형 불순물영역은 패드에 연결하고, 상기 N웰과 P웰이 경계하는 실리콘기판의 활성영역들중 다른 하나에 형성되는 P형 불순물영역은 Vss 에 연결하는 공정을 포함하는 것을 특징으로한다.
이하, 본 발명에 따른 반도체장치의 정전기 보호회로 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2 은 본 발명에 따른 반도체장치의 정전기 보호회로의 형성방법을 설명하기 위한 단면도이다.
도 3 은 도 2 의 본 발명에 따른 반도체장치의 정전기 보호회로에 있어서, 정전기(ESD) 스트레스인가시 Vss 로의 전하 흐름도를 나타낸 단면도이다.
도 4 은 도 2 의 본 발명에 따른 반도체장치의 정전기 보호회로에 있어서, 정전기(ESD) 스트레스인가시 Vcc 로의 전하 흐름도를 나타낸 단면도이다.
본 발명에 따른 반도체장치의 정전기보호회로의 형성방법은, 도 2 에 도시된 바와같이, 먼저 실리콘기판(11)의 일부분에 N웰(12)을 형성하고, 상기 N웰 (12)양측의 실리콘기판(11)에 P웰(13)을 형성한다.
그다음, 상기 실리콘기판(11)상에 활성영역과 필드영역을 정의해 주는 소자분리막(14)을 형성한다. 이때, 상기 소자분리막은 1.0 ∼ 3.0 μm 의 간격으로 형성한다.
이어서, 상기 N웰(12)과 P웰(13)이 경계하는 실리콘기판(11)의 활성영역들중 하나에 N형 불순물을 주입하여 N형 불순물영역(15)을 형성하고, 이 N형 불순물영역(15)은 Vcc와 연결한다.
그다음, 상기 N웰(12)과 P웰(13)이 경계하는 실리콘기판(11)의 활성영역들중 하나를 제외한 나머지 실리콘기판(11)에 P형 불순물을 주입하여 P형 불순물영역(16)을 형성하고, 상기 N웰(12)내의 활성영역내에 형성되는 P형 불순물영역(16)은 패드에 연결한다.
이어서, 상기 N웰(12)과 P웰(13)이 경계하는 실리콘기판(11)의 활성영역들중 다른 하나에 형성되는 P형 불순물영역(16)은 Vss 에 연결한다.
그다음, 상기 P형 불순물영역들중 P웰(13)내의 활성영역에 형성된 P형 불순물영역(16)에는 웰픽업시켜 반도체장치의 정전기보호회로를 완성한다.
이때, 패드에서 PNP 전계바이폴라 트랜지스터가 Vss 쪽으로 형성되어 있고, 패드에서 PN 다이오드가 Vcc쪽으로 형성되어 있다.
이렇게하여, 정전기 전하가 유입시에 전하의 흐름라인은 도 3 및 4 에 도시된 바와 같다.
도 3 에 도시된 바와같이, 패드에서 유입된 전하들이 Vss 쪽으로 가는 경우에는 PNP 전계바이폴라 트랜지스터를 통하여 많은 (major) 전하가 흐르고, Vcc 쪽 으로는 전하가 약하게 흐른다.
반면에, 도 4 에 도시된 바와같이, 패드에서 유입된 전하들이 Vcc 쪽으로 가는 경우에는 PN 다이오드를 통하여 많이 흐르게 되고, PNP 전계바이폴라 트랜지스터로는 약하게 흐른다. 이렇게 각각의 전하의 흐름경로에 대하여 많은 경로를 만들어 준다.
도 5 은 도 2 의 본 발명에 따른 반도체장치의 정전기 보호회로에 있어서, 전하방전모드(CDM) 스트레스인가시의 전하 흐름도를 나타낸 단면도이다.
도 5 에 도시된 바와같이, 전하방전모드(CDM)의 경우, PNP 전계바이폴라 트랜지스터가 잘 동작을 하지 않는다.
이때, 도 5 에 도시된 바와같이, CDM 에 대한 내성을 증가하기 위하여 소스를 N-웰과 오버랩(overlap)시키므로써 P형 기판(1)에 있는 전하들이 순조롭게 유입이 될 수 있다.
상기한 바와같이, 본 발명에 따른 반도체장치의 정전기 보호회로의 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, NPN 전계바이폴라 트랜지스터를 사용하지 않고, 수정된 PNP 전계바이폴라 트랜지스터를 사용하여 정전기의 성능을 개선시킬 수 있다.
또한, PNP 전계바이폴라트랜지스터가 순방향바이어스의 형태로 전하가 유입되는 형태로서 정전기의 성능이 우수하기 때문에 PNP 전계바이폴라 트랜지스터를 개선하므로써 정전기 능력을 향상시킬 수 있다.
그리고, 본 발명은 추가적인 공정없이도 정전기 및 전하방전모드(CDM) 에 대한 내성을 증가시킬수 있다.

Claims (4)

  1. 실리콘기판의 일부분에 N웰을 형성하는 공정과
    상기 N웰 양측의 실리콘기판에 P웰을 형성하는 공정과;
    상기 실리콘기판상에 활성영역과 필드영역을 정의하는 소자분리막을 형성하는 공정과;
    상기 N웰과 P웰이 경계하는 실리콘기판의 활성영역들중 하나에 N형 불순물을 주입하여 N형 불순물영역을 형성하되, 상기 N형 불순물영역은 Vcc와 연결하는 공정과;
    상기 N웰과 P웰이 경계하는 실리콘기판의 활성영역들중 하나를 제외한 나머지 실리콘기판에 P형 불순물을 주입하여 P형 불순물영역을 형성하되, 상기 N웰내의 활성영역내에 형성되는 P형 불순물영역은 패드에 연결하고, 상기 N웰과 P웰이 경계하는 실리콘기판의 활성영역들중 다른 하나에 형성되는 P형 불순물영역은 Vss 에 연결하는 공정을 포함하는 것을 특징으로하는 정전기 보호회로의 형성방법.
  2. 제 1 항에 있어서,
    상기 패드에서 Vss 쪽으로 PNP 전계바이폴라 트랜지스터가 형성되는 것을 특징으로하는 정전기 보호회로의 형성방법.
  3. 제 1 항에 있어서,
    상기 패드에서 Vcc 쪽으로 PN 다이오드가 형성되는 것을 특징으로하는 정전기 보호회로의 형성방법.
  4. 제 1 항에 있어서,
    상기 소자분리막은 1.0 ∼ 3.0 μm 의 간격으로 형성하는 것을 특징으로하는 정전기 보호회로의 형성방법.
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