KR100308070B1 - 반도체소자 - Google Patents
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Abstract
본 발명은 내부 소자를 보호하기위한 정전기 방전 보호 회로가 구비되는 반도체소자에 관한 것으로, 특히 일반적인 지모스 ( general metal oxide semiconductor, 이하에서 GMOS 라 함 ) 와 낮은 문턱전압 GMOS ( low Vt ( threshold valtage ) GMOS, 이하에서 LVTGMOS 라 함 ) 사이와, GMOS 드레인영역과 웰 픽업 사이에서의 기생 바이폴라 트랜지스터에 의한 GMOS 드레인에서의 과도전류를 막아주기 위하여, 상기 GMOS 와 LVTGMOS 사이와, GMOS 드레인영역과 웰 픽업 사이의 거리가 상대적으로 넓게 형성되고, 상기 GMOS 와 LVTGMOS 의 시리즈 스택 구조와 패드 사이에 Vss 가 연결된 NPN 필드 트랜지스터가 구비되어 별도의 전류통로를 만듬으로써 ESD 특성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 정전기 방전 ( electro static discharge, 이하 ESD 라 함 ) 보호 회로가 구비되는 반도체소자에 관한 것으로, 특히 ESD 재핑 ( zapping ) 시 갑자기 많은 전류가 인가되어서 집적회로의 내부회로에 손상을 주는 현상을 막기 위하여, ESD 보호회로에서 들어온 전하들을 효과적으로 클램핑 ( clammping ) 하여 ESD 특성을 향상시킬 수 있는 기술에 관한 것이다.
일반적인 MOS 회로는 내부적으로 2.5 ∼ 5 볼트 내외의 전압으로 동작하게 설계되어 있다. 그러나, 그들은 여러 원인등으로 인해 그 이상의 높은 전압에 노출된 경우가 발생하게 되는데, 이러한 상황에서는 MOS 소자의 게이트산화막 파괴 현상, 접합 스파이크 ( junction spiking ) 현상등이 발생되어 소자가 완전히 파괴되거나 혹은 미세하게 손상을 받아 누설전류의 발생으로 신뢰성에 심각한 영향을 주게 된다.
상기한 바와같이 높은 전압에 대한 반도체소자의 노출은 여러가지 원인이 있을 수가 있는데 그 중 대표적인 것이 우리가 소자를 손으로 다룰때 사람몸에서 발생되는 정전기가 소자로 흘러 들어가는 경우다. 일반적으로 사람몸에서는 2000 ∼ 수만 볼트의 정전기 전압이 발생한다.
한편, 또 한가지는 반도체소자를 어떠한 장비나 소켓 ( socket ) 등에 꽂을때 그 장비의 접지상태가 불안정하면 순간적으로 전하가 핀을 타고 소자로 흘러 들어가게 될 것이다.
위에서 서술한 바와같이 사용자가 주의하지 않으면 반도체소자는 언제든지 정전기 등과 같은 유익하지 않은 고전압에 항상 노출될 위험성이 있다.
이러한 정전기 피해를 막기 위하여 핸들링 ( handling ) 할때 안티-스테틱 튜브 ( anti-static tube ) 를 사용하거나 접지 밴드를 착용한채 핸들링하는 등 최소한의 예방을 할 수 있으나, 궁극적으로는 정전기 방지용 회로를 회로의 입력단 ( 게이트단) 에 앞서 구성하여야 한다.
최근들어, 반도체소자는 소자의 고집적화에 따라 두께가 점점 더 얇아져 보다 높은 ESD 내성을 필요로 하고 정전기 방전에 의한 영향을 더욱 더 심하게 받는다.
그리고, 상기 ESD 는 메모리소자의 셀부에 비하여 훨씬 큰 디자인룰에 의하여 디자인되어 그에 따른 반도체소자의 고집적화를 더욱 어렵게 한다.
도 1 및 도 2 는 종래기술에 따른 반도체소자를 도시한 것으로, 도 1 은 GMOS 와 VLTGMOS 가 직렬로 연결된 시리즈 스택 ( series stack ) 구조의 ESD 방전 보호 회로도이고, 도 2 는 상기 도 1 의 레이아웃도이다.
상기 도 2 는 GMOS (200)드레인과 LVTGMOS (300)로 연결된 시리즈 스택 구조의 ESD 보호회로의 레이아웃을 도시한 것으로서, 폐곡선 형태로 일정범위를 갖는 엔웰 가아드링(25)이 구비되고, 상기 엔웰 가아드링(25)의 내측으로 제2소자분리막(23), 피웰 픽업(21), 제1소자분리막(13)의 순서로 각각 구비되고, 상기 제1소자분리막(13) 영역 내에 GMOS(200)와 LVTGMOS(300)이 각각 구비되고, 상기 엔웰 가아드링(25) 내측에 포함된 부분과 상관없이 패드(100)가 구비된다. (도 2)
이상에서 설명한 바와같이 종래기술에 따라 ESD 보호회로가 구비되는 반도체소자는, ESD 재핑시 GMOS 의 드레인영역에 과전류가 흐르게 되어 반도체소자의 ESD 레벨를 낮추고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시킬 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, GMOS 와 LVTGMOS 가 직렬로 연결된 스택구조과 패드 사이에 Vss 가 연결된 NPN 필드 트랜지스터가 연결되어 별도의 전류통로를 형성함으로써 과도전류에 의한 ESD 특성 저하를 방지하는 반도체소자를 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 정전기 방전 보호 회로를 도시한 회로도.
도 2 는 도 1 에 따른 정전기 방전 보호회로를 도시한 레이아웃도.
도 3 은 본 발명에 따른 정전기 방전 보호 회로를 도시한 회로도.
도 4 는 도 3 에 따른 정전기 방전 보호 회로를 도시한 레이아웃도.
<도면의 주요부분에 대한 부호의 설명>
21,31,41 : 제1소자분리막
23,33,43 : 피웰 픽업 ( p-well pick-up )
25,35,45 : 제2소자분리막
27,37,47 : 엔웰 가아드링 ( n-type guardring )
50 : NPN 필드 트랜지스터의 드레인
60 : NPN 필드 트랜지스터의 소오스
100,400 : 패드 200,500 : GMOS
300,600 : LVTGMOS
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는,
GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조와 패드 사이에 별도의 전류통로가 구비되는 반도체소자에 있어서,
반도체기판 상에 형성된 피웰과,
상기 GMOS 와 LVTGMOS 가 이격되어 형성된 섬형태의 제1소자분리막과,
상기 섬형태의 소자분리막의 외측에 구비되는 피웰 픽업과,
상기 피웰 픽업의 외측에 구비되는 제2소자분리막과,
상기 다른 소자분리막의 외측에 구비되는 엔웰 가아드링과,
상기 GMOS 드레인 영역에 접속되는 패드로 구비되는 GMOS 와 LVTGMOS 의 시리즈 스택 구조와,
상기 GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조와 상기 패드 사이에 Vss 가 연결된 NPN 필드 트랜지스터로 구비되어 별도의 전류통로가 포함되는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
GMOS 와 LVTGMOS 사이와, GMOS 드레인영역과 웰 픽업 사이에서의 기생 바이폴라 트랜지스터에 의한 GMOS 드레인에서의 과도전류를 막아주기 위하여, 상기 GMOS 와 LVTGMOS 사이와, GMOS 드레인영역과 웰 픽업 사이의 거리를 10 ∼ 30 ㎛ 정도로 유지하고,
상기 GMOS 와 LVTGMOS 의 시리즈 스택 구조와 패드 사이에 Vss 가 연결된 NPN 필드 트랜지스터가 연결되어 별도의 전류통로를 형성함으로써 과도전류에 의한 ESD 특성 열화를 방지할 수 있도록 하는 것이다.
도 3 및 도 4 는 본 발명에 실시예에 따라 정전기 방전 보호회로가 구비되는 반도체소자의 회로도 및 레이아웃도이다.
상기 도 3 은, GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조와 Vss 가 연결된 NPN 필드 트랜지스터가 연결되어 하나의 전류통로를 형성하는 ESD 보호 회로도로서, 상기 NPN 필드 트랜지스터의 드레인 노드가 패드에 연결된 것이다.
상기 도 4 는, 상기 도 3 의 회로도에 따라 도시된 반도체소자의 레이아웃도로서, 폐곡선 형태로 일정범위를 갖는 엔웰 가아드링(37)이 구비되고, 상기 엔웰 가아드링(37)의 내측으로 제2소자분리막(35), 피웰 픽업(33), 제1소자분리막(31)의 순서로 각각 구비되고, 상기 제1소자분리막(31) 영역 내에 GMOS(500)와 LVTGMOS(600)이 각각 구비되되, 이들 모두가 반도체기판 상의 피웰에 구비되는 상기 GMOS 와 LVTGMOS 의 시리즈 스택 구조가 구비되고,
상기 엔웰 가아드링(37) 내측에 포함된 부분과 상관없이 패드(400)가 구비되며,
상기 엔웰 가아드링(37)과 이격되어 페곡선 형태로 일정범위를 갖는 엔웰 가아드링(47)이 구비되고, 상기 엔웰 가아드링(47)의 내측으로 제2소자분리막(45), 피웰 픽업(43), 제1소자분리막(41)의 순서로 각각 구비되고, 상기 제1소자분리막(41) 영역 내에 소오스(60), 드레인(50) 및 소오스(60)의 순서로 구비되되, 상기 드레인(50)의 양측으로 Vss 에 연결되는 상기 소오스(60)가 일정간격 이격되어 구비되는 NPN 필드 트랜지스터가 구비된 것이다.
그리고, 상기 도 4 의 레이아웃은, GMOS (500)와 LVTGMOS (600) 사이 그리고 GMOS (500)와 웰 픽업 (33) 사이의 기생 트랜지스터에 의한 GMOS 드레인에서의 과도전류를 해결하기 위하여, 그 간격을 10 ∼ 30 ㎛ 정도로 유지함으로써 주전류흐름을 NPN 필드 트랜지스터로 만들어 ESD 레벨을 향상시킨다.
그리고, ESD 재핑시 기생 바이폴라 트랜지스터에 의한 전류통로를 막기 위하여, 패드(400)와 GMOS(500) 사이의 피웰 픽업(33)과 엔웰 가아드링(37)에 금속콘택을 형성함으로써 상기 NPN 필드 트랜지스터가 ESD 보호 동작을 하도록 함으로써 ESD 특성을 향상시킨다.
그리고, ESD 재핑시 GMOS 드레인의 끝부분에서의 과도전류와 기생 트랜지스터에 의한 GMOS 드레인에서의 과도전류를 막기 위하여, GMOS(500)와 LVTGMOS(600) 사이에 NSD 임플란트를 하되, 활성영역 안쪽으로 하여 NPN 필드 트랜지스터가 ESD 보호 활동을 할 수 있도록 한다.
그리고, 상기 NPN 필드 트랜지스터의 드레인 영역에 피웰 대신 엔웰을 형서하여 ESD 재핑시 드레인 부분에 약간의 손상을 보상함으로써 ESD 레벨을 향상시킨다. 이때, N+ 접합은 엔웰이 감싸고 있어 누설전류 테스트시 약간의 전류를 보상받는다.
그리고, NPN 필드 트랜지스터의 드레인 영역의 끝부분에서 금속콘택과 엔웰 가아드링 사이의 스페이스를 10 ∼ 20 ㎛ 로 하여 ESD 레벨 저하를 방지한다.
그리고, 상기 NPN 필드 트랜지스터의 드레인 영역에서의 금속콘택을 2 로우(rows) 로 하고 금속콘택과 활성영역을 2 ∼ 4 ㎛ 로 중첩시켜 ESD 재핑시 전류가 잘 분사되도록 하여 ESD 레벨을 향상시킨다.
한편, 상기 NPN 필드 트랜지스터의 드레인 부분에 폴리실리콘이나 실리사이드로 버퍼층을 구비하여 과도전류에 의한 열을 분사시킴으로써 후속 콘택공정시 스파이킹 현상을 방지함으로써 ESD 레벨을 향상시킨다.
이상에서 상세히 기술한 바와 같이 본 발명에 따른 반도체소자는, GMOS 와 LVTGMOS 가 직렬로 연결된 시리즈 스택 구조와 패드 사이에 Vss 가 연결된 NPN 필드 트랜지스터가 연결되어 전류통로를 형성함으로써 GMOS 드레인으로부터의 과도전류에 의한 ESD 특성 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (9)
- GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조와 패드 사이에 별도의 전류통로가 구비되는 반도체소자에 있어서,반도체기판 상에 형성된 피웰과,상기 GMOS 와 LVTGMOS 가 이격되어 형성된 섬형태의 제1소자분리막과,상기 섬형태의 소자분리막의 외측에 구비되는 피웰 픽업과,상기 피웰 픽업의 외측에 구비되는 제2소자분리막과,상기 다른 소자분리막의 외측에 구비되는 엔웰 가아드링과,상기 GMOS 드레인 영역에 접속되는 패드로 구비되는 GMOS 와 LVTGMOS 의 시리즈 스택 구조와,상기 GMOS 와 LVTGMOS 로 연결된 시리즈 스택 구조와 상기 패드 사이에 Vss 가 연결된 NPN 필드 트랜지스터로 구비되어 별도의 전류통로가 포함되는 반도체소자.
- 제 1 항에 있어서,상기 GMOS 와 LVTGMOS 는 10 ∼ 30 ㎛ 의 거리가 유지되는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 GMOS 드레인과 웰 픽업은 10 ∼ 30 ㎛ 의 거리가 유지되는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 GMOS 와 LVTGMOS 사이에 활성영역 안쪽으로 NSD 임플란트된 것을 특징으로하는 반도체소자.
- 제 1 항에 있어서,상기 NPN 필드 트랜지스터는 두개의 소오스 노드가 Vss 로 연결되는 것을 특징으로하는 반도체소자.
- 제 1 항에 있어서,상기 NPN 필드 트랜지스터의 드레인영역에 피웰 대신 엔웰이 구비되는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 NPN 필드 트랜지스터의 드레인영역에서 금속콘택과 엔웰 가아드링 사이의 스페이스가 10 ∼ 20 ㎛ 인 것을 특징으로하는 반도체소자.
- 제 1 항에 있어서,상기 NPN 필드 트랜지스터의 드레인영역에서 금속콘택이 2로우로 되고, 금속콘택과 활성영역이 2 ∼ 4 ㎛ 중첩되어 전류를 분산시키는 것을 특징으로하는 반도체소자.
- 제 1 항에 있어서,상기 NPN 필드 트랜지스터의 드레인 부분에 폴리실리콘이나 실리사이드로 버퍼층이 구비되는 것을 특징으로 하는 반도체소자.
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