KR100223833B1 - 이에스디 보호회로의 구조 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 ESD(Electrostatic-Discharge)보호회로에 관한 것으로, 특히 ESD특성을 개선하여 내부회로의 파괴를 방지하도록 한 ESD 보호회로의 제조방법에 관한 것이다.
본 발명에 따른 ESD 보호회로의 구조는 패드를 통해 내부회로쪽으로 인가되는 과잉전압을 차단시켜 주는 반도체소자의 ESD 보호회로에 있어서, 상기 ESD 보호회로로 부터 약 1000μm 반경 이내에 형성되는 ESD 보호회로 및 내부회로의 각 능동소자의 게이트 절연막 두께가 약 1000μm 반경 이외에 형성되는 능동소자의 게이트 절연막보다 두껍게 형성되어 있는 것을 특징으로 한다.
또한 본 발명에 따른 ESD 보호회로의 제조방법은 패드를 통해 내부회로쪽으로 인가되는 과잉전압을 차단시켜 주는 반도체소자의 ESD 보호회로에 있어서, 반도체기판상에 필드영역과 활성영역을 격리형성하여 ESD 보호회로부와 내부회로부를 정의하는 단계; 상기 ESD 보호회로부로 부터 1000μm 반경 이내의 반도체기판상의활성영역에 이 영역 내에 형성되는 능동소자의 게이트 절연막을 상기 약 100μm 반경 이외에 형성되는 능동소자의 게이트 절연막보다 두껍게 형성하는 단계를 포함하여 이루어진다.

Description

이에스디(ESD) 보호회로 제조방법
제1도는 일반적인 반도체 집적회로의 패키지 레이아웃도
제2도는 일반적인 반도체소자의 ESD 파괴전압 특성도
제3도는 종래 반도체소자의 ESD 보호회로의 레이아웃도
제4도는 제 3 도의 IV-IV선에 따른 종래 ESD 보호회로의 단면도
제5도는 본 발명에 따른 반도체집적회로와 연결되는 ESD 보호회로의 레이아웃도
제6도는 본 발명의 제 1 실시예에 따른 ESD 보호회로의 구성도
제7도는 본 발명의 제 1 실시예에 따른 ESD 보호회로의 레이아웃도
제8도는 제 7 도의 VIII-VIII선에 따른 ESD 보호회로의 단면도
제9도는 본 발명의 제 1 실시예에 따른 ESD 보호회로의 제조공정도
제10도는 본 발명의 제 2 실시예에 따른 ESD 보호회로의 구성도
제11도는 본 발명의 제 2 실시예에 따른 ESD 보호회로의 레이아웃도
제12도는 본 발명의 제 2 실시예에 따른 ESD 보호회로의 단면도
* 도면의 주요부분에 대한 부호의 설명
300 : 신호입력패드 400 : ESD 보호회로
401, 403 : 저항 402 : 필드 트랜지스터(field transistor)
404 : 능동소자(field plate diode) 405:P형 반도체 기판
406 : 필드영역 411, 412, 413 : 제 1 불순물 영역
414, 415 : 제 2 불순물 영역 500 : 내부회로
507, 508 : 제 3 불순물 영역 511 : N형 웰
517, 518 : 제 4 불순물 영역
본 발명은 반도체소자의 ESD(Electrostatic-Discharge)보호회로에 관한 것으로, 특히 ESD특성을 개선하여 내부회로의 파괴를 방지하도록 한 ESD 보호회로의 제조방법에 관한 것이다.
일반적으로 반도체장치에 있어서, ESD 보호회로는 약200∼2000V의 정전기등으로부터 내부회로가 파괴되는 것을 막기 위한 보호회로로, 이는 SCR을 이용한 방법과 필드 트랜지스터, 다이오드, 바이폴라 트랜지스터 등을 이용한 방법등을 사용한다.
그런데 반도체소자가 고집적화됨에 따라 ESD와 같은 높은 전압이 인가되는 부분(즉, 필드 트랜지스터, 바이폴라 트랜지스터 등)의 게이트 산화막은 그 두께가 얇아지기 때문에 ESD 보호희로에 포함된 능동소자와 이 능동소자에 연결된 내부회로의 능동소자는 내부희로의 다른 능동소자보다 ESD 특성이 더욱더 나빠지게 된다.
그래서 종래에는 이러한 ESD 특성을 평가하는 방법으로서 HBM(Human Body Model)방법이나 MM(Machine Model) 방법을 이용하였다.
그러나 최근에 생산하고 있는 반도체소자에 있어서는 같은 칩(Chip)내에서 동일한 두께의 게이트 산화막을 이용하여 내부회로를 형성하고 있다.
그 한가지 예로 64MDRAM 인 경우에는 칩 전체에 산화막의 두께를 약 100Å정도로 동일하게 사용하고 있다.
이와 같은 반도체소자가 고집적화 됨에 따라 패기지(Package) 크기가 증가하고, 산화막이 얇아지므로 인하여 CDM(Charged Device Model)을 이용하여 ESD 특성을 평가하는 기술이 중요하게 대두되고 있다.
앞서 언급한 두가지 방법(HBM, MM)에 의해 파괴되는 부분은 주로 접합가장자리이지만, CDM에 의해 파괴되는 부분은 주로 각 능동소자의 게이트 산화막이 된다.
즉, 상기 CDM 방법에 의해 가해지는 ESD 펄스가 최고 전류까지 도달하는데 걸리는 시간은 약1nsecㅇl고, 이때 ESD 보호회로가 동작하는데 걸리는 시간도 약 1nsec이다.
그러므로 ESD 보호회로가 동작하기도 전에 ESD 펄스가 ESD 보호회로에 포함된 능동소자의 산화막과 내부회로에 연결된 능동소자의 산화막을 파괴하게 된다.
따라서, 반도체 소자가 고집적화 됨에 따라 ESD 보호회로와 이 보호회로에 연결된 능동소자 뿐만 아니라 보호회로 근방에 있는 내부회로도 ESD에 의해 영향을 받게 된다.
제 1 도는 능동소자를 ESD 보호회로에서 일정거리만큼 떨어진 부분에 레이아웃하여 ESD전압의 변화를 나타낸 것이다.
상기 도면에 따르면, 능동소자가 ESD 보호회로에서 약 50μm,90μm, 120μm, 150μm로 점점 멀어져 갈수록 ESD 파괴전압(Failure Voltage)이 증가함을 알 수 있다.
즉, ESD 보호회로로부터 약 150μm 정도 떨어져 있는 능동소자의 ESD 파괴전압은 약 1500V 스펙(spec)으로서 스펙 약 2000V를 만족하지 못한다.
그 이유는 ESD에 의해 발생한 과잉전하(예를 들면, hot carrier)들이 그라운드로 완전히 빠져나가지 못하고 기판을 통해 근처의 능동소자에 영향을 주게 되므로 게이트 산화막을 파괴하거나 접합(Junction)부분 등을 파괴하기 때문이다.
그러므로 ESD 보호회로에서 약 200∼300μm이내에 있는 능동소자들은 ESD의 영향을 받아 게이트 산화막이 파괴될 위험이 크다.
더욱이 최근에는 반도체 소자가 고집적화됨에 따라 패기지 밀도를 높일 수 있는 LOC(Lead On Chip)형태, 즉 제 1 도와 같이 ESD 보호회로가 중앙에 레이아웃되고, 그 양쪽에 내부회로가 레이아웃되는 형태를 이용하여 패기지를 형성하는데, 이는 패기지 밀도는 높일 수 있지만 ESD내압은 나빠지게 된다.
특히, 반도체 소자가 고집적화됨에 따라 게이트 산화막 두께는 점점 얇아지므로 과잉전하에 의해 내부회로를 구성하는 능동소자의 게이트 산화막이 데미지를받게 된다.
그래서 종래에는 상기와 같이 게이트 산화막이 파괴되는 것을 막기 위한 방법으로서 ESD 보호회로 둘레에 가아드 링(guard ring)을 형성하여 이 가아드 링이과잉전하를 흡수시키는 역할을 하는 기술을 제안하였다.
상기 종래 기술을 첨부된 도면을 참조하여 간략하게 설명하면 다음과 같다.제 3 도는 종래 반도체 소자의 ESD 보호회로의 레이아웃도이고, 제 4 도는 제 3 도의 IV-IV선에 따른 ESD 보호회로의 단면도이다.
상기 도면에 따르면, 종래의 ESD 보호회로(150)는 고집적 회로장치의 신호입력 패드(100)와 내부회로(200) 사이에 형성된다.
상기 신호 입력패드(100)는 내부회로(200)의 입력단자에 연결되고, 이 신호입력 단자와 내부회로의 입력단자 사이에는 저항(Rl)(R2)이 연결된다.
상기 저항(R1)은.보호저항이고, 반도체 기판의 활성영역에 형성되는 확산층(diffusion layer)에 의해 형성된다.
또한 저항(R2)는 기생저항이고, 반도체기판상에 형성된 금속도선에 의해 형성된다. 상기 보호회로(150)는 상기 저항(R1)(R2) 사이에 형성되고, 아래에서 언급하는 기생 바이폴라 트랜지스터를 포함한다.
즉, 종래의 ESD 보호회로는 P형 반도체기판(1O1)상에 복수개의 n+형 불순물 영역들(111)(112)(113)이 격리형성되고, 상기 P형 반도체기판(101)상에는 고농도의 P+형 불순물 영역(115)이 상기 n+형 불순물 영역들을 감싸도록 격리형성된다.
여기서, 상기 n+형 불순물 영역(111)(113)은 전원공급단자(Vcc) 또는 접지단자(Vss)에 연결되고, 나머지 n+형 불순물 영역(112)은 입력패드(100)에 연결된다.
상기 구성에서 상기 n+형 불순물 영역(111)(112)(113)들은 상기 P형 반도체기판(101)과 연결되어 다수개의 기생 바이폴라 트랜지스터(114)를 구성하게 된다.
즉, 상기 n+형 불순물 영역(112)은 기생 바이폴라 트랜지스터의 콜렉터 영역으로 사용하고, 나머지 n+형 불순물 영역(111)(113)은 이미터 영역으로 사용하며,상기 P형 반도체 기판(101)은 베이스영역으로 사용한다.
또한 상기 고농도 n+형 불순물 영역(115)에 격리된 P형 반도체 기판(101)에게이트 산화막(209)과 게이트 전극(210)이 형성되고, 상기 게이트 전극(210) 양측의 P형 반도체기판(101)에 n+형 불순물 영역(207)(208)이 형성된다.
상기 n+형 불순물 영역(207)(208)과 게이트 산화막(209) 및 게이트 전극(210)은 내부회로의 능동소자인 모오스(MOS) 트랜지스터(211)를 구성하게 된다.
상기 구성으로 된 종래의 ESD 보호회로에 있어서는 입력 패드(100)를 통해 인가되는 ESD에 의한 과잉전압이 기생 바이폴라 트랜지스터(114)에 의해 장치 외부로 빠져나갈 수 없을 경우에는 고농도의 P+형 불순물 영역(117)에 흡수된다.
즉, ESD에 의해 발생되는 과잉전압이 입력패드(100)안으로 인가되는 경우에, 기생 바이폴라 트랜지스터(114)들에 의해 장치외부로 빠져나가지 못한 전자들이 고농도 불순물 영역인 P+형 불순물 영역(115)내에 존재하는 정공들에 의해 포획된다.
이렇게 전자들이 P+형 불순물 영역(115)에 포획 또는 트랩되므로써, 전자들이 점차 P형 반도체기판(101)쪽으로 점차적으로 방전된다.
따라서, P+형 불순물 영역(115) 주위에 있는 내부회로를 구성하는 능동소자들(예를들면 MOS 트랜지스터(211) 등)이 과잉전압으로부터 보호된다.
그러나 이와 같은 종래의 ESD 보호회로에 있어서는 다음과 같은 문제점이 있다.
첫째, 종래의 ESD 보호회로는 CDM에 의한 ESD에 의해 발생하는 약 200OV 이상의 과잉전압이 패드를 통해 인가되는 경우에 과잉전압이 ESD 보호회로가 동작하기 이전에 내부회로의 능동소자에 인가되어 능동소자의 게이트 산화막이 파괴될 우려가 있으므로 내부회로를 보호할 수 없게 된다.
둘째, 종래의 ESD 보호회로는 상기와 같이 과잉전압이 ESD 보호회로가 동작하기 이전에 내부회로로 인가되지 않도록 ESD 펄스를 지연시켜 ESD 보호회로가 먼저 동작하도록 하기 위해 다결정 실리콘을 이용하기 때문에 저항추가로 인하여 정상동작시 속도지연의 요인이 되기 때문에 고집적 회로장치에 사용하기에는 적합치 못하다.
본 발명은 상기 종래의 문제점을 해결하기 위해 안출한 것으로, CDM에 의한 ESD 특성을 개선하여 내부회로의 파괴를 방지하고자 한 반도체소자의 ESD 보호회로를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 ESD 보호희로의 구조는 패드를 통해 내부회로쪽으로 인가되는 과잉전압을 차단시켜 주는 반도체소자의 ESD 보호회로에 있어서, 상기 ESD 보호회로로부터 약1000μm 반경이내에 형성되는 ESD 보호회로 및 내부회로의 각 능동소자의 게이트 절연막 두께가 약 1000m 반경이외에 형성되는 능동소자의 게이트 절연막 보다 두껍게 형성되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 ESD 보호회로의 제조방법은 패드를 통해 내부회로쪽으로 인가되는 과잉전압을 차단시켜 주는 반도체소자의 ESD 보호회로에 있어서, 반도체 기판상에 필드영역과 활성영역을 격리형성하여 ESD 보호희로부와 내부회로부를 정의하는 단계;상기 ESD 보호회로부로 부터 약 1000μm 반경이내에 형성된 반도체 기판상의 활성영역에 이 영역내에 형성되는 능동소자의 게이트 절연막을 상기 약 1000μm 반경이외에 형성되는 능동소자의 게이트 절연막보다 두껍게 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제 5 도는 본 발명에 따른 ESD 보호회로가 연결된 반도체장치의 레이아웃도이고, 제 6 도는 제 5 도의 ESD 보호희로를 확대 도시한 회로구성도이다.
상기 도면에 따르면, 본 발명에 따른 ESD 보호희로(400)는 반도체 패기지 양쪽에 레이아웃된 내부회로(500)들 사이에 레이아웃된 패드(300)에 연결되고, 패드(300)를 통해 인가되는 CDM(Charged Device Model)에 의한 ESD에 의해 발생하는 약 2000V의 과잉전압으로부터 내부회로(500)를 보호하도록 구성된다
즉, 상기 ESD 보호회로(400)는 저항(401)(403)과 필드 트랜지스터(403) 및 능동소자(404)로 구성된다.
제 7 도는 본 발명에 따른 ESD 보호회로의 레이아웃도이고, 제 8 도는 본 발명에 따른 ESD 보호회로의 구조단면도이다.
본 발명에 따른 ESD 보호회로는 상기 제 7 도 및 제 8 도와 같이, 내부회로(500) 및 신호입력 패드(300) 사이에 형성된다.
상기 신호입력 패드(300)는 내부회로(500)의 입력단자에 연결되고, 그 사이에는 저항(R3)(R4)이 연결된다.
상기 저항(R3)은 보호저항이고, P형 반도체기판(401)에 형성되는 확산층 즉,불순물 영역으로 형성된다.
반면, 저항(R4)은 기생저항이고, P형 반도체기판(401)위에 형성되는 금속배선으로 형성된다.
또한 상기 필드 트랜지스터(403)는 P형 반도체기판(405)과 상기 P형 반도체기판(405)상의 활성영역에 형성된 다수개의 제 1 불순물 영역들(411)(412)(413)로 구성된다.
또한 상기 능동소자(400)는 P형 반도체기판(405)에 형성된 제 2 불순물 영역들(414)(415)과 게이트 절연막(419) 및 게이트 전극(420)으로 구성된다.
상기 구성으로 된 ESD 보호회로의 제조방법을 설명하면 다음과 같다.
먼저, P형 반도체기판(405)상에 필드산화 공정에 의해 필드산화영역(406)을 형성한다.
이어서, 상기 필드산화영역(406)과 격리형성된 활성영역의 P형 반도체기판(405)상에 n+형 불순물 이온주입을 실시하여 n+형 불순물 영역(411)(412)(413)을 형성한다.
이때, 상기 n+형 불순물 영역(411)은 전원공급단자(Vcc)에 연결되고, n+형 불순물 영역(412)은 입력패드(300)에 연결되며, n+형 불순물 영역(413)은 접지단자 (Vss)에 연결된다.
그다음 입력보호회로(400)의 능동소자(404)를 형성하기 위해 활성영역의 P형 반도체기판(405)상에 산화막과 금속층을 증착하고, 사진석판술(Photolithography) 및 사진 식각공정에 의해 상기 금속층 및 산화막을 선택적으로 제거하여 게이트 산화막(419)과 게이트 전극(420)을 형성한다.
이어서, 상기 케이트 전극(420)을 마스크로 하여 상기 P형 반도체기판(405)에 이온주입하여 n+형 불순물 영역(414)(415)을 형성하여 능동소자(404)를 완성한다.
이때, 상기 능동소자(404)와 후에 설명할 내부회로의 능동소자인 시모스(CMOS) 트랜지스터는 동시에 형성한다.
또한 상기 게이트 전극(420)과 n+형 불순물 영역(415)은 접지단자(Vss)에 연결되고, n+형 불순물 영역(414)은 임력패드(300)쪽에 연결되어 내부회로(500)에 연결된다.
또한 상기 내부회로(500)의 능동소자인 CMOS 트랜지스터의 제조방법을 설명하면 다음과 같다.
먼저, P형 반도체기판(405)상에 상기 입력보호회로(400)의 능동소자(404) 형성과 동시에 게이트 산화막(509)과 게이트 전극(510)을 형성한다.
이어서 상기 게이트 전극(510)을 마스크로 하여 상기 P형 반도체기판(405)에 이온주입을 실시하여 n+형 불순물 영역(507)(508)을 형성하여 n+형 모오스 트랜지스터를 완성한다.
이때, 상기 n+형 불순물 영역(507)은 접지단자(Vss)에 연결된다.
이어서, 활성영역의 P형 반도체기판(405)상에 n+형 불순물 이온을 주입하여 n+형 웰(511)을 형성한다.
그 다음 상기 입력보호회로(400)의 능동소자(404) 및 내부회로(500)의 n+형 모오스 트랜지스터의 게이트 절연막 형성시와 동시에 n+형 웰(511)상의 P형 반도체 기판(405)에 게이트 산화막(519)과 게이트 전극(520)을 형성한다.
이어서 상기 게이트 전극(520)을 마스크로 하여 상기 P형 반도체기판(401)에 P+형 불순물 이온을 주입하여 P+형 불순물영역(517)(518)을 형성하므로써, P형 모오스트랜지스터를 완성한다
이때 상기 P+형 불순물 영역(517)은 n형 모오스 트랜지스터의 n+형 불순물 영역(508)에 연결되고, 게이트전극(520)은 n형 모오스 트랜지스터의 게이트전극(510)과 함께 입력패드(300)에 연결된다.
또한, 상기 P형 불순물 영역(518)은 전원공급단자(Vcc)에 연결된다.
이렇게 하여 내부회로(500)를 구성하는 능동소자들중 일부인 시모스 트랜지스터를 완성한다.
상기 구성에 따른 본 발명의 ESD 보호회로에 있어서는 입력보호회로(400)에서 일정거리 이내의 능동소자들 즉, 내부회로(500)를 구성하는 시모스 트랜지스터가 ESD에 의해 발생되는 과잉전압에 의해 파괴되는 것을 막기위해 상기 ESD 보호회로(400)에서 1000μm 반경이내에 형성되는 게이트 산화막들(즉, 입력보호회로의 능동소자와 내부회로의 능동소자들의 게이트 산화막)의 두께를 상기 약1000μm 반경이외에 형성되는 게이트 산화막(즉, 내부회로의 다른 능동소자)의 두께보다 두껍게 형성한다.
이때, 상기 ESD 보호회로(400)로부터의 약 1000μn1 반경은 경우에 따라서는 선택적으로 조절할 수 있다.
그러므로써, 입력보호회로(400)로부터 약 1000μm 반경이내에 형성되는 내부회로(500)의 능동소자를 구성하는 게이트 산화막(509)(519)의 두께가 종래 기술에 비해 두꺼워지므로 ESD에 의해 발생한 과잉전하에 의해 능동소자의 게이트 산화막이 파괴되는 현상을 막을 수 있다.
즉, ESD가 패드(300)에 인가되면, ESD 보호회로(400)가 동작하여 ESD 에너지(전압)을 방출한다.
이때, ESD 에너지의 방출이 늦어지면, ESD에 의해 발생된 전하들이 내부회로(500)의 약한부분, 즉 게이트 산화막(509)(519)을 파괴시키게 된다.
그렇기 때문에 앞서 설명한 바와 같이, 상기 보호회로(400)로부터 약 1000m 반경이내에 형성되는 게이트 산화막(419)(509)(519)의 두께를 두껍게 형성해 주므로써 게이트 산화막의 파괴를 방지할 수 있다.
제 9 도는 ESD 보호회로(400)에서 약1000μm 반경이내에 형성되는 게이트 산화막들(419)(509)을 두껍게 형성하는 공정을 나타낸 것이다.
먼저, 제 9a 도에 도시된 바와 같이, P형 반도체기판(405)에 필드산화공정에 의해 필드산화영역(406)을 형성한다.
이어서 P형 반도체기판(405)상에 ESD 보호회로(400)가 형성될 부분과 내부회로(500)가 형성될 부분을 정의하고, 상기 ESD 보호회로(400)에서 약1000㎛ 반경내에 있는 내부회로(500)를 포함하는 P형 반도체기판(405)상에 감광막(400)을 도포한다.
이어서 제 9b 도에 도시된 바와 같이, 감광막(400)을 노광 및 현상공정에 의해 상기 ESD 보호희로(400)로부터 약1000μm 반경이내 부분을 정의한다.
그다음 제 9c 도에 도시된 바와 같이, P형 반도체기판(405)위에 상기 약 1000μm반경이내 부분에 형성되는 능동소자들의 산화막을 상기 약1000μm반경 이외에 형성되는 게이트 산화막보다 두껍게 형성하기 위해 F,C1을 이온주입한다.
이어서, 상기 감광막(410a)을 제거한 다음 상기 P형 반도체기판(405)위에 산화막을 증착하여 다른 두께를 갖는 게이트 산화막(419)(509)들을 형성한다.
그 다음 제 9d 도에 도시된 바와 같이, 게이트전극과 불순물 영역들을 차례로 형성하여 ESD 보호회로 및 내부회로의 능동소자들을 완성한다.
이렇게 하여 ESD 보호회로(400)로부터 약1000μm반경이내의 P형 반도체기판(405)상에 있는 게이트 산화막(419)(509)(519)들의 두께는 상기 약1000μm밖에 형성되는 능동소자의 게이트 산화막보다 두껍게 형성한다.
한편, 내부회로의 출력측 능동소자의 드레인쪽에도 과다한 전압이 걸리게되면, 과잉전하(예를들면, hot carrier)가 발생하게 되고, 캐리어가 산화막에 가해지면 이 산화막이 파괴되어 소자의 특성이 나빠지게 된다.
따라서, 이러한 현상으로부터 내부회로, 즉 출력측의 능동소자를 과도한 전압으로부터 보호하기 위한 본 발명의 제 2 실시예인 출력보호회로의 구성이 제 11도에 나타나 있다
또한, 제 11 도는 출력보호회로의 레이아웃도이고, 제 12 도는 본 발명의 제 2 실시예에 따른 출력보호회로의 단면도이다.
상기 출력보호회로(600)는 풀 업(pull up) 트랜지스터와 풀 다운(pull down)트랜지스터로 구성되고, 상기 풀 업 트랜지스터의 소오스 영역쪽은 출력신호패드(700)에 연결되고, 드레인 영역쪽은 공급단자(Vcc) 또는 접지단자(Vss)쪽에 연결된다.
즉, 상기 출력보호회로(600)는 제 12 도와 같이, 필드영역(606)이 형성된 P형 반도체기판(605)상의 활성영역에 다수개의 게이트 절연막(609)들, 이들 게이트절연막(609)들간에 각각 형성된 게이트 전극(610)들, 이들 게이트전극(610) 양측의 P형 반도체기판(605)상에 형성된 다수개의 n+형 제 5 불순물 영역(611)(612)로 구성된다.
여기서, 상기 제 5 불순물 영역(611)(612)들중 일부(611)는 출력신호패드(700)쪽에 연결되고, 나머지 불순물영역들(612)은 공급단자(Vcc) 또는 접지단자(Vss)에 연결된다.
상기 구성의 출력보호회로에 있어서도 입력보호회로와 마찬가지로 상기 출력보호회로(700)로부터 약1000μm반경이내 부분에 형성되는 능동소자(즉, 상기 출력보호회로의 능동소자 및 내부회로의 일부능동소자들 포함)의 게이트 산화막 두께를 상기 약1000μm반경 이외의 부분에 형성되는 능동소자의 게이트 절연막 두께보다 두껍게 형성하므로써, 상기 출력측 능동소자에 과잉전압이 인가되더라도 게이트 산화막이 파괴되지 않게 된다.
이렇게 P형 반도체기판상에 형성되는 게이트 산화막(즉, 출력보호회로 및 내부회로의 일부 능동소자의 산화막을 포함)의 게이트 산화막 두께를 상기 약1000m반경 이외 부분에 형성되는 능동소자의 게이트 절연먁 두께보다 두껍게 형성하므로써 상기 출력측 능동소자에 과잉전압이 인가되더라도 게이트 산화막이 파괴되지 않게 된다.
이렇게 P형 반도체기판상에 형성되는 케이트 산화막(즉, 출력보호회로 및 내부희로의 일부 능동소자의 산화막을 포함)의 두께를 상기 출력보호회로로부터 상기 약 100μm반경 이외의 부분에 형성되는 다른 능동소자의 게이트 산화막 두께보다 두껍게 형성하는 방법은 제 9 도에 도시된 바와 같이, 상기 본 발명의 제 1 실시예인 입력보호회로의 경우 동일한 방법을 사용한다.
상기와 같이 본 발명에 따른 ESD 보호회로에 있어서는 ESD 보호회로에서 약 1000μm 반경이내에 형성되는 게이트절연막들(즉, ESD 보호회로의 능동소자 및 내부회로의 일부 능동소자들을 포함)의 두께를 두껍게 형성하므로써 ESD로 인한 과잉전압에 의해 내부회로의 게이트 절연막이 파괴되는 것을 방지할 수 있다.
또한, 본 발명에 따른 출력보호회로에 있어서는 종래와 같이, CDM에 의한 ESD 특성을 개선하기 위해 사용되는 다결정 실리콘 저항 크기를 감소시키거나 사용하지 않아도 되므로 저항에 의한 출력보호회로의 동작속도 지연문제를 없앨 수 있다.

Claims (1)

  1. 패드를 통해 내부회로쪽으로 인가되는 과잉전압을 차단시켜 주는 반도체소자의 ESD 보호회로에 있어서, 반도체기판상에 필드영역과 활성영역을 격리형성하여 ESD 보호회로부와 내부회로부를 정의하는 단계; 상기 ESD 보호회로로부터 반경 1000㎛ 이내의 반도체 기판이 노출되도록 상기 내부회로부의 반도체 기판상에 감광막을 도포하는 단계, 상기 감광막을 마스크로 상기 노출된 반도체 기판상에 이온주입을 실시하는단계; 상기 감광막을 제거한 후 상기 반도체 기판 전면에 게이ㅌ 절연막을 형성하여 상기 이온이 주입된 영역의 게이트 절연막의 두께가 이온이 주입되지 않은 영역의 게이트 절연막의 두께보다 더 두껍게 되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 ESD 보호회로 제조방법.
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