JPS62158357A

JPS62158357A - 過剰エネルギから半導体デイバイスを保護する保護デイバイス

Info

Publication number: JPS62158357A
Application number: JP61305571A
Authority: JP
Inventors: テイモシイ・ジエイ・マローニイ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1985-12-23
Filing date: 1986-12-23
Publication date: 1987-07-14
Also published as: US4821096A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利分分野〕本発明は半導体ディバイスの過剰エネルギからの保護に
関する。

〔従来技術およびその問題点〕

集積回路の一部として、または個別累子として使用され
ている半導体ディバイスは、過剰エネルギを受ける場合
がよくある。過剰エネルギは、電圧または電流スパイク
により生じるような電力サージであり、これは半導体デ
ィバイス自身を破壊したシ、またはディバイスに付随し
た金Ｍ接点の品質を低下させたシ故障させた９する。デ
ィバイスが過剰エネルギを受けると、ディバイスは熱と
して電力を散逸させる。・電力は電圧の二乗に比例し、
電力を散逸させる電圧は、影響を受けるディバイスの降
伏電圧によシ決まる。したがって、これより低い降伏電
圧を有する保護ディバイスを、保詮されるべきディバイ
スに接続すれば、散逸される電力は減少し、ディバイス
の故障の原因としての熱の影響は減少する。さらに、保
護ディバイスを介して過剰エネルギを散逸するようにす
れば、被保護ディバイスは、故障の原因となる電圧レベ
ルにさらされることはない。

集積回路に悪影響を与えるある種の過剰エネルギがある
。パッケージに実装されている集積回路は、取シ扱い、
輸送々どの作用で、太き表辞電荷を蓄積することがよく
おる。８ｉ！８積回路に蓄積されたこの静電荷の放電は
、静電放電（ＪＳＤ、すなわちｅｌｅｃｔｒｏｓｔａｔ
ｉｃ　ｄｉｓｃｈａｒｇｅ）として知られている。この
ようなＥＳＤにおける電圧は、非常に大きく、２５０に
ボルト族の大きさである。

さらに、集積回路は、他の原因、たとえば電圧および電
流サージからも、別のエネルギを受ける。

これらは、回路中に散逸される過剰電子エネルギｔ−Ｑ
生ずる。一般に、このエネルギの放電路は、入力／出力
パッドからアースまでであるが、集積回路の初段を含む
ことがある。過剰エネルギが初段のディバイスの酸化膜
破壊電圧以上の場合、酸化膜の破壊や故障を生じてしま
う。さらに、金属／シリコン接点およびｐｎ接合は、過
剰エネルギによシ散逸された熱のため、熱的に損傷して
しまう。

過剰エネルギの衝撃を制限するため、集積回路の初段と
パッドとの間に保護ディバイスを挿入している。従来の
保護ディバイスは、入力に接続した一対のダイオードか
ら成っている。一方のダイオードは高い電源電圧レベル
に接続し、他方は低い電源電圧レベルまたはアースに接
ｉしている。

しかし、このような保護ディバイスの欠点は、第１トラ
ンジスタに接続した高い電圧基準のため、シグニチャ（
ｓｉｇｎａｔｕｒｅ）モードを使用することができない
ことである。

別の従来の保護ディバイスは、抵抗を介してパッドに接
続した、ゲートがアースされたｎ−チャネルトランジス
タから成っている。この方法はシグニチャ・モードを使
用することができるが、このディバイスは、０ＭＯ８に
おいては必ずしも有効であるとは限らない。また、ｎ＋
接合の合金スパイキングにより、高いエネルギの除、抵
抗が故障したり、ｎ−チャネルディバイスが故障したシ
することがわかっている。ｎ−ＭＯ８処理工程では、深
いｎ＋接合を用いることによシこの欠点を解決すること
ができる。しかし、０ＭＯ８処理工程では、浅いｎ＋接
合を用いる場合がよくある。したがって、合金スパイキ
ングにより、ｎ−チャネル保護ディバイスは故障してし
まう。この欠点は、接点−ゲート間隔を大きくすること
によって解決し得るが、これには、別のシリコン領域を
必要とし、そうすれば集積回路は大きくなってしまう。

したがって、本発明の目的は、半導体ディバイスに対す
る過剰エネルギ保護を行なうことである。

本発明の他の目的は、最小のシリコン領域しか必要とせ
ずに過剰エネルギ保護を行なうことである。

本発明の他の目的は、深いｎ＋プラグを使用することな
く過剰エネルギ保護を行なうことでちる。

本発明の他の目的は、ＣＭＯ８技術りで使用し得る過剰
エネルギ保護を供給することである。

〔発明の概要〕

本発明は、一対のｐ−チャネル・トランジスタおよび直
列抵抗を用いて、半導体ディバイスの過剰エネルギ保護
上行なう。アースに接続したドレインをともに有する一
対のｐ−チャネル・トランジスタは、過剰エネルギ電流
および電圧を分路する。トランジスタ間に接続した直列
抵抗は、さらにエネルギ散逸と保護とを行なう。ｐ−チ
ャネル・トランジスタは専用のｎ−ウェルに形成され、
ティバイス入力はｎ−ウェルに接続している。したがっ
て、■ＣＣ基準は必要なく、ディバイス電圧を■ＣＣ以
上に上昇することができる。また、ディバイスにシグニ
テヤ・モードを使用することができる。２つのｐ−ＭＯ
Ｓ　　トランジスタは、よシ小型化するため、また第２
トランジスタの降伏電圧を低くして、より一層過剰エネ
ルギ保護を行なうため、共通ウェルとともに共通ゲート
を使用している。

以下、添付の図面に基づいて、本発明の実施例について
説明する。

〔実施例〕

過剰エネルギに対しての保護をするディバイスについて
説明する。以下の説明において、多くの特定の記載、た
とえば降伏電圧、導電形などは、本発明の理解を助ける
ためのものであって、本発明はこれら記載に限定されな
いことは幽業者には明白であろう。なお、周仰の回路に
ついては、本発明を不明瞭なものとしないよう詳細な記
載は省略する。

本発明のよシよき理解のため、先ず従来技術を説明する
。第１ａ図および第１ｂ図は、半導体ディバイスに対す
る過剰エネルギ保護を行なう従来例を示している。第１
ａ図において、拡散直列抵抗の後に、ゲートがアースさ
れたｎ−ＭＯＳ）ランジスタが設けられ、第１ｂ図では
、ゲートがアースされ九人゛きなｎ−ＭＯＳ）ランジス
タだけが使用されている。第１ａ図の直列抵抗１１は、
入力１０と保護ディバイス段との間に設けられている。

ｎ−ＭＯＳ）ランジスタ１２は、抵抗１１からアースへ
分路されている。ｎ−ＭＯＳ）ランジスタ１２のソース
およびゲートは、両方ともアースに′！＆絖している。

第１ｂ図において、ｎ−ＭＯＳトランジスタ１３は直接
に入力１０に接続している。トランジスタ１２と同様に
、トランジスタ１３のゲートおよびソースはアースに接
続している。

第１ａ図に類似した段を、第１ｂ図に示した回路に加え
る場合がよくある。いずれの補合にも、トランジスタは
過剰エネルギの際にオンになり、スナップバック・モー
ドになる。これは電圧を低い値にクランプして集積回路
を保護している。しかし、これら従来の方法は、わずか
な接合場所にスナップバック電流が集甲し、接点が過熱
して故障を生じさせる不均一な横方向電流分布の欠点を
有している。深いｎ＋プラグを使用することにより、こ
の局限的電流集中は許容し得るものとなる。しかし、深
いｎ＋プラグを常に使用するとは限らカい０ＭＯ８技術
では、これら従来方法は必ずしも過剰エネルギ保護を行
なうのに使用し得るわけではない。

第２図は、本発明の実施例を示している。共通ゲートを
有する一対のＰ−ＭＯ８電界効果形トランジスタ１５．
１６は、直列抵抗１４０両側に形成されている。これら
トランジスタ１５．１６のドレインは、アースに接続し
ている。トランジスタ１５のソースは、入力１０に接続
し、トランジスタ１６のソースは抵抗１４を介して入力
１０に接続している。入力１０は、これらディバイスの
ｎ−ウェルに接続している。このような構成では、負の
電圧サージは大きい順方向バイアス・ダイオードによシ
アースにクランプされ、正の電圧サージはｐ−ＭＯＳデ
ィバイスを逆降伏（ｒｅｖｅｒｓｅｂｒｅａｋｄｏｗｎ
　）にする。また、■ＣＣ基準がないので、シグニチャ
（ｓｉｇｎａｔｕｒｅ　）モードを使用することができ
る。

第３図はディバイスのレイアウトを示している。

本実施例では、ディバイスはｐ形基板１７上く形成され
ている。先ず、基板層１７にｎ−ウェル１８を形成する
。ｎ−ウェル１８は拡散、注入、またはエピタキシャル
成長される。本実施例では、ｎ−ウェル１８は拡散によ
り形成される。次に、ｎ−ウェルにｎ＋およびｐ＋領領
域形成する。ｎ＋領域１９．２２は、入力１０に対する
ｎ−ウェル接点として使用される。ｐ＋領領域、第２図
のｐ−ＭＯＳ）ランジスタ１５のソースおよびドレイン
を形成している。ｐ＋領域２３．２４は、第２図のｐ−
ＭＯＢ）ランジスタ１６のソースおよびドレインを形成
している。その後、トランジスタ１５．１６用のゲート
２５．２６をそれぞれ形成する。ダイオード２７は、ｐ
形基板１Ｔとｎ−ウェル１Ｂとの間の接合部分に形成さ
れる。

入力１゛０は、トランジスタ１５のソース２０に接続し
ている。トランジスタ１５のドレイン２１はアースされ
ている。入力１０は、またｎ＋領域１９　、２２に接続
し、ｎ−ウェル接続を行なっている。トランジスタ１５
．１６はライン２８を介して接続しているグー）２５．
２６をそれぞれ有している。ゲート２５は、抵抗１４を
介してトランジスタ１６のソース２３に、またライン２
９によシ、保護されるディバイスに接続している。

負の電圧サージにおいて、ダイオード２７は順方向バイ
アスになる。基板１Ｔはアースされ、かつｎ−ウェル１
８は大きな負電圧にある（これはウェルタップ１９を介
して入力１０に接続している）。その結果、敏感なディ
バイスや熱に敏感な接点から離れた、ｎ−ウェル１８と
基板１７との境界に沿ってエネルギ消費が行なわれる。

本発明の保護ディバイスは正の電圧サージに対して二段
回路網として作用する。入力１０の正電圧は、トランジ
スタ１５を降伏モードにする。逆降伏モードにおいては
、ｐ−ＭＯＳディバイスハかなシ高い内部抵抗を有して
いる。したがって、保護されるトランジスタの薄いゲー
ト酸化膜における高い電圧パルスを阻止するため、トラ
ンジスタ１６の電圧は抵抗１４によシ制限される。トラ
ンジスタ１５の逆降伏電圧は、約１０〜２０ボルトで、
代表的表過剰エネルギではパッド電圧を５０〜６０ボル
トに制限する。共通ｎ−ウェルを使用することにより、
第２トランジスタ１６のソース−ドレイン降伏は、別個
のｎ−ウェルを便用した場合よりも低い。ｐ−ＭＯＳ）
ランジスタでは、降伏は、ゲートおよびドレイン間の大
きな電界によって部分的にトリガされる。トランジスタ
１６のドレイン２４はアースされ、かつゲート電圧は低
電圧、代表的には１０ボルトでのトリガ降伏を助ける。

コンパクトな配置およびシグニテヤ・モードの使用を可
能にする他、本発明は、通常の動作状況では電流を流さ
ない。さらに、このディバイスは、プロセス変動に対し
て特に鈍感である。逆降伏におけるＮ−１１（Ｏ８構造
は、ディバイス周辺に不均一になだれ電流を流すことが
わかっている。このことは、低いエネルギでディバイス
の局部的損傷を与えることがある。しかし、ｐ−ＭＯＳ
　ディバイスは、逆降伏において均一ななだれ電流を流
すので、ポイント故障を阻止し、それに対応して損傷エ
ネルギはより高くなる。プロセス変動によシ影響される
酸化膜トラップは、これらディバイスに関する局部的電
流ロック−オンの１つの原因であると考えられている。

しかし、酸化膜トラップはｐ−ＭＯＳディバイスの動作
に何ら影響を与えないので、これらプロセス変動は、ｐ
−ＭＯＳ　ディバイスの特性に影響を与えないであろう
。

ｐ−ＭＯＳおよびｎ−ＭＯＳ保護ディバイスは、両方と
も金属−シリコン接点の故障および降伏に対して敏感で
ある。なお、ｐ形シリコン（ｐ−８ｔ）（０，３８ｅＶ
）におけるＡｔの障壁は低いので、熱電子放出によ、り
Ａ／、−８ｔ接点−ｐ−１ｉ　を危険にさらすことが研
究で明らかになっている。また、ｐ−８１に関するより
高い障壁の高さを有する接点（たとえばチタン、Ｑ、６
１ｅＶ）は、接点スパイキングに対する耐性がかなシ高
いことも分っている。ここで示されている全てのｐ−チ
ャネルディバイスは、オーム接点のチタン障壁における
金属−シリコン故障の可能性は低い。さらに、接点−ゲ
ート（すなわち、接点−拡散Ｎ）間隔が最小寸法よシも
いくらか増加すると過剰エネルギに際しての接点保護を
促進する。

第５図はチタン障壁を用いた接点の断面図である。代表
的には、トランジスタ（たとえばソースまたはドレイン
）の接点は、シリコン表面上にアルミニウム層を形成す
ることにより得られる。本発明の一実施例では、接点は
パッシベーション３８をエツチングし、シリコン３５の
表面上で、接点を予定した領域にチタン層３６を用いる
ことによシ形成される。アルミニウム層３７は、チタン
層３６上に形成される。なお、チタン層は、接点スパイ
キングに対する耐性が高Ｘ、それに対応して接点ブレー
クダウンの可能性が低減する。本発明は、障壁としてチ
タンを用いているが、接点領域の障壁の高さを高めるよ
うな他の材料でも同様の効果をもたらすことができるこ
とは明白であろう。

たとえば、タングステンでもよい。さらに、ここでは接
点材料としてアルミニウムについて述べているが、他の
適当な導電層を使用することもできる。

第４図は、ｐ−ＭＯＳ）ランジスタ１５をｐ＋−ｎ−ｐ
＋トランジスタ３０に変えた、本発明の別の実施例を示
している。ｐ＋エミッタ領域３１は、入力１０に接続し
ている。Ｎ−ウェル１８は、ベース領域として働きかつ
入力１０に接続している。

ｎ−ウェル１８への接続は１ｎ＋領域１９を介して行な
われる。ｐ＋コレクタ領域３４はアースされている。入
力１０の負電圧パルスは、ダイオード２７により散逸さ
れる。正の電圧パルスは、トランジスタ３０のコレクタ
／ベース接合を逆降伏ニスる。トランジスタ３０は、ｐ
−ＭＯＳ）うｙジスタのゲート・エイディト降伏特徴を
肩していない。この実施例では、この特徴を持たせるた
め、ｐ−ＭＯＳ）ランジスタ１Ｂを第２トランジスタと
して使用している。しかし、ｐｎｐ　ラテラル・トラン
ジスタを第２トランジスタとして使用してもよい。

本発明のさらに別の実施例では、２つの保護トランジス
タに対して別々のｎ−ウェルを使用している。しかし、
このような構造は、別のシリコン領域を必要とし、かつ
ウェルを分離するガード・リングを必要とする。

さらに、第２トランジスタとして、独自のガード・リン
グを備えたｎ−ＭＯＳ　　）ランジスタであってもよい
。この構造でも、前述した実施例より多くのシリコン領
域を必要としている。

以上のように、コンパクトでしかもプロセスに対して鈍
感な過剰エネルギ保護ディバイスについて述べてきたが
、この保臥ディバイスは、低い電圧で過剰エネルギをク
ランプするため、ゲート・エイディト降伏を利用してい
る。

【図面の簡単な説明】

第１図は従来の保護ディバイスの概要図、第２図は本発
明の保護ディバイスの回路図、第３図は本発明の実施例
の断面図、第４図は本発明の別の実施例の断面図、第５
図は本発明の接点の断面図である。１０・Φ・拳入力、１２．１３・・・・ｎ−ＭＯＳ　ト
ランジスタ、１４・・・・抵抗、１５゜１６−・・・ｐ
−ＭＯ８電界効果形トランジスタ、１７−−・・基板、
１８・φ拳・ｎ−＋７エル、１９．２２・・φ・ｎ＋領
領域２３．２４・・・・ｐ＋領領域２７・・・・ダイオ
ード、３５・・・φシリコン、３７−・・−アルミニウ
ム層。

Claims

【特許請求の範囲】

（１）半導体ディバイスの入力に接続した第１導電形の
第１トランジスタ；抵抗を介して上記第１トランジスタに接続した上記第１
導電形の第２トランジスタとから成り、上記第１および第２トランジスタは正の過
剰エネルギにおいて降伏することを特徴とする、過剰エ
ネルギから半導体ディバイスを保護する保護ディバイス
。
（２）特許請求の範囲第１項記載の保護ディバイスにお
いて、保護ディバイスは第２導電形のウェルに形成され
ることを特徴とする保護ディバイス。
（３）特許請求の範囲第２項記載の保護ディバイスにお
いて、第１導電形はＰ形であることを特徴とする保護デ
ィバイス。
（４）特許請求の範囲第２項記載の保護ディバイスにお
いて、第１導電形はＰ形であることを特徴とする保護デ
ィバイス。（４）特許請求の範囲第３項記載の保護ディバイスにお
いて、抵抗は第１トランジスタのゲートおよび第２トラ
ンジスタのソースとに接続していることを特徴とする保
護ディバイス。
（５）特許請求の範囲第４項記載の保護ディバイスにお
いて、第１トランジスタのソースおよびゲートはウェル
に接続していることを特徴とする保護ディバイス。
（６）特許請求の範囲第５項記載の保護ディバイスにお
いて、第１トランジスタのドレインはアースに接続して
いることを特徴とする保護ディバイス。
（７）特許請求の範囲第６項記載の保護ディバイスにお
いて、第２トランジスタのゲートおよびソースは、ウェ
ルに接続していることを特徴とする保護ディバイス。
（８）特許請求の範囲第７項記載の保護ディバイスにお
いて、第２トランジスタのドレインはアースに接続して
いることを特徴とする保護ディバイス。
（９）特許請求の範囲第１項記載の保護ディバイスにお
いて、第１トランジスタは第２導電形の第１ウェルに形
成され、かつ第２トランジスタは第２導電形の第２ウェ
ルに形成されることを特徴とする保護ディバイス。
（１０）特許請求の範囲第１項記載の保護ディバイスに
おいて、第１トランジスタは電界効果形トランジスタで
あることを特徴とする保護ディバイス。
（１１）特許請求の範囲第１項記載の保護ディバイスに
おいて、第２トランジスタは電界効果形トランジスタで
あることを特徴とする保護ディバイス。
（１２）特許請求の範囲第１項記載の保護ディバイスに
おいて、第１トランジスタはｐｎｐ横方向トランジスタ
であり、このトランジスタのエミッタは入力に接続しか
つコレクタはアースに接続していることを特徴とする保
護ディバイス。
（１３）特許請求の範囲第１項記載の保護ディバイスに
おいて、第２トランジスタはｐｎｐラテラル・トランジ
スタであり、そのエミッタは抵抗を介して入力に接続し
、そのコレクタはアースに接続していることを特徴とす
る保護ディバイス。
（１４）特許請求の範囲第１項記載の保護ディバイスに
おいて、トランジスタはシリコン基板上に形成され、か
つ上記トランジスタの接点はアルミニウム層と上記基板
との間に設けられたチタン層から成ることを特徴とする
保護ディバイス。
（１５）半導体ディバイスの入力に接続した第１導電形
の第１領域と、アースに接続した上記第１導電形の第２
領域とを有する、上記第１導電形の第１トランジスタと
；抵抗を介して上記入力に接続した上記第１導電形の第３
領域と、アースに接続した上記第１導電形の第４領域と
を有する、上記第１導電形の少くとも第２トランジスタ
とから成り、上記トランジスタは過剰エネルギの際に電力
を散逸することを特徴とする、過剰エネルギから半導体
ディバイスを保護する保護ディバイス。
（１６）特許請求の範囲第１５項記載の保護ディバイス
において、第１導電形はｐ形であることを特徴とする保
護ディバイス。
（１７）特許請求の範囲第１５項記載の保護ディバイス
において、第１トランジスタは電界効果形トランジスタ
であることを特徴とする保護ディバイス。
（１８）特許請求の範囲第１５項記載の保護ディバイス
において、第２トランジスタは電界効果形トランジスタ
であることを特徴とする保護ディバイス。
（１９）特許請求の範囲第１８項記載の保護ディバイス
において、第１トランジスタは、入力に接続したソース
と、アースに接続したドレインと、上記入力に接続した
ゲートとを有していることを特徴とする保護ディバイス
。
（２０）特許請求の範囲第１８項記載の保護ディバイス
において、第２トランジスタは、抵抗を介して入力に接
続したソースと、上記入力に接続したゲートと、アース
に接続したドレインとを有していることを特徴とする保
護ディバイス。
（２１）特許請求の範囲第１５項記載の保護ディバイス
において、第１トランジスタはｐｎｐラテラル・トラン
ジスタであることを特徴とする保護ディバイス。
（２２）特許請求の範囲第２１項記載の保護ディバイス
において、第１トランジスタは入力に接続したベースお
よびエミッタと、アースに接続したコレクタとを有して
いることを特徴とする保護ディバイス。
（２３）特許請求の範囲第１５項記載の保護ディバイス
において、第２トランジスタはｐｎｐラテラル・トラン
ジスタであることを特徴とする保護ディバイス。
（２４）特許請求の範囲第２３項記載の保護ディバイス
において、第２トランジスタは、抵抗を介して入力に接
続しているエミッタと、入力に接続しているベースと、
アースに接続しているコレクタとを有していることを特
徴とする保護ディバイス。
（２５）特許請求の範囲第１５項記載の保護ディバイス
において、第２トランジスタはｎ−ＭＯＳトランジスタ
であることを特徴とする保護ディバイス。
（２６）特許請求の範囲第１５項記載の保護ディバイス
において、第１トランジスタは、第２導電形のウェルに
形成され、上記ウェルは入力に接続していることを特徴
とする保護ディバイス。
（２７）特許請求の範囲第２６項記載の保護ディバイス
において、第２トランジスタはウェルに形成されている
ことを特徴とする保護ディバイス。
（２８）特許請求の範囲第２６項記載の保護ディバイス
において、第２トランジスタは第２導電形の第２ウェル
に形成されていることを特徴とする保護ディバイス。
（２９）特許請求の範囲第１５項記載の保護ディバイス
において、第１および第２トランジスタはシリコン基板
上に形成され、かつ上記トランジスタの第１導電形の第
１、第２、第３および第４領域の接点は、上記接点にお
ける障壁の高さを上昇させる第１導電層から成り、上記
第１導電層は上記第１導電形の上記領域と第２導電層と
の間に設けられていることを特徴とする保護ディバイス
。
（３０）特許請求の範囲第２９項記載の保護ディバイス
において、第１導電層はチタンから成つていることを特
徴とする保護ディバイス。
（３１）特許請求の範囲第２９項記載の保護ディバイス
において、第１導電層はタングステンから成つているこ
とを特徴とする保護ディバイス。
（３２）特許請求の範囲第２９項記載の保護ディバイス
において、第２導電層はアルミニウムから成つているこ
とを特徴とする保護ディバイス。