JP3186701B2 - 半導体装置 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、プラズマプロセス中のＭＯＳトランジスタの
帯電によるゲート絶縁膜の劣化又は損傷から保護するよ
うにした半導体装置に関する。
り、特に、プラズマプロセス中のＭＯＳトランジスタの
帯電によるゲート絶縁膜の劣化又は損傷から保護するよ
うにした半導体装置に関する。
【０００２】
【従来の技術】半導体製造プロセスにおいてはプラズマ
プロセスが数多く用いられる。プラズマプロセスは、Ｍ
ＯＳデバイスのゲート絶縁膜へダメージを生じさせ、Ｌ
ＳＩの良品率を低下させたり信頼性を低下させたりする
問題を引き起こす。図５はＭＯＳトランジスタの平面図
を示す。Ｎ型ＭＯＳトランジスタを例にとる。Ｐ型基板
１上でフィールド絶縁膜で囲われた半導体基板領域に設
けられたゲート絶縁膜上に、フィールド絶縁膜をまたい
でゲート電極６が設けられる。又、ゲート電極６に隣接
してＮ型拡散層５Ａ、５Ｂが設けられる。ゲート電極
６、Ｎ型拡散層５Ａ、５Ｂ上に設けられたコンタクト９
を介して第１の配線１０が設けられる。第１の配線１０
Ａはゲート電極に、第１の配線１０Ｂ、１０Ｃはそれぞ
れＮ型拡散層５Ａ、５Ｂに接続している。第１の配線１
０をフォトレジストをマスクとしてプラズマエッチング
する際に、第１の配線１０の側面を通じてプラズマから
ゲート電極６に電荷が流れ込み、ゲート絶縁膜を劣化さ
せる。
プロセスが数多く用いられる。プラズマプロセスは、Ｍ
ＯＳデバイスのゲート絶縁膜へダメージを生じさせ、Ｌ
ＳＩの良品率を低下させたり信頼性を低下させたりする
問題を引き起こす。図５はＭＯＳトランジスタの平面図
を示す。Ｎ型ＭＯＳトランジスタを例にとる。Ｐ型基板
１上でフィールド絶縁膜で囲われた半導体基板領域に設
けられたゲート絶縁膜上に、フィールド絶縁膜をまたい
でゲート電極６が設けられる。又、ゲート電極６に隣接
してＮ型拡散層５Ａ、５Ｂが設けられる。ゲート電極
６、Ｎ型拡散層５Ａ、５Ｂ上に設けられたコンタクト９
を介して第１の配線１０が設けられる。第１の配線１０
Ａはゲート電極に、第１の配線１０Ｂ、１０Ｃはそれぞ
れＮ型拡散層５Ａ、５Ｂに接続している。第１の配線１
０をフォトレジストをマスクとしてプラズマエッチング
する際に、第１の配線１０の側面を通じてプラズマから
ゲート電極６に電荷が流れ込み、ゲート絶縁膜を劣化さ
せる。
【０００３】プラズマによるダメージを議論する際には
アンテナ比という指標が用いられる。ＭＯＳトランジス
タのゲート絶縁膜の面積、すなわちゲート電極で拡散層
と重なっている部分の面積をＡｇとし、ゲート電極６に
接続している第１の配線１０Ａの周囲長をＡｍとする。
プラズマからＡｍの部分を介して流れ込んだ電荷が、こ
れがＡｇの部分に集中することになる。従って、これら
の比であるＡｍ／Ａｇがゲート絶縁膜に流れ込む電荷量
の密度を示し、このアンテナ比が大きいほどダメージが
大きいのである。
アンテナ比という指標が用いられる。ＭＯＳトランジス
タのゲート絶縁膜の面積、すなわちゲート電極で拡散層
と重なっている部分の面積をＡｇとし、ゲート電極６に
接続している第１の配線１０Ａの周囲長をＡｍとする。
プラズマからＡｍの部分を介して流れ込んだ電荷が、こ
れがＡｇの部分に集中することになる。従って、これら
の比であるＡｍ／Ａｇがゲート絶縁膜に流れ込む電荷量
の密度を示し、このアンテナ比が大きいほどダメージが
大きいのである。
【０００４】なお、上記例のアンテナ比の式の分子には
第１の配線の周囲長を用いた。しかし、例えば、第１の
配線上に形成する層間絶縁膜をプラズマＣＶＤ法で形成
する際のプラズマダメージを評価する場合は、第１の配
線の上面および側面がむき出しになっているので、第１
の配線の表面積と側面積の和を用いればよい。第１の配
線がボンディング用のパッドである場合はパッドの面積
は一辺が５０ミクロン〜１００ミクロンと比較的大きい
ため、アンテナ比は比較的大きくなる。また、第１の配
線が、集積回路内で用いられる場合は、数ミリメートル
もの長さになり得るため、アンテナ比は大きくプラズマ
ダメージは深刻な問題になる。
第１の配線の周囲長を用いた。しかし、例えば、第１の
配線上に形成する層間絶縁膜をプラズマＣＶＤ法で形成
する際のプラズマダメージを評価する場合は、第１の配
線の上面および側面がむき出しになっているので、第１
の配線の表面積と側面積の和を用いればよい。第１の配
線がボンディング用のパッドである場合はパッドの面積
は一辺が５０ミクロン〜１００ミクロンと比較的大きい
ため、アンテナ比は比較的大きくなる。また、第１の配
線が、集積回路内で用いられる場合は、数ミリメートル
もの長さになり得るため、アンテナ比は大きくプラズマ
ダメージは深刻な問題になる。
【０００５】上で述べたようなゲート電極の帯電を回避
するために、図６（平面図）、図７（断面図）に示す方
法が報告されている。ゲート電極６に接続する第１の配
線１０Ａが、第１の配線１０Ｄを介してゲート電極７に
接続している。ゲート電極７はＰ型基板１との間でＭＯ
Ｓキャパシタをなしている。ＭＯＳキャパシタの面積は
拡散層３の面積である。この面積をＡｃとする。第１の
配線のエッチング時には、第１の配線１０Ａはゲート電
極６とゲート電極７の両方に接続している。従ってアン
テナ比はＡｍ／（Ａｇ＋Ａｃ）となる。この値は図５の
アンテナ比Ａｍ／Ａｇに比べて小さいため、ゲート絶縁
膜に流れる電荷量を低減することができる。特に、Ａｃ
をＡｇよりも十分に大きくすることが効果的である。な
お、第１の配線１０Ｄの面積は通常小さいので考慮して
いない。
するために、図６（平面図）、図７（断面図）に示す方
法が報告されている。ゲート電極６に接続する第１の配
線１０Ａが、第１の配線１０Ｄを介してゲート電極７に
接続している。ゲート電極７はＰ型基板１との間でＭＯ
Ｓキャパシタをなしている。ＭＯＳキャパシタの面積は
拡散層３の面積である。この面積をＡｃとする。第１の
配線のエッチング時には、第１の配線１０Ａはゲート電
極６とゲート電極７の両方に接続している。従ってアン
テナ比はＡｍ／（Ａｇ＋Ａｃ）となる。この値は図５の
アンテナ比Ａｍ／Ａｇに比べて小さいため、ゲート絶縁
膜に流れる電荷量を低減することができる。特に、Ａｃ
をＡｇよりも十分に大きくすることが効果的である。な
お、第１の配線１０Ｄの面積は通常小さいので考慮して
いない。
【０００６】しかしながら、上記の従来技術では以下の
問題点がある。プラズマによる帯電が負である場合は、
ゲート電極側から基板方向にゲート絶縁膜を貫通する電
子が流れる。このため、上記従来例でもプラズマダメー
ジを低減する効果が期待できる。一方、プラズマによる
帯電が正の時は、電子が基板側からゲート電極方向に流
れる。しかしＭＯＳキャパシタ下のＰ型基板１の表面は
空乏化しており、電子の濃度は低いためゲート絶縁膜に
は電流がほとんど流れない状態になる。つまりＭＯＳキ
ャパシタは保護素子として機能しないため、大部分の電
荷がＭＯＳトランジスタのゲート絶縁膜に集中しダメー
ジを生じることになる。
問題点がある。プラズマによる帯電が負である場合は、
ゲート電極側から基板方向にゲート絶縁膜を貫通する電
子が流れる。このため、上記従来例でもプラズマダメー
ジを低減する効果が期待できる。一方、プラズマによる
帯電が正の時は、電子が基板側からゲート電極方向に流
れる。しかしＭＯＳキャパシタ下のＰ型基板１の表面は
空乏化しており、電子の濃度は低いためゲート絶縁膜に
は電流がほとんど流れない状態になる。つまりＭＯＳキ
ャパシタは保護素子として機能しないため、大部分の電
荷がＭＯＳトランジスタのゲート絶縁膜に集中しダメー
ジを生じることになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、プラズマプロセス
中のＭＯＳトランジスタの帯電によるゲート絶縁膜の劣
化又は損傷から保護するようにした半導体装置を提供す
るものである。
した従来技術の欠点を改良し、特に、プラズマプロセス
中のＭＯＳトランジスタの帯電によるゲート絶縁膜の劣
化又は損傷から保護するようにした半導体装置を提供す
るものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、ＭＯＳトランジスタが帯電し、
その電荷がゲート絶縁膜に流れることで、前記ゲート絶
縁膜が損傷するのを低減せしめる保護素子を設けた半導
体装置において、第１導電型の基板上に絶縁膜を介して
設けられた電極に隣接して第２導電型の拡散層を設ける
と共に、この電極を前記ＭＯＳトランジスタのゲート電
極に接続し、この第２導電型の拡散層を介してキャリア
を供給することで、前記ＭＯＳト ランジスタの帯電によ
るゲート絶縁膜の劣化を防止するように構成したことを
特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、ＭＯＳトランジスタが帯電し、
その電荷がゲート絶縁膜に流れることで、前記ゲート絶
縁膜が損傷するのを低減せしめる保護素子を設けた半導
体装置において、第１導電型の基板上に絶縁膜を介して
設けられた電極に隣接して第２導電型の拡散層を設ける
と共に、この電極を前記ＭＯＳトランジスタのゲート電
極に接続し、この第２導電型の拡散層を介してキャリア
を供給することで、前記ＭＯＳト ランジスタの帯電によ
るゲート絶縁膜の劣化を防止するように構成したことを
特徴とするものである。
【０００９】又、第２態様は、ＭＯＳトランジスタが帯
電し、その電荷がゲート絶縁膜に流れることで、前記ゲ
ート絶縁膜が損傷するのを低減せしめる保護素子を設け
た半導体装置において、前記保護素子を第１導電型の基
板上に絶縁膜を介して設けられた電極と、この電極に隣
接して設けられた第２導電型の拡散層と、この第２導電
型の拡散層に隣接して設けられた第１導電型の拡散層と
で構成すると共に、前記保護素子の電極を前記ＭＯＳト
ランジスタのゲート電極に接続したことを特徴とするも
のである。
電し、その電荷がゲート絶縁膜に流れることで、前記ゲ
ート絶縁膜が損傷するのを低減せしめる保護素子を設け
た半導体装置において、前記保護素子を第１導電型の基
板上に絶縁膜を介して設けられた電極と、この電極に隣
接して設けられた第２導電型の拡散層と、この第２導電
型の拡散層に隣接して設けられた第１導電型の拡散層と
で構成すると共に、前記保護素子の電極を前記ＭＯＳト
ランジスタのゲート電極に接続したことを特徴とするも
のである。
【００１０】又、第３態様は、ＭＯＳトランジスタが帯
電し、その電荷がゲート絶縁膜に流れることで、前記ゲ
ート絶縁膜が損傷するのを低減せしめる保護素子を設け
た半導体装置において、前記保護素子を第１導電型の基
板上に絶縁膜を介して設けられた電極と、この電極に隣
接して設けられた第２導電型の拡散層と、この第２導電
型の拡散層近傍に設けられた第１導電型の拡散層と、前
記第２導電型の拡散層と第１導電型の拡散層とを電気的
に接続する接続線とで構成すると共に、前記保護素子の
電極を前記ＭＯＳトランジスタのゲート電極に接続した
ことを特徴とするものである。
電し、その電荷がゲート絶縁膜に流れることで、前記ゲ
ート絶縁膜が損傷するのを低減せしめる保護素子を設け
た半導体装置において、前記保護素子を第１導電型の基
板上に絶縁膜を介して設けられた電極と、この電極に隣
接して設けられた第２導電型の拡散層と、この第２導電
型の拡散層近傍に設けられた第１導電型の拡散層と、前
記第２導電型の拡散層と第１導電型の拡散層とを電気的
に接続する接続線とで構成すると共に、前記保護素子の
電極を前記ＭＯＳトランジスタのゲート電極に接続した
ことを特徴とするものである。
【００１１】又、第４態様は、ＭＯＳトランジスタが帯
電し、その電荷がゲート絶縁膜に流れることで、前記ゲ
ート絶縁膜が損傷するのを低減せしめる保護素子を設け
た半導体装置において、前記保護素子を第１導電型の基
板上に絶縁膜を介して設けられた電極と、この電極に隣
接して設けられた第２導電型の拡散層と、前記電極に隣
接して設けられた第１導電型の拡散層とで構成すると共
に、前記保護素子の電極を前記ＭＯＳトランジスタのゲ
ート電極に接続したことを特徴とするものである。
電し、その電荷がゲート絶縁膜に流れることで、前記ゲ
ート絶縁膜が損傷するのを低減せしめる保護素子を設け
た半導体装置において、前記保護素子を第１導電型の基
板上に絶縁膜を介して設けられた電極と、この電極に隣
接して設けられた第２導電型の拡散層と、前記電極に隣
接して設けられた第１導電型の拡散層とで構成すると共
に、前記保護素子の電極を前記ＭＯＳトランジスタのゲ
ート電極に接続したことを特徴とするものである。
【００１２】又、第５態様は、前記保護素子の電極の形
状は、矩形形状をなしていることを特徴とするものであ
り、又、第６態様は、前記保護素子の電極の形状は、櫛
型形状をなしていることを特徴とするものであり、又、
第７態様は、前記第２導電型の拡散層は、前記保護素子
の電極を挟むように設けられたことを特徴とするもので
あり、又、第８態様は、前記第１導電型の拡散層は、前
記保護素子の電極を挟むように設けられたことを特徴と
するものである。
状は、矩形形状をなしていることを特徴とするものであ
り、又、第６態様は、前記保護素子の電極の形状は、櫛
型形状をなしていることを特徴とするものであり、又、
第７態様は、前記第２導電型の拡散層は、前記保護素子
の電極を挟むように設けられたことを特徴とするもので
あり、又、第８態様は、前記第１導電型の拡散層は、前
記保護素子の電極を挟むように設けられたことを特徴と
するものである。
【００１３】
【００１４】
【発明の実施の形態】本発明による半導体装置は、プラ
ズマプロセス中にＭＯＳトランジスタがプラズマ中の電
荷により帯電し、その電荷がゲート絶縁膜に流れること
によってゲート絶縁膜が受ける損傷を低減するための保
護素子を設けた半導体装置を提供する。プラズマからゲ
ート電極に流れ込む電流の大部分を保護素子に逃すこと
により、ＭＯＳトランジスタのゲート絶縁膜に流れる電
流量を低減しダメージを低減することができる。
ズマプロセス中にＭＯＳトランジスタがプラズマ中の電
荷により帯電し、その電荷がゲート絶縁膜に流れること
によってゲート絶縁膜が受ける損傷を低減するための保
護素子を設けた半導体装置を提供する。プラズマからゲ
ート電極に流れ込む電流の大部分を保護素子に逃すこと
により、ＭＯＳトランジスタのゲート絶縁膜に流れる電
流量を低減しダメージを低減することができる。
【００１５】配線のプラズマエッチングを例に説明す
る。図１はＭＯＳトランジスタ１２と保護素子１３を示
している。ＭＯＳトランジスタ１２は、ゲート電極６、
Ｎ型拡散層５Ａ、５Ｂ、第１の配線１０などからなる。
保護素子１３は拡散層をまたいで設けられたゲート電極
７を有する。ＭＯＳトランジスタのゲート電極６と保護
素子のゲート電極７は第１の配線１０Ｄを介して互いに
接続している。プラズマプロセス中に第１の配線１０Ａ
に帯電した電荷は、ゲート電極６とゲート電極７に分割
して流れるため、ゲート電極６に流れ込む電荷量を低減
することができ、ＭＯＳトランジスタのダメージも低減
できる。
る。図１はＭＯＳトランジスタ１２と保護素子１３を示
している。ＭＯＳトランジスタ１２は、ゲート電極６、
Ｎ型拡散層５Ａ、５Ｂ、第１の配線１０などからなる。
保護素子１３は拡散層をまたいで設けられたゲート電極
７を有する。ＭＯＳトランジスタのゲート電極６と保護
素子のゲート電極７は第１の配線１０Ｄを介して互いに
接続している。プラズマプロセス中に第１の配線１０Ａ
に帯電した電荷は、ゲート電極６とゲート電極７に分割
して流れるため、ゲート電極６に流れ込む電荷量を低減
することができ、ＭＯＳトランジスタのダメージも低減
できる。
【００１６】保護素子のゲート絶縁膜に電荷を効果的に
流すために、保護素子のゲート電極は以下の（１）又は
（２）の特徴を有する。 （１）線幅の狭いラインからなる櫛型をなし、これに隣
接してＮ型拡散層を有する。 （２）矩形形状もしくは櫛型をなし、これに隣接してＮ
型拡散層を有し、かつＮ型拡散層はＰ型拡散層と電気的
に接続する。
流すために、保護素子のゲート電極は以下の（１）又は
（２）の特徴を有する。 （１）線幅の狭いラインからなる櫛型をなし、これに隣
接してＮ型拡散層を有する。 （２）矩形形状もしくは櫛型をなし、これに隣接してＮ
型拡散層を有し、かつＮ型拡散層はＰ型拡散層と電気的
に接続する。
【００１７】ここで、ゲート電極に隣接したＮ型拡散層
は、ゲート絶縁膜にトンネル電流を効果的に流すための
キャリア（電子）の供給源として機能する。
は、ゲート絶縁膜にトンネル電流を効果的に流すための
キャリア（電子）の供給源として機能する。
【００１８】
【実施例】以下に、本発明に係わる半導体装置の具体例
を図面を参照しながら詳細に説明する。なお、従来例と
同一部分には、同一符号を用いてその説明を省略する。 （第１の具体例） 図１（ａ），（ｂ）は、本発明に係わる半導体装置の第
１の具体例の構造を示す図であって、これらの図には、
ＭＯＳトランジスタ１２が帯電し、その電荷がゲート絶
縁膜４に流れることで、前記ゲート絶縁膜４が損傷する
のを低減せしめる保護素子１３を設けた半導体装置にお
いて、前記保護素子１３をＰ型基板１上に絶縁膜４Ａを
介して設けられたゲート電極７と、このゲート電極７に
隣接して設けられたＮ型拡散層５Ｃとで構成すると共
に、前記保護素子１３のゲート電極７を前記ＭＯＳトラ
ンジスタ１２のゲート電極６に接続した半導体装置が示
されている。
を図面を参照しながら詳細に説明する。なお、従来例と
同一部分には、同一符号を用いてその説明を省略する。 （第１の具体例） 図１（ａ），（ｂ）は、本発明に係わる半導体装置の第
１の具体例の構造を示す図であって、これらの図には、
ＭＯＳトランジスタ１２が帯電し、その電荷がゲート絶
縁膜４に流れることで、前記ゲート絶縁膜４が損傷する
のを低減せしめる保護素子１３を設けた半導体装置にお
いて、前記保護素子１３をＰ型基板１上に絶縁膜４Ａを
介して設けられたゲート電極７と、このゲート電極７に
隣接して設けられたＮ型拡散層５Ｃとで構成すると共
に、前記保護素子１３のゲート電極７を前記ＭＯＳトラ
ンジスタ１２のゲート電極６に接続した半導体装置が示
されている。
【００１９】又、前記保護素子１３のゲート電極７の形
状は、櫛形形状をなしている半導体装置が示され、更
に、前記Ｎ型拡散層５Ｃは、前記保護素子１３のゲート
電極７を挟むように設けられた半導体装置が示されてい
る。以下に、この具体例を更に詳細に説明する。
状は、櫛形形状をなしている半導体装置が示され、更
に、前記Ｎ型拡散層５Ｃは、前記保護素子１３のゲート
電極７を挟むように設けられた半導体装置が示されてい
る。以下に、この具体例を更に詳細に説明する。
【００２０】図１（ａ）は第１の具体例を説明するため
の保護素子を有するＭＯＳトランジスタの平面図、図１
（ｂ）は図１の破線Ｘ−Ｙにおける断面図である。ＭＯ
Ｓトランジスタ１２の部分は図６の従来例と同様の構造
である。ゲート電極用のパッドである第１の配線１０Ａ
が第１の配線１０Ｄを介して保護素子１３に接続してい
る。そして、保護素子の構成は以下の通りである。
の保護素子を有するＭＯＳトランジスタの平面図、図１
（ｂ）は図１の破線Ｘ−Ｙにおける断面図である。ＭＯ
Ｓトランジスタ１２の部分は図６の従来例と同様の構造
である。ゲート電極用のパッドである第１の配線１０Ａ
が第１の配線１０Ｄを介して保護素子１３に接続してい
る。そして、保護素子の構成は以下の通りである。
【００２１】Ｐ型基板１上のフィールド絶縁膜２で囲ま
れた領域に拡散層３が設けられる。拡散層３をまたいで
ゲート電極７が設けられる。ゲート電極７は、約１ミク
ロン以下の幅の櫛型形状のものを一定の間隔で複数本並
べたものからなる。ゲート電極７に隣接する拡散層３は
Ｎ型拡散層５Ｃである。このように構成した半導体装置
において、プラズマは発光するため、プラズマプロセス
中はこの光が拡散層に照射すると、拡散層と基板の境界
の空乏層内でキャリアである電子と正孔を生成する。プ
ラズマプロセス中の帯電が正の場合は、Ｎ型拡散層５Ｃ
の空乏層内で光により生成した電子が、ゲート絶縁膜を
流れるキャリアの供給源となる。保護素子がゲート絶縁
膜のダメージを低減するためには、この様なキャリアの
供給源が必要である。本具体例では、保護素子はその面
積に応じたダメージ低減効果を発揮することができる。
れた領域に拡散層３が設けられる。拡散層３をまたいで
ゲート電極７が設けられる。ゲート電極７は、約１ミク
ロン以下の幅の櫛型形状のものを一定の間隔で複数本並
べたものからなる。ゲート電極７に隣接する拡散層３は
Ｎ型拡散層５Ｃである。このように構成した半導体装置
において、プラズマは発光するため、プラズマプロセス
中はこの光が拡散層に照射すると、拡散層と基板の境界
の空乏層内でキャリアである電子と正孔を生成する。プ
ラズマプロセス中の帯電が正の場合は、Ｎ型拡散層５Ｃ
の空乏層内で光により生成した電子が、ゲート絶縁膜を
流れるキャリアの供給源となる。保護素子がゲート絶縁
膜のダメージを低減するためには、この様なキャリアの
供給源が必要である。本具体例では、保護素子はその面
積に応じたダメージ低減効果を発揮することができる。
【００２２】即ち、図１におけるアンテナ比は、Ａｍ／
（Ａｇ＋Ａｃ）となる。ここで、第１の配線の周囲長を
Ａｍ、ゲート電極６のゲート絶縁膜４の面積をＡｇ、ゲ
ート電極７のゲート絶縁膜４Ａの面積をＡｃとした。Ａ
ｃを大きくすればアンテナ比は小さくできるのでダメー
ジも大幅に低減できる。但し、光により生成するキャリ
アの量は拡散層の面積及び周囲長で決まるので、本具体
例では、ゲート電極７を櫛型形状にすることで拡散層３
に接する周囲長を長くしキャリアの総量を増やしてい
る。
（Ａｇ＋Ａｃ）となる。ここで、第１の配線の周囲長を
Ａｍ、ゲート電極６のゲート絶縁膜４の面積をＡｇ、ゲ
ート電極７のゲート絶縁膜４Ａの面積をＡｃとした。Ａ
ｃを大きくすればアンテナ比は小さくできるのでダメー
ジも大幅に低減できる。但し、光により生成するキャリ
アの量は拡散層の面積及び周囲長で決まるので、本具体
例では、ゲート電極７を櫛型形状にすることで拡散層３
に接する周囲長を長くしキャリアの総量を増やしてい
る。
【００２３】すなわち、ＭＯＳトランジスタ１２のゲー
ト電極６に帯電した電荷の大部分を、ＭＯＳキャパシタ
からなる保護素子１３のゲート電極７に分担させること
で、帯電量を低減させ、ゲート絶縁膜４のダメージを低
減するのである。なお、拡散層５Ｃは、図１（ｂ）に示
したようにゲート電極７を挟むように設けても良いし、
又、図１の符号３の全体をゲート電極７が覆う構成にし
ても良い。 （第２の具体例） 図２、図３は、本発明に係わる半導体装置の第２の具体
例の構造を示す図であって、これらの図には、ＭＯＳト
ランジスタ１２が帯電し、その電荷がゲート絶縁膜４に
流れることで、前記ゲート絶縁膜４が損傷するのを低減
せしめる保護素子１３を設けた半導体装置において、前
記保護素子１３をＰ型基板１上に絶縁膜４Ａを介して設
けられたゲート電極７と、このゲート電極７に隣接して
設けられたＮ型拡散層５Ｃと、このＮ型拡散層５Ｃに隣
接して又は近傍に設けられたＰ型拡散層１１Ａと、前記
Ｎ型拡散層５ＣとＰ型拡散層１１Ａとを電気的に接続す
る接続線１０Ｅとで構成すると共に、前記保護素子１３
のゲート電極７を前記ＭＯＳトランジスタ１２のゲート
電極６に接続した半導体装置が示されている。
ト電極６に帯電した電荷の大部分を、ＭＯＳキャパシタ
からなる保護素子１３のゲート電極７に分担させること
で、帯電量を低減させ、ゲート絶縁膜４のダメージを低
減するのである。なお、拡散層５Ｃは、図１（ｂ）に示
したようにゲート電極７を挟むように設けても良いし、
又、図１の符号３の全体をゲート電極７が覆う構成にし
ても良い。 （第２の具体例） 図２、図３は、本発明に係わる半導体装置の第２の具体
例の構造を示す図であって、これらの図には、ＭＯＳト
ランジスタ１２が帯電し、その電荷がゲート絶縁膜４に
流れることで、前記ゲート絶縁膜４が損傷するのを低減
せしめる保護素子１３を設けた半導体装置において、前
記保護素子１３をＰ型基板１上に絶縁膜４Ａを介して設
けられたゲート電極７と、このゲート電極７に隣接して
設けられたＮ型拡散層５Ｃと、このＮ型拡散層５Ｃに隣
接して又は近傍に設けられたＰ型拡散層１１Ａと、前記
Ｎ型拡散層５ＣとＰ型拡散層１１Ａとを電気的に接続す
る接続線１０Ｅとで構成すると共に、前記保護素子１３
のゲート電極７を前記ＭＯＳトランジスタ１２のゲート
電極６に接続した半導体装置が示されている。
【００２４】更に、前記保護素子１３のゲート電極７の
形状は、矩形形状をなしていることが示されている。次
に、この具体例について、更に詳細に説明する。図２は
この具体例を説明するための保護素子を有するＭＯＳト
ランジスタの平面図である。図３は図２の破線Ｘ−Ｙに
おける断面図である。
形状は、矩形形状をなしていることが示されている。次
に、この具体例について、更に詳細に説明する。図２は
この具体例を説明するための保護素子を有するＭＯＳト
ランジスタの平面図である。図３は図２の破線Ｘ−Ｙに
おける断面図である。
【００２５】第１の具体例との違いは、保護素子１３の
ゲート電極７が１つの矩形からなること、及び、ゲート
電極７に隣接してＮ型拡散層５Ｃとこれに隣接してＰ型
拡散層１１Ａが設けられていることである。保護素子１
３のゲート絶縁膜４Ａに電流が流れるためには、基板表
面にキャリアが存在する必要がある。本具体例では、こ
のキャリアはＰ型基板１からＰ型拡散層１１Ａを通じて
Ｎ型拡散層５Ｃに流れ込む。Ｐ型拡散層１１ＡとＮ型拡
散層５Ｃは、コンタクト９と第１の配線１０Ｅで短絡し
ている。但し、Ｐ型拡散層１１ＡとＮ型拡散層５Ｃの不
純物濃度がどちらも約５×１０19ｃｍ-3以上であれば、
この間にはトンネリング現象により一定量の電流が流れ
得るので、Ｐ型拡散層１１ＡとＮ型拡散層５Ｃは配線１
０Ｅで短絡しなくてもよい。また、Ｐ型拡散層１１Ａと
Ｎ型拡散層５Ｃとを第１の配線１０Ｅで短絡していれ
ば、Ｎ型拡散層５ＣをＰ型拡散層１１Ａから離間して設
けてもよい。いずれの場合でも、ゲート電極７下の領域
にはＮ型拡散層５Ｃを介してＰ型基板１からキャリアが
供給されるため、ゲート電極７の形状は櫛形に限定され
ず矩形であってもよい。
ゲート電極７が１つの矩形からなること、及び、ゲート
電極７に隣接してＮ型拡散層５Ｃとこれに隣接してＰ型
拡散層１１Ａが設けられていることである。保護素子１
３のゲート絶縁膜４Ａに電流が流れるためには、基板表
面にキャリアが存在する必要がある。本具体例では、こ
のキャリアはＰ型基板１からＰ型拡散層１１Ａを通じて
Ｎ型拡散層５Ｃに流れ込む。Ｐ型拡散層１１ＡとＮ型拡
散層５Ｃは、コンタクト９と第１の配線１０Ｅで短絡し
ている。但し、Ｐ型拡散層１１ＡとＮ型拡散層５Ｃの不
純物濃度がどちらも約５×１０19ｃｍ-3以上であれば、
この間にはトンネリング現象により一定量の電流が流れ
得るので、Ｐ型拡散層１１ＡとＮ型拡散層５Ｃは配線１
０Ｅで短絡しなくてもよい。また、Ｐ型拡散層１１Ａと
Ｎ型拡散層５Ｃとを第１の配線１０Ｅで短絡していれ
ば、Ｎ型拡散層５ＣをＰ型拡散層１１Ａから離間して設
けてもよい。いずれの場合でも、ゲート電極７下の領域
にはＮ型拡散層５Ｃを介してＰ型基板１からキャリアが
供給されるため、ゲート電極７の形状は櫛形に限定され
ず矩形であってもよい。
【００２６】なお、第１の配線１０Ｅを用いてＰ型拡散
層１１ＡとＮ型拡散層５Ｃを短絡する場合は、Ｐ型拡散
層１１ＡとＮ型拡散層５Ｃは接していなくても良く、互
いに離れて設けられていてもよい。 （第３の具体例） 図４は、本発明に係わる半導体装置の第３の具体例の構
造を示す図であって、図４には、ＭＯＳトランジスタ１
２が帯電し、その電荷がゲート絶縁膜４に流れること
で、前記ゲート絶縁膜４が損傷するのを低減せしめる保
護素子１３を設けた半導体装置において、前記保護素子
１３をＰ型基板１上に絶縁膜４Ａを介して設けられたゲ
ート電極７と、このゲート電極７に隣接して設けられた
Ｎ型拡散層５Ｃと、前記ゲート電極７に隣接して設けら
れたＰ型拡散層１１Ｂとで構成すると共に、前記保護素
子１３のゲート電極７を前記ＭＯＳトランジスタ１２の
ゲート電極６に接続した半導体装置が示され、また、前
記Ｐ型拡散層１１Ｂは、前記保護素子１３のゲート電極
７を挟むように設けられた半導体装置が示されている。
層１１ＡとＮ型拡散層５Ｃを短絡する場合は、Ｐ型拡散
層１１ＡとＮ型拡散層５Ｃは接していなくても良く、互
いに離れて設けられていてもよい。 （第３の具体例） 図４は、本発明に係わる半導体装置の第３の具体例の構
造を示す図であって、図４には、ＭＯＳトランジスタ１
２が帯電し、その電荷がゲート絶縁膜４に流れること
で、前記ゲート絶縁膜４が損傷するのを低減せしめる保
護素子１３を設けた半導体装置において、前記保護素子
１３をＰ型基板１上に絶縁膜４Ａを介して設けられたゲ
ート電極７と、このゲート電極７に隣接して設けられた
Ｎ型拡散層５Ｃと、前記ゲート電極７に隣接して設けら
れたＰ型拡散層１１Ｂとで構成すると共に、前記保護素
子１３のゲート電極７を前記ＭＯＳトランジスタ１２の
ゲート電極６に接続した半導体装置が示され、また、前
記Ｐ型拡散層１１Ｂは、前記保護素子１３のゲート電極
７を挟むように設けられた半導体装置が示されている。
【００２７】この具体例では、保護素子１３が櫛形をし
ている点では第１の具体例と同様であるが、ゲート電極
７に隣接してＰ型拡散層１１ＢとＮ型拡散層５Ｃとが設
けられている点に特徴がある。図４ではＰ型拡散層１１
ＢとＮ型拡散層５Ｃが隣接している場合を示したが、互
いに離れていて、配線で短絡している構成でもよい。
ている点では第１の具体例と同様であるが、ゲート電極
７に隣接してＰ型拡散層１１ＢとＮ型拡散層５Ｃとが設
けられている点に特徴がある。図４ではＰ型拡散層１１
ＢとＮ型拡散層５Ｃが隣接している場合を示したが、互
いに離れていて、配線で短絡している構成でもよい。
【００２８】又、拡散層５Ｃ、１１Ｂは、図１（ｂ）に
示したように電極７を挟むように設けても良いし、又、
図５の符号３の領域を全て拡散層として、電極７の直下
にも拡散層５Ｃ、１１Ｂを設ける構成にしても良い。な
お、上記した説明ではＭＯＳトランジスタがゲート電極
パッドを有する検査トランジスタであるとして説明した
が、これに限定しない。
示したように電極７を挟むように設けても良いし、又、
図５の符号３の領域を全て拡散層として、電極７の直下
にも拡散層５Ｃ、１１Ｂを設ける構成にしても良い。な
お、上記した説明ではＭＯＳトランジスタがゲート電極
パッドを有する検査トランジスタであるとして説明した
が、これに限定しない。
【００２９】即ち、集積回路内で用いられる一般のＭＯ
Ｓトランジスタであっても、ゲート電極に長い配線が接
続する場合には同様に帯電の問題が生ずるため、本発明
を適用することでゲート電極の帯電を防止することが可
能である。また、上記した説明では半導体基板がＰ型で
ある場合のみを説明したが、Ｎ型半導体基板である場合
でもよい。但し、この場合は、上記のＮ型拡散層、Ｐ型
拡散層はそれぞれＰ型拡散層、Ｎ型拡散層と置き換える
こととする。
Ｓトランジスタであっても、ゲート電極に長い配線が接
続する場合には同様に帯電の問題が生ずるため、本発明
を適用することでゲート電極の帯電を防止することが可
能である。また、上記した説明では半導体基板がＰ型で
ある場合のみを説明したが、Ｎ型半導体基板である場合
でもよい。但し、この場合は、上記のＮ型拡散層、Ｐ型
拡散層はそれぞれＰ型拡散層、Ｎ型拡散層と置き換える
こととする。
【００３０】
【発明の効果】本発明に係わる半導体装置は、プラズマ
から流れ込む電荷を基板に効果的に逃がすことのできる
保護素子を設けることで、ゲート絶縁膜に流れる電流量
を低減し、ゲート絶縁膜の劣化、ダメージを低減するこ
とができる。しかも、プラズマによる帯電の極性が正負
いずれの場合でも有効である等優れた効果を有する。
から流れ込む電荷を基板に効果的に逃がすことのできる
保護素子を設けることで、ゲート絶縁膜に流れる電流量
を低減し、ゲート絶縁膜の劣化、ダメージを低減するこ
とができる。しかも、プラズマによる帯電の極性が正負
いずれの場合でも有効である等優れた効果を有する。
【図１】本発明に係る半導体装置の第１の具体例を示し
（ａ）は平面図、（ｂ）は断面図である。
（ａ）は平面図、（ｂ）は断面図である。
【図２】本発明に係わる半導体装置の第２の具体例の平
面図である。
面図である。
【図３】図２の断面図である。
【図４】本発明に係わる半導体装置の第３の具体例の平
面図である。
面図である。
【図５】従来技術を説明する平面図である。
【図６】従来技術を示す平面図である。
【図７】図６の断面図である。
１ Ｐ型基板 ２ フィールド絶縁膜 ３ 拡散層 ４ ゲート絶縁膜 ５ Ｎ型拡散層 ６ ゲート電極 ７ ゲート電極 ８ 層間絶縁膜 ９ コンタクト １０ 第１の配線 １１ Ｐ型拡散層 １２ ＭＯＳトランジスタ １３ 保護素子
Claims (8)
- 【請求項１】 ＭＯＳトランジスタが帯電し、その電荷
がゲート絶縁膜に流れることで、前記ゲート絶縁膜が損
傷するのを低減せしめる保護素子を設けた半導体装置に
おいて、第１導電型の基板上に絶縁膜を介して設けられた電極に
隣接して第２導電型の拡散層を設けると共に、この電極
を前記ＭＯＳトランジスタのゲート電極に接続し、この
第２導電型の拡散層を介してキャリアを供給すること
で、前記ＭＯＳトランジスタの帯電によるゲート絶縁膜
の劣化を防止するように構成 したことを特徴とする半導
体装置。 - 【請求項２】 ＭＯＳトランジスタが帯電し、その電荷
がゲート絶縁膜に流れることで、前記ゲート絶縁膜が損
傷するのを低減せしめる保護素子を設けた半導体装置に
おいて、 前記保護素子を第１導電型の基板上に絶縁膜を介して設
けられた電極と、この電極に隣接して設けられた第２導
電型の拡散層と、この第２導電型の拡散層に隣接して設
けられた第１導電型の拡散層とで構成すると共に、前記
保護素子の電極を前記ＭＯＳトランジスタのゲート電極
に接続したことを特徴とする半導体装置。 - 【請求項３】 ＭＯＳトランジスタが帯電し、その電荷
がゲート絶縁膜に流れることで、前記ゲート絶縁膜が損
傷するのを低減せしめる保護素子を設けた半導体装置に
おいて、 前記保護素子を第１導電型の基板上に絶縁膜を介して設
けられた電極と、この電極に隣接して設けられた第２導
電型の拡散層と、この第２導電型の拡散層近傍に設けら
れた第１導電型の拡散層と、前記第２導電型の拡散層と
第１導電型の拡散層とを電気的に接続する接続線とで構
成すると共に、前記保護素子の電極を前記ＭＯＳトラン
ジスタのゲート電極に接続したことを特徴とする半導体
装置。 - 【請求項４】 ＭＯＳトランジスタが帯電し、その電荷
がゲート絶縁膜に流れることで、前記ゲート絶縁膜が損
傷するのを低減せしめる保護素子を設けた半導体装置に
おいて、 前記保護素子を第１導電型の基板上に絶縁膜を介して設
けられた電極と、この電極に隣接して設けられた第２導
電型の拡散層と、前記電極に隣接して設けられた第１導
電型の拡散層とで構成すると共に、前記保護素子の電極
を前記ＭＯＳトランジスタのゲート電極に接続したこと
を特徴とする半導体装置。 - 【請求項５】 前記保護素子の電極の形状は、矩形形状
をなしていることを特徴とする請求項１乃至４の何れか
に記載の半導体装置。 - 【請求項６】 前記保護素子の電極の形状は、櫛型形状
をなしていることを特徴とする請求項１乃至４の何れか
に記載の半導体装置。 - 【請求項７】 前記第２導電型の拡散層は、前記保護素
子の電極を挟むように設けられたことを特徴とする請求
項１乃至６の何れかに記載の半導体装置。 - 【請求項８】 前記第１導電型の拡散層は、前記保護素
子の電極を挟むように設けられたことを特徴とする請求
項２乃至７の何れかに記載の半導体装置。
Priority Applications (3)
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|---|---|---|---|
| JP19708798A JP3186701B2 (ja) | 1998-07-13 | 1998-07-13 | 半導体装置 |
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| KR1019990028042A KR100333107B1 (ko) | 1998-07-13 | 1999-07-12 | 반도체장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19708798A JP3186701B2 (ja) | 1998-07-13 | 1998-07-13 | 半導体装置 |
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|---|---|
| JP2000031477A JP2000031477A (ja) | 2000-01-28 |
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Family
ID=16368516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19708798A Expired - Fee Related JP3186701B2 (ja) | 1998-07-13 | 1998-07-13 | 半導体装置 |
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| JP2003100899A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| TWI269438B (en) * | 2005-09-16 | 2006-12-21 | Powerchip Semiconductor Corp | Semiconductor device and electrostatic discharge protect device |
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| JP2007194424A (ja) | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 保護素子およびその製造方法 |
| JP6355460B2 (ja) * | 2014-07-08 | 2018-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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| US4829350A (en) * | 1988-05-05 | 1989-05-09 | National Semiconductor Corporation | Electrostatic discharge integrated circuit protection |
| US5369041A (en) * | 1993-07-14 | 1994-11-29 | Texas Instruments Incorporated | Method for forming a silicon controlled rectifier |
| KR0149226B1 (ko) * | 1994-03-02 | 1998-10-01 | 김광호 | 반도체 회로를 위한 정전기 보호장치 |
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| JP3486543B2 (ja) * | 1997-11-12 | 2004-01-13 | キヤノン株式会社 | 酸化第１銅膜の堆積法及び該酸化第１銅膜堆積法を用いた半導体デバイスの製造方法 |
| US6091114A (en) * | 1998-03-31 | 2000-07-18 | Texas Instruments Incorporated | Method and apparatus for protecting gate oxide from process-induced charging effects |
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- 1998-07-13 JP JP19708798A patent/JP3186701B2/ja not_active Expired - Fee Related
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1999
- 1999-07-12 US US09/351,134 patent/US6600176B2/en not_active Expired - Fee Related
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