JP4947964B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置に関し、特に、ＳＯＩ(Silicon On Insulator) 構造を有する半導体装置に適用して有効な技術に関するものである。更に詳しくは、プロセス中のチャージ注入によって生じるトランジスタのゲート酸化膜へのダメージを低減するための構造及び製造方法に関する。

近年、半導体装置においては、低消費電力と高速動作性を実現するために、ＳＯＩと呼ばれる技術が用いられている。ＳＯＩ技術を用いたＩＣ（集積回路）は、ＳＯＩウエハから製造される。ＳＯＩウエハにおいては、素子形成領域となる半導体層と基板とが、第１の絶縁膜である厚いシリコン酸化膜（埋め込み酸化膜）で分離された構造となっている。ＳＯＩウエハの半導体層にトランジスタを形成した場合、チャネル領域や拡散領域となるシリコンは、シリコン酸化膜によって基板と完全に絶縁された状態となる。

近年のシリコン（Ｓｉ）プロセスでは、ウエハの大口径化により、均一なプラズマコンディションを得るためにプラズマパワーが増大する傾向にある。また、デバイス素子の微細化と高速化に伴って、ゲート酸化膜は薄膜化し、配線は長くなる傾向にある。エッチングやＣＶＤ装置のプラズマパワーの増大によって、プロセス中にウエハに注入されるチャージ量が更に増大する。これらのチャージが配線やゲートを介してトランジスタのゲート酸化膜に注入されると、ゲート酸化膜の劣化や特性の変動などの要因となる。プラズマプロセス中のチャージによるデバイスへの影響を、ＰＩＤ(Plasma Induced Damage)という。ゲート酸化膜が薄くなると、ＰＩＤによる電界が大きくなり、チャージがゲート酸化膜に注入されやすくなる。また、ゲートにつながる配線が長くなると、アンテナ効果によりチャージが集まってＰＩＤを加速することが知られている。

図１は、アンテナ効果の様子を示す。図１において、符号１０は基板、１２はゲート酸化膜、１４はゲート電極、１６はコンタクトホールに埋め込まれた導電材料、１８は配線、２０は層間絶縁膜を示す。アンテナ効果とは、図１に示すように、プロセス中にウエハに注入されるチャージが配線１８で集められることである。

近年の微細化が進んだデバイスでは、ＰＩＤ対策としてゲートにつながる配線の長さを制限（アンテナ基準の設定）したり、基準以上の配線長となる場合はＰＩＤ回避用の保護素子を接続する等して対応している。

特開２００３−３１６７７号公報に開示された発明では、バルクウェハを用いた半導体装置において、平坦化に用いられるダミーパターンを配線につなぐことにより、アンテナ効果による素子破壊を防止している。
特開２００３−３１６７７号公報

ＳＯＩ基板上に形成されたトランジスタは、埋め込み酸化膜によりＳｉ支持基板と完全に絶縁されている。このため、配線を介したチャージ注入に対して保護用の基板ダイオードを形成するには、埋め込み酸化膜の下にＰＮ接合を形成し、コンタクトで接続するなどの余分な工程が発生する。更に、バルクウェハでは考慮する必要のないソースやドレインからのチャージについても考慮する必要がある。ソースやドレインから注入されたチャージは拡散していく場所がないため、ボディ内に蓄積していく。ボディ内のチャージが増加すると電位が上がり、最も薄いゲート酸化膜に電界ストレスが加わり、ゲート酸化膜にダメージを与えてしまう。このように、ＳＯＩウエハ上にトランジスタを形成する場合には、ゲートだけでなく、ソース・ドレインから注入されるチャージによるダメージを考慮する必要がある。

特開２００３−１３３５５９号公報に開示された発明では、ＳＯＩ基板を用いた半導体装置において、配線と接続される不純物拡散層（ソース／ドレイン：“／”は「あるいは」の意味で使用するものとする）を設けることにより、アンテナ効果による素子破壊を防止している。
特開２００３−１３３５５９号公報

特開２００３−３１６７７号公報及び特開２００３−１３３５５９号公報に開示された発明においては、何れの場合も、アンテナ効果対策用の領域を確保する必要があり、レイアウト上の制約を受けるか、チップ自体が大型化してしまう。

本発明は、上記のような状況に鑑みて成されたものであり、ＳＯＩウエハ上にトランジスタを形成する際に、トランジスタのゲート酸化膜へのチャージダメージの影響を低減可能は半導体装置の構造及び製造方法を提供することを目的とする。

本発明の他の目的は、アンテナ効果対策用の領域を特別に確保する必要がなく、レイアウト上の制約が少ない半導体装置の構造及び製造方法を提供することにある。

上記目的を達成するために、本発明の第１の態様に係る半導体装置は、ＳＯＩ基板上に形成されたトランジスタと；前記トランジスタの電位固定される端子に接続された配線と；前記ＳＯＩ基板上に形成され、通常のトランジスタとして機能しないダミーゲートとを備える。そして、前記ダミーゲートはゲート酸化膜とゲート電極層とを有し、当該電極層が前記配線に接続された構造を採用する。

本発明の第２の態様に係る半導体装置の製造方法は、ＳＯＩ基板上に、ゲート酸化膜を複数箇所に形成する工程と；前記複数のゲート酸化膜の上にゲート電極を各々形成する工程と；前記ゲート酸化膜及びゲート電極が形成された領域のうち、トランジスタとして使用する領域にのみソース／ドレイン領域を形成することで、トランジスタ用ゲートとトランジスタとして機能しないダミーゲートとを区別する工程と；前記ダミーゲートのゲート電極に接続されたダミーゲート用コンタクト領域と、前記トランジスタの電位固定される端子に接続されるトランジスタ用コンタクト領域とを各々形成する工程と；前記ダミーゲート用コンタクト領域及びトランジスタ用コンタクト領域との上に配置され、当該ダミーゲート用コンタクト領域とトランジスタ用コンタクト領域とが共通して接続される配線層を形成する工程とを含んでいる。

本発明によれば、配線を介して電気的に連結されるゲート酸化膜の総面積を増やすことで、ＳＯＩトランジスタのゲート酸化膜へのチャージダメージの影響が低減される。

ダミーゲートは、ＳＯＩ基板上に形成されるトランジスタのゲートと共通のプロセスによって形成可能であるため、プロセスの複雑化や工程の増加を招くことがない。

ダミーゲートは、配線の直下に当該配線に沿って形成することができるため、チップレイアウトの制約を受けることが少ない。通常は、電源やグラウンド等の配線の下にはトランジスタを形成しないため、そのスペースを利用してダミーゲートを配置・形成することにより、チップサイズの大型化を避けることができる。

以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図２は、本発明の第１実施例に係る半導体装置のレイアウトを示す平面図である。図３は、第１実施例に係る半導体装置の構造を示す断面図である。図４は、第１実施例に係る半導体装置の構造を示す平面図である。本実施例に係る半導体装置（チップ）１００は、多数のトランジスタを備え、種々の機能を発揮する複数の回路ブロック１０２と；回路ブロック１０２を包囲するように配置された電源配線１０４及びグラウンド配線１０６とを備えている。なお、電源配線及びグラウンド配線は、必ずしもチップの外周付近であったり、回路ブロックを包囲するように配置する必要はない。

電源配線１０４及びグラウンド配線１０６は、各々、電源端子（Ｖｄｄ）１０８及びグラウンド端子（ＧＮＤ）１１０に接続されている。電源を供給する電源配線１０４及びグラウンド電位に固定するグラウンド配線１０６の下（下層）には、ゲート酸化膜を有するダミーゲート１１４，１１６が形成されている。ダミーゲート１１４，１１６は、各々、電源配線１０４及びグラウンド配線１０６に沿って配置される。なお、ダミーゲート１１４，１１６は、電源配線１０４及びグラウンド配線１０６の全域に渡って形成される場合の他、回路レイアウト等の兼ね合いで配線下に部分的に形成することも可能である。

ダミーゲート１１４，１１６の幅は、電源配線１０４及びグラウンド配線１０６の幅や、トランジスタＴｒ１，Ｔｒ２のゲート幅よりも広くすることが好ましい。ゲート酸化膜の総面積を増大させるためである。

図３に示すように、ダミーゲート１１４と電源配線１０４とは、コンタクト１３４ａを介して接続される。同様に、ダミーゲート１１６とグラウンド配線１０６とはコンタクト１３４ｄを介して接続される。回路中で使用されるトランジスタＴｒ１は、ソースまたはドレインがコンタクト１３４ｂを介して電源配線１０４に接続される。同様に、トランジスタＴｒ２は、ソースまたはドレインがコンタクト１３４ｃを介してグラウンド配線１０６に接続される。グラウンド配線１０６と電源配線１０４は、回路動作中の電位が変わらないため、回路動作によりダミーゲート１１４，１１６の電位も変化しない。

一般に、グラウンド配線１０６や電源配線１０４の下にはトランジスタを配置しないため、ダミーゲート（１１４，１１６）の追加によるチップ面積の増加は生じない。すなわち、本実施例においては、ダミーゲートを追加することによる回路動作への影響や、面積ペナルティの発生がない。グラウンド配線１０６や電源配線１０４の下にダミーゲート１１４，１１６を形成し、コンタクト１３４ａ，１３４ｄを介してこれらを接続しているため、グラウンド配線１０６につながるトランジスタＴｒ２や電源配線１０４につながるトランジスタＴｒ１へのチャージダメージを低減することができる。すなわち、本実施例では、グラウンド配線１０６や電源配線１０４の下にゲート酸化膜１１４ａ，１１６ａを有するダミーゲート１１４，１１６を形成して接続することで、グラウンド配線１０６や電源配線１０４から注入されるチャージによってダメージを受けるゲート酸化膜の総面積を増やし、トランジスタＴｒ１，Ｔｒ２へのチャージダメージを低減可能となっている。

図３に示す半導体装置を製造する際には、先ず、Ｓｉ支持基板１２４，酸化膜埋め込み層（ＳｉＯ_２層）１２６，Ｓｉ層１２８からなるＳＯＩ（Silicon on Insulator）基板を用意する。次に、公知の素子分離法（ＳＴＩ法、ＬＯＣＯＳ法等）を用いて活性領域と絶縁領域に分離する。次に、例えば熱酸化処理等によってＳｉ層１２８上にゲート絶縁膜（１１４ａ，１１６ａ，Ｔｒ１ａ，Ｔｒ２ａ）を成膜する。次に、ゲート絶縁膜（１１４ａ，１１６ａ，Ｔｒ１ａ，Ｔｒ２ａ）上にゲート電極用Poly-Si膜（図示せず）を成膜し、リソグラフィによりゲートパターン（レジストパターン）を形成する。その後、ゲートパターンをマスクとして、Poly-Si層をエッチングにより除去し、ゲート電極（１１４ｂ，１１６ｂ，Ｔｒ１ｂ，Ｔｒ２ｂ）を成形する。次に、トランジスタＴｒ１，Ｔｒ２の形成領域のＳｉ層１２８の拡散領域に不純物のインプラと熱拡散を行うことでソースやドレイン（図示せず）を形成し、ＳＯＩトランジスタＴｒ１，Ｔｒ２を完成させる。ここで、ダミーゲート１１４，１１６はトランジスタとして機能しないため、不純物拡散領域を形成する必要はない。

その後、例えばＣＶＤ法によって層間絶縁膜１２０を素子分離層（図示せず）、Ｓｉ層１２８、及びゲート電極（１１４ｂ，１１６ｂ，Ｔｒ１ｂ，Ｔｒ２ｂ）上に堆積させる。層間絶縁膜１２０を堆積させた後、層間絶縁膜１２０上にレジスト（図示せず）を塗布し、例えば公知のドライエッチング法等により、コンタクトホールを形成する。コンタクトホールは、配線１０４とダミーゲート１１４及びトランジスタＴｒ１とを接続するとともに、配線１０６とダミーゲート１１６及びトランジスタＴｒ２とを接続する位置に成形される。

続いて、コンタクトホール内に、タングステン（Ｗ）等の導電性材料を成長させ、コンタクト（コンタクト領域）１３４ａ，１３４ｂ，１３４ｃ，１３４ｄを形成する。余分なタングステン（Ｗ）等の導電材料は、エッチバックなどで除去する。次に、層間絶縁膜１２０及びコンタクト１３４ａ，１３４ｂ，１３４ｃ，１３４ｄ上に、例えばスパッタリング法によってＡｌ又はＡｌ合金からなる金属膜を堆積し、当該金属膜をフオトリソグラフィー技術によってパターニングを行うことで、第１配線層として電源配線１０４及びグラウンド配線１０６を形成する。なお、電源配線１０４及びグラウンド配線１０６の上に、更に層間絶縁膜を介して第２、第３・・・の配線層を形成することもできる。

配線を介して注入されるチャージ量は、アンテナ効果により配線が長いほど多くなる。一方で、ゲート酸化膜の面積が大きいほど、電荷が分散されてチャージダメージは小さくなる。このため、本実施例のように、ダミーゲート１１４，１１６を接続して配線１０４，１０６につながる総ゲート酸化膜面積を増やすことで、回路で使用するトランジスタＴｒ１，Ｔｒ２へのチャージダメージを低減することができる。回路動作上、ゲート酸化膜面積の増加は寄生容量の増加になるが、電位が固定されていれば回路の動作には影響がない。本実施例のように、回路動作で電位が固定される端子につながる配線を介して、ダミーゲート１１４，１１６を接続することで、ＳＯＩ基板上に形成されたトランジスタＴｒ１，Ｔｒ２への回路動作の影響を回避できる。

図５は、本発明の第２実施例に係る半導体装置の構造を示す断面図である。図６は、第２実施例に係る半導体装置の構造を示す平面図である。本実施例においては、回路として使用するトランジスタＴｒ１，Ｔｒ２の端子のうち、電位を固定する端子につながる配線２０４，２０６に、ゲート酸化膜を有するダミーゲート２１４，２１６を接続する。回路動作上、ゲート電位が固定されているトランジスタＴｒ１は、配線２０４を介してダミーゲート２１４に接続される。また、ソースやドレインの電位が固定されているトランジスタＴｒ２は、配線２０６を介してダミーゲート２１６に接続される。なお、上述した第１実施例と同様に、ダミーゲート２１４，２１６はゲート酸化膜が形成されていればよく、ソースやドレインなどのトランジスタとしての構造は必要ない。また、ダミーゲートのゲート面積についても、できるだけ大きくすることが好ましい。

図５に示すように、ダミーゲート２１４と配線２０４とは、コンタクト２３４ａを介して接続される。同様に、ダミーゲート２１６と配線２０６とはコンタクト２３４ｄを介して接続される。回路中で使用されるトランジスタＴｒ１は、ゲート電極Ｔｒ１ｂがコンタクト２３４ｂを介して配線２０４に接続される。一方、トランジスタＴｒ２は、ソースまたはドレインがコンタクト２３４ｃを介して配線２０６に接続される。ダミーゲート２１４，２１６は配線２０４，２０６を介して、トランジスタＴｒ１，Ｔｒ２の電位固定された端子に接続されるため、回路動作によってダミーゲート２１４，２１６の電位が変化することはない。

図５に示す半導体装置を製造する際には、先ず、Ｓｉ支持基板２２４，酸化膜埋め込み層（ＳｉＯ_２層）２２６，Ｓｉ層２２８からなるＳＯＩ（Silicon on Insulator）基板を用意する。次に、公知の素子分離法（ＳＴＩ法、ＬＯＣＯＳ法等）を用いて活性領域と絶縁領域に分離する。次に、例えば熱酸化処理等によってＳｉ層２２８上にゲート絶縁膜（２１４ａ，２１６ａ，Ｔｒ１ａ，Ｔｒ２ａ）を成膜する。次に、ゲート絶縁膜（２１４ａ，２１６ａ，Ｔｒ１ａ，Ｔｒ２ａ）上にゲート電極用Poly-Si膜（図示せず）を成膜し、リソグラフィによりゲートパターン（レジストパターン）を形成する。その後、ゲートパターンをマスクとして、Poly-Si層をエッチングにより除去し、ゲート電極（２１４ｂ，２１６ｂ，Ｔｒ１ｂ，Ｔｒ２ｂ）を成形する。次に、トランジスタＴｒ１，Ｔｒ２の形成領域のＳｉ層２２８の拡散領域に不純物のインプラと熱拡散を行うことでソースやドレイン（図示せず）を形成し、ＳＯＩトランジスタＴｒ１，Ｔｒ２を完成させる。ダミーゲート２１４，２１６はトランジスタとして機能しないため、不純物拡散領域を形成する必要はない。

その後、例えばＣＶＤ法によって層間絶縁膜２２０を素子分離層（図示せず）、Ｓｉ層２２８、及びゲート電極（２１４ｂ，２１６ｂ，Ｔｒ１ｂ，Ｔｒ２ｂ）上に堆積させる。層間絶縁膜２２０を堆積させた後、層間絶縁膜２２０上にレジスト（図示せず）を塗布し、例えば公知のドライエッチング法等により、コンタクトホール（図示せず）を形成する。コンタクトホールは、配線２０４とダミーゲート２１４及びトランジスタＴｒ１とを接続するとともに、配線２０６とダミーゲート２１６及びトランジスタＴｒ２とを接続する位置に成形される。

続いて、コンタクトホール内に、タングステン（Ｗ）等の導電性材料を成長させ、コンタクト（コンタクト領域）２３４ａ，２３４ｂ，２３４ｃ，２３４ｄを形成する。余分なタングステン（Ｗ）等の導電材料は、エッチバックなどで除去する。層間絶縁膜２２０及びコンタクト２３４ａ，２３４ｂ，２３４ｃ，２３４ｄ上に、例えばスパッタリング法によってＡｌ又はＡｌ合金からなる金属膜を堆積し、当該金属膜をフオトリソグラフィー技術によってパターニングを行うことで、第１配線層として配線２０４，２０６を形成する。なお、配線２０４，２０６の上に、更に層間絶縁膜を介して第２、第３・・・の配線層を形成することもできる。

配線を介して注入されるチャージ量は、アンテナ効果により配線が長いほど多くなる。一方で、ゲート酸化膜の面積が大きいほど、電荷が分散されてチャージダメージは小さくなる。第１実施例の場合と同様に、ダミーゲート２１４，２１６を接続して配線２０４，２０６につながる総ゲート酸化膜面積を増やすことで、回路で使用するトランジスタＴｒ１，Ｔｒ２へのチャージダメージを低減することができる。回路動作上、ゲート酸化膜面積の増加は寄生容量の増加になるが、電位が固定されていれば回路の動作には影響がない。本実施例のように、回路動作で電位が固定される端子につながる配線２０４，２０６を介して、ダミーゲート２１４，２１６を接続することで、ＳＯＩ基板上に形成されたトランジスタＴｒ１，Ｔｒ２への回路動作の影響を回避できる。

以上、本発明について第１及び第２の実施例を示して説明したが、本発明はこれらの実施例に限定されるものではなく、請求項に記載された技術的思想の範囲内において適宜設計変更可能なものである。ＳＯＩウエハ以外にも、薄い導電層が絶縁物に挟まれた構造であれば他の構造のウエハにも適用可能である。例えば、サファイア基盤上にＳｉ層が形成されたＳＯＳ（Silicon On Sapphire）ウエハでも同様又は類似の効果が期待できる。更には、ＳＯＩウエハの埋め込み酸化膜を除去した構造にも適用可能である。

図１は、ＳＯＩ基板上で生じるアンテナ効果を説明するための概略断面図である。 図２は、本発明の第１実施例に係る半導体装置のレイアウトを示す平面図である。 図３は、第１実施例に係る半導体装置の構造を示す断面図である。 図４は、第１実施例に係る半導体装置の構造を示す平面図である。 図５は、本発明の第２実施例に係る半導体装置の構造を示す断面図である。 図６は、第２実施例に係る半導体装置の構造を示す平面図である。

符号の説明

１００ 半導体チップ
１０２ 回路ブロック
１０４ 電源配線
１０６ グラウンド配線
１１４，１１６，２１４，２１６ ダミーゲート
１３４ａ，１３４ｂ，１３４ｃ，１３４ｄ コンタクト
２０４，２０６ 配線
Ｔｒ１，Ｔｒ２ トランジスタ

Claims (14)

1. ＳＯＩ基板上に形成されたトランジスタと；
   前記トランジスタの端子のうち電位が固定される端子に接続された配線と；
   前記ＳＯＩ基板上に形成され、トランジスタを構成しないダミーゲートとを備え、
   前記ダミーゲートはゲート酸化膜とゲート電極層とを有し、当該電極層が前記配線に接続され、
   前記ダミーゲートは、前記配線の下で当該配線に沿って配置される領域を含むことを特徴とする半導体装置。
2. 前記ダミーゲートは、前記ＳＯＩ基板上に形成されるトランジスタのゲートと共通のプロセスによって形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記電位が固定される端子は、前記トランジスタのゲート電極であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記電位が固定される端子は、ソース／ドレイン電極であることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記配線は、電源配線であることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
6. 前記配線は、グラウンド配線であることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
7. 前記ダミーゲートは複数形成されており、
   少なくとも１つの前記ダミーゲートのゲート電極層に接続された前記配線は、電源配線であり、
   他の１つの前記ダミーゲートのゲート電極層に接続された前記配線は、グラウンド配線であることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
8. ＳＯＩ基板上に形成される半導体装置の製造方法において、
   前記ＳＯＩ基板上に、ゲート酸化膜を複数箇所に形成する工程と；
   前記複数のゲート酸化膜の上にゲート電極を各々形成する工程と；
   前記ゲート酸化膜及びゲート電極が形成された領域のうち、トランジスタとして使用する領域にのみソース／ドレイン領域を形成することで、トランジスタ用ゲートとトランジスタとして機能しないダミーゲートとを区別する工程と；
   前記ダミーゲートのゲート電極に接続されたダミーゲート用コンタクト領域と、前記トランジスタの電位固定される端子に接続されるトランジスタ用コンタクト領域とを各々形成する工程と；
   前記ダミーゲート用コンタクト領域及びトランジスタ用コンタクト領域との上に配置され、当該ダミーゲート用コンタクト領域とトランジスタ用コンタクト領域とが共通して接続される配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
9. 前記トランジスタの電位固定された端子は、当該トランジスタのゲート電極であることを特徴とする請求項８に記載の製造方法。
10. 前記トランジスタの電位固定された端子は、当該トランジスタのソース／ドレイン電極であることを特徴とする請求項８に記載の製造方法。
11. 前記配線は、電源配線であることを特徴とする請求項８乃至１０の何れか１項に記載の製造方法。
12. 前記配線は、グラウンド配線であることを特徴とする請求項８乃至１０の何れか１項に記載の製造方法。
13. 前記ダミーゲートは複数形成されており、
    少なくとも１つの前記ダミーゲートのゲート電極層に接続された前記配線は、電源配線であり、
    他の１つの前記ダミーゲートのゲート電極層に接続された前記配線は、グラウンド配線であることを特徴とする請求項８乃至１０の何れか１項に記載の製造方法。
14. 前記ダミーゲートは、前記配線の下で当該配線に沿って配置される領域を含むことを特徴とする請求項８乃至１３の何れか１項に記載の製造方法。

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