JP2003037254A - エッチング阻止膜を有するｓｏｉ基板、その製造方法、その上に製作されたｓｏｉ集積回路及びそれを用いてｓｏｉ集積回路を製作する方法 - Google Patents

エッチング阻止膜を有するｓｏｉ基板、その製造方法、その上に製作されたｓｏｉ集積回路及びそれを用いてｓｏｉ集積回路を製作する方法

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Nae-In Lee
来 寅 李
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Soshu Kin
相 秀 金
Hwa-Sung Rhee
化 成 李
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Abstract

(57)【要約】 （修正有） 【課題】 エッチング阻止膜を有するＳＯＩ基板の製造
方法、及びそれを用いてＳＯＩ集積回路を製造する方法
を提供する。 【解決手段】 支持基板１５１及び支持基板上に順次に
積層されたエッチング阻止膜１５５、埋没酸化膜及び半
導体層を備える。半導体層の所定領域には素子分離膜１
０３ａが形成されて活性領域を限定する。素子分離膜及
び埋没酸化膜１０５を乾式エッチングで、エッチング阻
止膜１５５を湿式エッチングで除去して支持基板を露出
させるホールを形成する。露出された支持基板上に選択
的に半導体エピタキシャル層１６１ａ，１６１ｂを成長
させる。半導体エピタキシャル層は結晶欠陥を有しない
単結晶構造を有する。半導体エピタキシャルの表面に各
々第１導電型の不純物領域及び第２導電型の不純物領域
を形成すると、優れた漏洩電流の特性を有する高性能Ｐ
Ｎダイオードが形成できる。高性能ＰＮダイオードを静
電荷放電ダイオードとして使用すると、ＳＯＩ集積回路
の静電荷放電特性が改善される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関するのものであり、特に、静電荷放電回路
を有するＳＯＩ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎ
ｓｕｌａｔｏｒ）集積回路及びその製造方法に関するも
のである。
【０００２】
【従来の技術】一般的に、半導体素子は外部から瞬間的
に与えられる数千ボルトの高い電圧に堪えるように保護
回路（ｐｒｅｔｅｃｔｉｏｎ ｃｉｒｃｕｉｔ）、即
ち、静電荷放電回路（ＥＳＤｃｉｒｃｕｉｔ：を備え
る。静電荷放電回路は各パッドに半導体素子の動作電圧
の範囲を外れる電圧が印加される場合に、各パッドに注
入される静電荷を電源パッド又は接地パッドを通じてバ
イパスさせることによって、内部回路を保護する機能を
有する。
【０００３】一方、半導体素子を製造するための基板と
しては、シリコン基板を広く使用している。しかし、こ
のようなシリコン基板を使用する場合に、次のような問
題点がある。
【０００４】第１には、トランジスタのソース／ドレイ
ン領域を浅く形成し難い。これにより、半導体素子の高
集積化を実現させるのが難しいばかりではなく、半導体
基板とソース／ドレイン領域の間に寄生コンデンサを減
少させ難い。結果的に、半導体素子の動作スピードを改
善し難い。第２には、シリコン基板に半導体メモリ素子
を形成する場合に、セルが形成されるウェルにより、ソ
フトエラー率（ＳＥＲ：ｓｏｆｅ ｅｒｒｏｒ ｒａｔ
ｅ）を減少させ難い。第３には、ＣＭＯＳ回路を有する
半導体素子を製作する場合に、ラッチアップ（ｌａｔｃ
ｈ−ｕｐ）現象を抑制し難い。
【０００５】前述したように、シリコン基板に半導体素
子を形成する場合に、様々な問題点が発生する。従っ
て、最近、ＳＯＩ基板に半導体集積回路を製造する技術
が広く使用されている。しかし、ＳＯＩ基板に半導体素
子を製造する場合、静電荷放電回路の形成に制約が伴
う。
【０００６】図１は静電荷放電回路を有する典型的なＳ
ＯＩ集積回路の等価回路図である。
【０００７】図１を参照すると、入力パッド５０は静電
荷放電回路１を通じて内部回路１００と接続される。前
記静電荷放電回路１はダイオードＤで構成される。前記
静電荷放電回路１はダイオードＤ以外にＭＯＳトランジ
スタで構成されることができる。前記ダイオードＤのｎ
型領域及びｐ型領域は各々前記入力パッド５０及び接地
端子と接続される。又、前記入力パッド５０は前記内部
回路１００の入力端子と接続される。前記内部回路１０
０の入力端子はＣＭＯＳ回路を構成するＭＯＳトランジ
スタのゲート電極に該当する。ここで、前記内部回路と
してＰＭＯＳトランジスタＴｐ及びＮＭＯＳトランジス
タＴｎで構成されたインバータを例に挙げるが、前記内
部回路はＮＡＮＤゲート、ＮＯＲゲート、又はこれらの
組み合わせで構成された回路である可能性がある。
【０００８】前記ダイオードＤの逆バイアス破壊電圧
（ｒｅｖｅｒｓｅ ｂｉａｓ ｂｒｅａｋｄｏｗｎ ｖ
ｏｌｔａｇｅ）は前記内部回路１００の動作電圧（ｏｐ
ｅａｒａｔｉｎｇ ｖｏｌｔａｇｅ）、即ち、電源減圧
より高くなければならない。又、前記ダイオードＤの逆
バイアス破壊電圧は前記内部回路を構成するＰＭＯＳト
ランジスタＴｐ及びＮＭＯＳトランジスタのゲート酸化
膜破壊電圧より低くなければならない。
【０００９】前記入力パッド５０に前記ダイオードＤの
逆バイアス破壊電圧より高い電圧が印加されれば、前記
ダイオードＤを通じてほとんどの電流が接地端子にバイ
パスされる。これにより、前記入力パッド５０に数千ボ
ルトの高い電圧が印加されても前記内部回路の入力端子
には常に電源電圧より高く、ゲート酸化膜の破壊電圧よ
り低い電圧が印加される。これにより、前記内部回路１
００は静電荷放電回路１により保護される。
【００１０】図２乃至図４は図１に示されたＳＯＩ集積
回路を実現するための従来の製造方法を説明するための
断面図である。
【００１１】図２を参照すると、ＳＯＩ基板を準備す
る。前記ＳＯＩ基板は支持基板１１、前記支持基板上１
１に積層された埋没酸化膜１３及び前記埋没酸化膜１３
上に積層された半導体層１５で構成される。前記半導体
層１５の所定領域に選択的に素子分離膜１５ａを形成す
る。前記素子分離膜１５ａは前記埋没酸化膜１３と接触
されるように形成する。これにより、前記素子分離膜１
５ａ及び前記埋没酸化膜１３により囲まれた活性領域１
５ｂが限定される。前記素子分離膜１５ａが形成された
結果物上にフォトレジストパターン１７を形成する。前
記フォトレジストパターン１７は静電荷放電回路領域１
の所定領域を露出させる第１開口部１７ａ及び第２開口
部１７ｂを有する。
【００１２】図３を参照すると、前記フォトレジストパ
ターン１７をエッチングマスクとして使用して前記素子
分離膜１５ａ及び埋没酸化膜１３を連続的に乾式エッチ
ングして前記支持基板１１の所定領域を露出させるホー
ルを形成する。この時、前記露出された支持基板１１は
前記乾式エッチングにより損傷された表面２１を有す
る。前記損傷された表面２１上に選択的に半導体エピタ
キシャルを形成する。これにより、前記半導体エピタキ
シャル層、即ち、第１及び第２半導体エピタキシャル層
１９ａ、１９ｂは結晶欠陥を有する。これは、エピタキ
シャル層の性質がその下部膜の性質に直接的に影響を受
けるからである。
【００１３】図４を参照すると、前記内部回路領域１０
０内の活性領域１５ｂに通常の方法を使用してＮＭＯＳ
トランジスタ（図１のＴｎ）及びＰＭＯＳトランジスタ
（図１のＴｐ）を形成する。前記ＮＭＯＳトランジスタ
は前記活性領域１５ｂの所定領域上に順次に積層された
ゲート酸化膜２１及び第１ゲート電極２３ｎと合わせて
前記第１ゲート電極２３ｎの両側の活性領域に各々形成
された第１ソース領域２７ｓ及び第１ドレイン領域２７
ｄを含む。これと同じく、前記ＰＭＯＳトランジスタは
前記ＮＭＯＳトランジスタと隣接した活性領域の所定領
域上に順次に積層されたゲート酸化膜２１及び第２ゲー
ト電極２３ｐと合わせて前記第２ゲート電極２３ｐの両
側の活性領域に各々形成された第２ソース領域２９ｓ及
び第２ドレイン領域２９ｄを含む。
【００１４】これに加えて、前記第１及び第２ゲート電
極２３ｎ、２３ｐの側壁にはスペーサ２５が形成され
る。又、前記第１及び第２ゲート電極２３ｎ、２３ｐ及
び第１及第２ソース／ドレイン領域２７ｓ、２７ｄ、２
９ｓ、２９ｄ上には自己整合シリサイド（ｓｅｌｆ−ａ
ｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）工程により金属シリ
サイド膜３１を形成することができる。
【００１５】一方、前記第１及び第２半導体エピタキシ
ャル層１９ａ、１９ｂ内には各々ｎ型の不純物層２７ｐ
及びｐ型の不純物層２９ｐが形成される。前記ｎ型の不
純物層２７ｐは前記第１ソース／ドレイン領域２７ｓ、
２７ｄと同時に形成することができ、前記ｐ型の不純物
層２９ｐは前記第２ソース／ドレイン領域２９ｓ、２９
ｄと同時に形成することができる。又、前記ｎ型の不純
物層２７ｐ及びｐ型の不純物層２９ｐの表面にも前記金
属シリサイド膜３１を形成することができる。前記ｎ型
の不純物層２７ｐ及びｐ型の不純物層２９ｐは各々図１
に示されたダイオードＤのｎ型領域及びｐ型領域に該当
する。結果的に、前記ダイオードＤの接合面は前記半導
体エピタキシャル層１９ａ、１９ｂ内に存在するので、
前記ダイオードＤは非常に劣勢な漏洩電流の特性を示
す。
【００１６】前述したように、従来の技術によると、静
電荷放電回路として使用されるダイオードの漏洩電流の
特性は著しく低下する。これにより、ＳＯＩ集積回路の
静電荷放電特性が低下する。
【００１７】
【発明が解決しようとする課題】本発明の課題は、埋没
酸化膜及び支持基板の間に介されたエッチング阻止膜を
有するＳＯＩ基板を提供することにある。
【００１８】本発明の他の課題は、埋没酸化膜及び支持
基板の間に介されたエッチング阻止膜を有するＳＯＩ基
板に結晶欠陥を有しない静電荷放電ダイオードを形成す
ることによって、向上された静電荷放電特性を有するＳ
ＯＩ集積回路を提供することにある。
【００１９】本発明のまた他の課題は、埋没酸化膜及び
支持基板の間に介されたエッチング阻止膜を有するＳＯ
Ｉ基板を製造する方法を提供することにある。
【００２０】さらに、本発明は、埋没酸化膜及び支持基
板の間に介されたエッチング阻止膜を有するＳＯＩ基板
を使用して静電荷放電特性を改善させることができるＳ
ＯＩ集積回路の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】前述の目的を達成するた
めに本発明は、ＳＯＩ基板を提供する。このＳＯＩ基板
は支持基板の前面上に順次に積層されたエッチング阻止
膜、埋没酸化膜及び半導体層を含む。
【００２２】前記支持基板は単結晶半導体基板、例え
ば、単結晶シリコン基板であることが望ましい。又、前
記エッチング阻止膜は前記埋没酸化膜に対してエッチン
グ選択比を有する絶縁膜、例えばシリコン窒化膜である
ことが望ましい。前記支持基板及び前記エッチング阻止
膜の間に緩衝酸化膜をさらに含むことが望ましい。
【００２３】前記他の目的を達成するために本発明は、
ＳＯＩ集積回路を提供する。このＳＯＩ集積回路は第１
導電型の支持基板、前記支持基板上に積層されたエッチ
ング阻止膜、前記エッチング阻止膜上に積層された埋没
酸化膜及び前記埋没酸化膜上に積層された半導体層を有
するＳＯＩ基板と、前記半導体層の所定領域に形成され
て第１及び第２活性領域を限定する素子分離膜を含む。
前記支持基板は素子分離膜、前記埋没酸化膜及び前記エ
ッチング阻止膜を貫通する第１及び第２半導体エピタキ
シャル層と接触される。前記第１及び第２半導体エピタ
キシャル層の表面に各々第１導電型のピックアップ領域
及び第２導電型のピックアップ領域が配置される。前記
第１及び第２導電型は各々ｐ型及びｎ型に該当して、そ
れと反対になり得る（ａｎｄ ｖｉｃｅ ｖｅｒｓ
ａ）。前記第１及び第２活性領域には各々ＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタが形成される。ここ
で、前記第１導電型のピックアップ領域、第２導電型の
ピックアップ領域及び支持基板は静電荷放電回路のダイ
オードを構成する。
【００２４】前記第１及び第２導電型のピックアップ領
域、前記素子分離膜、前記ＮＭＯＳトランジスタ及び前
記ＰＭＯＳトランジスタは層間絶縁膜により覆われる。
前記層間絶縁膜上には第１配線、第２配線及び入力パッ
ドが配置される。前記第１導電型及び第２導電型が各々
ｐ型及びｎ型である場合に、前記第１配線は前記第１導
電型のピックアップ領域と電気的に接続されて、前記第
２配線は前記第２導電型のピックアップ領域及び前記入
力パッドと電気的に接続される。これに加えて、前記第
２配線は前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳト
ランジスタで構成されたＣＭＯＳの内部回路の入力端子
と接続される。
【００２５】又、前記第１導電型の支持基板及び前記エ
ッチング阻止膜の間に緩衝酸化膜をさらに含むことがで
きる。この場合に、前記第１及び第２半導体エピタキシ
ャル層は前記緩衝酸化膜を貫通する。
【００２６】また他の目的を達成するために本発明は、
ＳＯＩ基板の製造方法を提供する。この方法は半導体基
板の前面上に第１及び第２半導体層及び埋没酸化膜を順
次に形成することと、支持基板の前面上にエッチング阻
止膜を形成することと、を含む。前記支持基板は単結晶
半導体基板、例えば、単結晶シリコン基板であることが
望ましい。前記エッチング阻止膜及び前記埋没酸化膜を
互いに接触させて前記半導体基板及び前記支持基板をボ
ンディングさせる。前記半導体基板及び前記第１半導体
層を選択的に除去して前記第２半導体層を露出させる。
【００２７】前記第１半導体層は多孔質の半導体エピタ
キシャル層で形成することが望ましい。他の方法として
は、前記第１半導体層は気泡層で形成することが望まし
い。又、前記エッチング阻止膜はシリコン酸化膜に対し
てエッチング選択比を有する絶縁膜、例えば、シリコン
窒化膜で形成することが望ましい。
【００２８】また他の目的を達成するために本発明は、
ＳＯＩ集積回路の製造方法を提供する。本発明の一様態
によると、この方法は第１導電型の支持基板、前記支持
基板上に積層されたエッチング阻止膜、前記エッチング
阻止膜上に積層された埋没酸化膜及び前記埋没酸化膜上
に積層された半導体層を有するＳＯＩ基板を準備するこ
とを含む。前記半導体層の所定領域に素子分離膜を形成
して少なくとも第１及び第２活性領域を限定する。前記
素子分離膜及び前記埋没酸化膜を連続的に乾式エッチン
グして前記エッチング阻止膜を露出させる第１予備ホー
ル及び第２予備ホールを形成する。前記第１及び第２予
備ホールにより露出された前記エッチング阻止膜を湿式
エッチングして前記支持基板を露出させる第１及び第２
ホールを形成する。これにより、前記露出された支持基
板の表面に与えられるエッチング損傷を最小化すること
ができる。前記第１及び第２ホール内に各々第１及び第
２半導体エピタキシャル層を成長させる。この時、前記
第１及び第２半導体エピタキシャル層の成長スピード及
び性質は前記露出された支持基板の表面状態に直接的に
影響を受ける。結果的に、前記支持基板が単結晶半導体
基板であり、その表面にエッチング損傷を有しない場合
に、前記第１及び第２半導体エピタキシャルも結晶欠陥
を有しないばかりではなく、単結晶構造を有する。
【００２９】前記第１及び第２半導体エピタキシャル層
の表面に各々第１導電型のピックアップ領域及び第２導
電型のピックアップ領域を形成する。又、前記第１活性
領域及び第２活性領域に各々ＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタを形成する。前記第１及び第２導
電型が各々ｐ型及びｎ型である場合に、前記第１導電型
のピックアップ領域は前記ＰＭＯＳトランジスタのソー
ス／ドレイン領域と同時に形成されて、前記第２導電型
のピックアップ領域は前記ＮＭＯＳトランジスタのソー
ス／ドレイン領域と同時に形成される。
【００３０】本発明の他の様態によるＳＯＩ集積回路の
製造方法は第１導電型の支持基板、前記支持基板上に積
層されたエッチング阻止膜、前記エッチング阻止膜上に
積層された埋没酸化膜、前記埋没酸化膜に積層された半
導体層を有するＳＯＩ基板を準備することと、前記半導
体層の所定領域に素子分離膜を形成して第１及び第２活
性領域を限定することと、を含む。次に、前記素子分離
膜及び前記埋没酸化膜を連続的に乾式エッチングして前
記エッチング阻止膜を露出させる第１及び第２予備ホー
ルを形成する。前記第１予備ホールにより露出された前
記エッチング阻止膜下の支持基板に第１導電型のピック
アップ領域を形成して、前記第２予備ホールにより露出
された前記エッチング阻止膜下の支持基板に第２導電型
のピックアップ領域を形成する。又、前記第１活性領域
及び第２活性領域に各々ＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタを形成する。
【００３１】前記第１導電型のピックアップ領域は前記
第１予備ホールにより露出されたエッチング阻止膜をス
クリーン物質膜として使用して前記支持基板に第１導電
型の不純物イオンを注入して形成する。これと同じく、
前記第２導電型のピックアップ領域は前記第２予備ホー
ルにより露出されたエッチング阻止膜をスクリーン物質
膜として使用して前記支持基板に第２導電型の不純物イ
オンを注入して形成する。
【００３２】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず、他の形
態に具体化されることができる。むしろ、ここで紹介さ
れる実施形態は開示された内容を徹底的にかつ完全なも
のにするために、そして、当業者に本発明の思想を十分
に伝達するために提供されるものである。図面におい
て、層及び領域の厚さは明確性のために誇張されるもの
である。又、ある層が、他の層又は基板の“上”にある
と言及される場合に、それは他の層又は基板の上に直接
形成されることができるもの、又はこれらの間に他の層
が介されることができるものである。明細書全体に渡っ
て同一の参照番号は同一の構成要素を示す。
【００３３】図５乃至図１３は本発明の第１実施形態に
よるＳＯＩ基板の製造方法及びＳＯＩ集積回路の製造方
法を説明するための断面図である。図面において、参照
番号“１”及び“１００”で表示された部分は各々静電
荷放電回路領域及び内部回路領域を示す。
【００３４】図５を参照すると、単結晶シリコン基板の
ような半導体基板１０１の前面上に順次に積層された第
１半導体層１０２、第２半導体層１０３及び埋没酸化膜
１０５を形成する。ここで、前記第２半導体層１０３は
前記半導体基板１０１のバルク領域に水素イオンを注入
して前記半導体基板１０１の所定領域の深さに気泡層か
らなった第１半導体層１０２を形成することによって限
定される。このような第１及び第２半導体層１０２、１
０３を形成する方法は“Ｐｒｅｃｅｓ ｆｏｒｐｒｏｄ
ｕｃｔｉｏｎ ｏｆ ｔｈｉｎ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ｍａｔｅｒｉａｌ ｆｉｌｍｓ”という題目で
Ｎｉｃｈｅｌ Ｂｒｕｅｌにより米国特許第５、３７
４、５６４号に詳細に開示されている。
【００３５】他の方法としては、前記第１半導体層１０
２は多孔質の半導体層で形成することができる。前記多
孔質の半導体層は前記半導体基板１０１を陽極処理する
ことによって形成する。又、前記第２半導体層１０３は
前記多孔質の半導体層上にエピタキシャル方法を使用し
て形成する。この時、前記第２半導体層１０３は前記多
孔質の半導体層に比べて高い密度を有する。前記多孔質
の半導体層及び前記密な半導体エピタキシャル層を形成
する方法は“Ｆａｖｒｉｃａｔｉｏｎ ｐｒｅｃｅｓｓ
ａｎｄ ｆａｂｒｉｃａｔｉｏｎ ａｐｐａｒａｔｕ
ｓ ｏｆ ＳＯＩ ｓｕｂｓｔｒａｔｅ”という題目で
Ｔａｄａｓｈｉ Ａｔｏｊｉにより米国特許第５，８７
６，４９７号に開示されている。
【００３６】前記埋没酸化膜１０５は熱酸化膜又はＣＶ
Ｄ酸化膜で形成する。前記埋没酸化膜１０５は１０００
Å乃至５０００Åの厚さで形成することが望ましい。
【００３７】図６を参照すると、第１導電型の支持基板
１５１の前面上にエッチング阻止膜１５５を形成する。
ここで、前記第１導電型はｐ型に該当する。しかし、前
記第１導電型はｎ型である可能性もある。前記エッチン
グ阻止膜１５５はシリコン酸化膜に対してエッチング選
択比を有する絶縁体膜、例えば、シリコン窒化膜で形成
することが望ましい。前記エッチング阻止膜１５５を形
成する前に前記第１導電型の支持基板１５１上に緩衝酸
化膜１５３を形成することもできる。前記緩衝酸化膜１
５３は前記支持基板１５１及び前記エッチング阻止膜１
５５の間の熱膨張係数（ｔｈｅｒｍａｌ ｅｘｐａｎｓ
ｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ）差によるストレスを
緩衝する役割を果たす。前記エッチング阻止膜１５５及
び緩衝酸化膜１５３は前記埋没酸化膜１０５に比べて相
対的に薄い厚さで形成することが望ましい。例えば、前
記エッチング阻止膜１５５は１００Å乃至３００Åの薄
い厚さで形成することが望ましい。前記緩衝酸化膜１５
３は５０Å乃至２００Åの薄い厚さで形成することが望
ましい。
【００３８】図７を参照すると、前記埋没酸化膜１０５
の上部面を前記エッチング阻止膜１５５の上部面と接触
させて前記半導体基板１０１及び前記支持基板１５１を
互いにホンディングさせる。
【００３９】図８を参照すると、前記半導体基板１０１
及び前記第１半導体層１０２を選択的に除去して前記第
２半導体層１０３を露出させる。前記半導体基板１０１
及び前記第１半導体層１０２を選択的に除去する方法
は、米国特許第５，８７６，４９７号に詳細に記載され
ているので、これに対する説明は省略する。
【００４０】ここで、前記支持基板１５１、前記緩衝酸
化膜１５３、前記エッチング阻止膜１５５、前記埋没酸
化膜１０５及び前記第２半導体層１０３は本発明による
ＳＯＩ基板を構成する。
【００４１】図９を参照すると、前記第２半導体層１０
３の所定領域に素子分離膜１０３ａを形成して前記内部
回路領域１００内に複数の活性領域１０３ｂ、例えば、
第１及び第２活性領域を限定する。前記素子分離膜１０
３ａは前記埋没酸化膜１０５の上部面と接触する。従っ
て、前記第１及び第２活性領域１０３ｂの側壁及び下部
面は前記素子分離膜１０３ａ及び埋没酸化膜１０５によ
り完全に囲まれる。次に、前記素子分離膜１０３ａを有
する半導体基板上に第１及び第２開口部１５７ａ、１５
７ｂを有するフォトレジストパターン１５７を形成す
る。前記第１及び第２開口部１５７ａ、１５７ｂは前記
静電荷放電回路領域１内の素子分離膜１０３ａの所定領
域を露出させる。
【００４２】図１０を参照すると、前記フォトレジスト
パターン１５７をエッチングマスクとして使用して前記
素子分離膜１０３ａ及び前記埋没酸化膜１０５をエッチ
ングして前記エッチング阻止膜１５５の所定領域を露出
させる。この時、前記素子分離膜１０３ａ及び前記埋没
酸化膜１０５は乾式エッチング工程を使用して異方性エ
ッチングすることが望ましい。続いて、前記露出された
エッチング阻止膜１５５及びその下の緩衝酸化膜１５３
を湿式エッチングして前記支持基板１５１の所定領域を
露出させる第１及び第２ホール１５９ａ，１５９ｂを形
成する。これにより、前記第１及び第２ホール１５９
ａ、１５９ｂにより露出された支持基板１５１の表面に
エッチング損傷が与えられることを防止できる。結果的
に、前記露出された支持基板１５１の表面は依然に単結
晶構造を有する。次に、前記フォトレジストパターン１
５７を除去する。
【００４３】図１１を参照すると、通常の選択的エピタ
キシャル成長（ｓｅｌｅｃｔｉｖｅｅｐｉｔａｘｉａｌ
ｇｒｏｗｔｈ）工程を使用して前記第１及び第２ホー
ル１５９ａ、１５９ｂ内に各々第１半導体エピタキシャ
ル層１６１ａ及び第２半導体エピタキシャル層１６１ｂ
を成長させる。ここで、前記支持基板１５１が単結晶シ
リコン基板である場合に、前記第１及び第２半導体エピ
タキシャル層１６１ａ、１６１ｂは単結晶構造を有する
シリコンエピタキシャル層に該当する。特に、前記露出
された支持基板１５１の表面に結晶欠陥が存在しない場
合に、前記第１及び第２半導体エピタキシャル層１６１
ａ、１６１ｂも結晶欠陥を有しない単結晶構造を有す
る。前記第１及び第２半導体エピタキシャル層１６１
ａ、１６１ｂを有する半導体基板を熱酸化させて前記第
１及び第２活性領域１０３ｂの表面上にゲート絶縁膜１
６３を形成する。この時、前記第１及び第２半導体エピ
タキシャル層１６１ａ、１６１ｂの表面上にもゲート絶
縁膜１６３が形成される。前記ゲート絶縁膜１６３を含
む半導体基板全面に導電膜１６５を形成する。前記導電
膜１６５はドーピングされたポリシリコン膜で形成する
ことが望ましい。
【００４４】図１２を参照すると、前記導電膜１６５を
パターニングして前記第１活性領域１０３ｂの上部を横
切る第１ゲート電極１６５ｐ及び前記第２活性領域１０
３ｂの上部を横切る第２ゲート電極１６５ｎを形成す
る。次に、通常の方法を使用して前記第１及び第２ゲー
ト電極１６５ｐ、１６５ｎの側壁に絶縁膜スペーサ１６
７を形成する。又、前記第２ゲート電極１６５ｎ及びそ
の側壁上のスペーサ１６７をイオン注入マスクとして使
用して前記第２活性領域１０３ｂ及び前記第２半導体エ
ピタキシャル層１６１ｂに選択的に第２導電型の不純物
を注入する。この結果、前記第２活性領域１０３ｂに第
２導電型のソース／ドレイン領域１６９ｓ，１６９ｄが
形成されると同時に、前記第２半導体エピタキシャル層
１６１ｂの表面に第２導電型のピックアップ領域１６９
ｐが形成される。これと同じく、前記第１ゲート電極１
６５ｐ及びその側壁上のスペーサ１６７をイオン注入マ
スクとして使用して前記第１活性領域１６３ｂ及び前記
第１半導体エピタキシャル層１６１ａに選択的に第１導
電型の不純物を注入する。その結果、前記第１活性領域
１０３ｂに第１導電型のソース／ドレイン領域１７１
ｓ、１７１ｄが形成されると同時に前記第１半導体エピ
タキシャル層１６１ａの表面に第１導電型のピックアッ
プ領域１７１ｐが形成される。
【００４５】前記第１導電型がｐ型である場合に、前記
第２導電型はｎ型に該当する。一方、前記第１導電型が
ｎ型である場合に、前記第２導電型はｐ型に該当する。
結果的に、前記第１及び第２導電型が各々ｐ型及びｎ型
である場合に、前記第１及び第２活性領域に各々ＰＭＯ
Ｓトランジスタ（図１のＴｐ）及びＮＭＯＳトランジス
タ（図１のＴｎ）が形成され、前記第１及び第２半導体
エピタキシャル層ｌ（１６１ａ，１６１ｂ）に各々ｐ型
ピックアップ領域及びｎ型ピックアップ領域が形成され
る。これにより、前記静電荷放電回路領域１内にＰＮダ
イオード（図１のＤ）が形成される。前記ダイオードは
結晶欠陥を有しない第１及び第２半導体エピタキシャル
層１６１ａ、１６１ｂ内に形成されるので、従来技術と
は異なり、優勢な漏洩電流の特性を有する。
【００４６】図１３を参照すると、前記ダイオード、前
記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタ
が形成された結果物全面に層間絶縁膜１７５を形成す
る。前記層間絶縁膜１７５を形成する前に、通常の自己
整合シリサイド工程を使用して前記第１導電型のピック
アップ領域１７１ｐ、前記第２導電型のピックアップ領
域１６９ｐ、前記第１ゲート電極１６５ｐ、前記第２ゲ
ート電極１６５ｎ、前記第１導電型のソース／ドレイン
領域１７１ｓ、１７１ｄ及び前記第２導電型のソース／
ドレイン領域１６９ｓ、１６９ｄ上に金属シリサイド膜
１７３を形成することもできる。
【００４７】前記層間絶縁膜１７５をパターニングして
前記金属シリサイド膜１７３を露出させるコンタクトホ
ールを形成する。次に、前記コンタクトホールを覆う第
１乃至第４配線１７７ｇ、１７７ａ、１７７ｐを形成す
る。前記第１配線１７７ｇは前記第１導電型のピックア
ップ領域１７１ｐ及びＮＭＯＳトランジスタのソース領
域１６９ｓと電気的に接続され、前記第２配線１７７ａ
は前記第２導電型のピックアップ領域１６９ｐ、前記第
１ゲート電極１６５ｐ及び前記第２ゲート電極１６５ｎ
と電気的に接続される。又、前記第３配線１７７ｂは前
記ＮＭＯＳトランジスタのドレイン領域１６９ｄ及び前
記ＰＭＯＳトランジスタのドレイン領域１７１ｄと電気
的に接続され、前記第４配線１７７ｐは前記ＰＭＯＳト
ランジスタのソース領域１７１ｓと電気的に接続され
る。
【００４８】前記第１導電型及び第２導電型が各々ｐ型
及びｎ型である場合に、前記第１配線１７７ｇは接地線
（ｇｒｏｕｎ ｌｉｎｅ：不図示）と接続され、前記第
２配線１７７ａは入力パッド（図１の５０）と接続され
る。これに加えて、前記第４配線１７７ｐは電源線（ｐ
ｏｗｅｒ ｌｉｎｅ：図示しない）と接続される。
【００４９】結果的に、前記静電荷放電回路領域１に形
成されたダイオードは結晶欠陥を有しないので、優れた
接合漏洩電流の特性を示す。これにより、前記入力パッ
ドの数千ボルトの高電圧に該当する静電荷が瞬間的に印
加されても、前記静電荷は前記ダイオードの逆バイアス
電流を通じて接地線にバイパスされる。従って、前記内
部回路領域１００内のＣＭＯＳ回路が保護される。
【００５０】図１４乃至図１６は本発明の第２実施形態
によるＳＯＩ集積回路の製造方法を説明するための断面
図である。
【００５１】図１４を参照すると、本発明の第１実施形
態と同一な方法を使用してエッチング阻止膜１５５を有
するＳＯＩ基板を形成する。又、前記ＳＯＩ基板の半導
体層１０３の所定領域に本発明の第１実施形態と同一な
方法を使用して素子分離膜１０３ａを形成する。これに
より、内部回路領域１００内に第１及び第２活性領域１
０３ｂが限定される。前記素子分離膜１０３ａ及び前記
埋没酸化膜１０５を連続的に異方性エッチングして前記
静電荷放電回路領域１内のエッチング阻止膜１５５の所
定領域を露出させる第１及び第２予備ホール（ｐｒｅｌ
ｉｍｉｎａｒｙｈｏｌｅｓ：１５９ｃ、１５９ｄ）を形
成する。
【００５２】図１５を参照すると、前記第１予備ホール
１５９ｃ下部の支持基板１５１に第１導電型の不純物イ
オンを注入して第１導電型のピックアップ領域２０３を
形成する。又、前記第２予備ホール１５９ｄ下部の支持
基板１５１に第２導電型の不純物イオンを注入して第２
導電型のピックアップ領域２０１を形成する。ここで、
前記第１導電型及び第２導電型は各々ｐ型及びｎ型に該
当する。一方、前記第１導電型及び第２導電型は各々ｎ
型ｐ型に該当するようにしても良い。これにより、前記
静電荷放電回路領域１内の支持基板１５１にＰＮダイオ
ード（図１のＤ）が形成される。前記第１及び第２予備
ホール１５９ｃ、１５９ｄは乾式エッチング工程を用い
て形成しても、前記支持基板１５１の表面にエッチング
損傷は与えられない。これは、前記支持基板１５１上に
エッチング阻止膜１５５及び緩衝酸化膜１５３が存在し
ないからである。結果的に、前記ダイオードは結晶欠陥
がない接合を有する。
【００５３】図１６を参照すると、本発明の第１実施形
態と同一な方法を使用して前記第１及び第２活性領域１
０３ｂに各々ＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタを形成する。これに加えて、前記ＮＭＯＳトラン
ジスタのゲート電極１６５ｎ及びソース／ドレイン領域
１６９ｓ、１６９ｄと前記ＰＭＯＳトランジスタのゲー
ト電極１６５ｐ及びソース／ドレイン領域１７１ｓ、１
７１ｄ上に選択的に金属シリサイド膜１７３を形成する
こともできる。前記ＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタを含む半導体基板全面に層間絶縁膜１７５
を形成する。
【００５４】続いて、本発明の第１実施形態と同一な方
法を使用して前記層間絶縁膜１７５上に第１乃至第４配
線１７７ｇ、１７７ａ、１７７ｂ、１７７ｐを形成す
る。ここで、前記第１配線１７７ｇは前記第１導電型の
ピックアップ領域２０３及び前記ＮＭＯＳトランジスタ
のソース領域１６９ｓと電気的に接続され、前記第２配
線１７７ａは前記第２導電型のピックアップ領域２０
１、第１ゲート電極１６５ｐ及び第２ゲート電極１６５
ｎと電気的に接続される。
【００５５】次に、図８を参照して、本発明によるＳＯ
Ｉ基板を説明する。
【００５６】図８を参照すると、第１導電型の支持基板
１５１上にエッチング阻止膜１５５が積層される。前記
エッチング阻止膜１５５の上部面は埋没酸化膜１０５に
より覆われ、前記埋没酸化膜１０５の上部面は半導体層
１０３により覆われる。前記エッチング阻止膜１５５及
び前記支持基板１５１の間には緩衝酸化膜１５３が介さ
れることもできる。前記エッチング阻止膜１５５は前記
埋没酸化膜１０５に対してエッチング選択比を有する絶
縁体膜であることが望ましい。例えば、前記エッチング
阻止膜１５５はシリコン窒化膜１５５によるストレスが
前記支持基板１５１に与えられることを防止する。前記
支持基板１５１は単結晶シリコン基板を含む。又、前記
第１導電型はｐ型又はｎ型であり得る。
【００５７】次に、図１３及び図１６を参照して、本発
明の第１及び第２実施形態によるＳＯＩ集積回路を説明
する。
【００５８】図１３を参照すると、図８に示されたＳＯ
Ｉ基板の半導体層１０３の所定領域に素子分離膜１０３
ａが配置される。前記素子分離膜１０３ａは内部回路領
域１００内に第１及び第２活性領域１０３ｂを限定す
る。前記素子分離膜１０３ａ、前記埋没酸化膜１０５、
前記エッチング阻止膜１５５及び前記緩衝酸化膜１５３
を貫通する第１及び第２ホール内に各々第１及び第２半
導体エピタキシャル層１６１ａ、１６１ｂが位置する。
前記第１及び第２半導体エピタキシャル層１６１ａ、１
６１ｂは前記支持基板１５１と接触する。前記第１半導
体エピタキシャル層１６１ａの表面には第１導電型のピ
ックアップ領域１７１ｐが形成され、前記第２半導体エ
ピタキシャル層１６１ｐの表面には第２導電型のピック
アップ領域１６９ｐが形成される。結果的に、前記静電
荷放電回路領域１内にＰＮダイオードが形成される。
【００５９】又、前記第１活性領域１０３ｂにはＰＭＯ
Ｓトランジスタが形成され、前記第２活性領域１０３ｂ
にはＮＭＯＳトランジスタが形成される。前記ＰＭＯＳ
トランジスタは第１ゲート電極１６５ｐ及びｐ型ソース
／ドレイン領域１７１ｓ、１７１ｄを含み、前記ＮＭＯ
Ｓトランジスタは第２ゲート電極１６５ｎ及びｎ型ソー
スドレイン領域１６９ｓ、１６９ｄを含む。前記第１及
び第２ゲート電極１６５ｐ、１６５ｎ、前記ｐ型ソース
／ドレイン領域１７１ｓ、１７１ｄ、前記ｎ型ソース／
ドレイン領域１６９ｓ、１６９ｄ、前記第１導電型のピ
ックアップ領域１７１ｐ及び前記第２導電型のピックア
ップ領域１６９ｐの表面上に金属シリサイド膜１７３を
追加により形成することができる。
【００６０】前記第１導電型のピックアップ領域１７１
ｐ、前記第２導電型のピックアップ領域１６９ｐ、前記
ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタを
含む半導体基板は層間絶縁膜１７５により覆われる。前
記層間絶縁膜１７５上には前記第１乃至第４配線１７７
ｇ、１７７ａ、１７７ｂ、１７７ｐが配置される。
【００６１】前記第１導電型及び第２導電型が各々ｐ型
及びｎ型である場合に、前記第１配線１７７ｇは前記第
１導電型のピックアップ領域１７１ｐ、前記ｎ型ソース
領域１６９ｓ及び接地線（図示しない）と電気的に接続
されて、前記第２配線１７７ａは前記第２導電型のピッ
クアップ領域１６９ｐ、前記第１ゲート電極１６５ｐ、
前記第２ゲート電極１６５ｎ及び入力パッド（図１の５
０）と電気的に接続される。これに加えて、前記第３配
線１７７ｂは前記ｐ型ドレイン領域１７１ｄ及び前記ｎ
型ドレイン領域１６９ｄと電気的に接続され、前記第４
配線１７７ｐは前記ｐ型ソース領域１７１ｓ及び電源線
（図示しない）と電気的に接続される。
【００６２】図１６は本発明の第２実施形態によるＳＯ
Ｉ集積回路を示す断面図である。本発明の第２実施形態
によるＳＯＩ集積回路の内部回路領域１００は本発明の
第１実施形態によるＳＯＩ集積回路領域１００と同一な
構造を有する。従って、前記内部回路領域１００に対す
る説明は省略する。
【００６３】図１６を参照すると、静電荷放電回路領域
１内の素子分離膜１０３ａ及び埋没酸化膜１０５を貫通
する第１及び第２予備ホールが位置する。前記第１予備
ホール下部の支持基板１５１の表面には第１導電型のピ
ックアップ領域２０３が形成される。又、前記第２予備
ホール下部の支持基板表面には第２導電型のピックアッ
プ領域２０１が形成される。これにより、前記静電荷放
電回路領域１内の支持基板１５１にＰＮダイオードが形
成される。前記ＰＮダイオードを有する半導体基板の全
面は前記第１及び第２予備ホールを満たす層間絶縁膜１
７５により覆われる。前記層間絶縁膜１７５上に図１３
で説明した本発明の第１実施形態のように、第１乃至第
４配線１７７ｇ、１７７ａ、１７７ｂ、１７７ｐが配置
される。
【００６４】前記第１導電型及び第２導電型が各々ｐ型
及びｎ型である場合に、前記第１配線１７７ｇは前記第
１導電型のピックアップ領域２０３、前記ＮＭＯＳトラ
ンジスタのソース領域１６９ｓ及び接地線（示さない）
と電気的に接続され、前記第２配線１７７ａは前記第２
導電型のピックアップ領域２０１、前記第１ゲート電極
１６５ｐ、前記第２ゲート電極１６５ｎ及び入力パッド
（図１の５０）と電気的に接続される。これに加えて、
前記第３配線１７７ｂは前記ｐ型ドレイン領域１７１ｄ
及び前記ｎ型ドレイン領域１６９ｄと電気的に接続さ
れ、前記第４配線１７７ａは前記ｐ型ソース領域１７１
ｓ及び電源線（図示しない）と電気的に接続される。
【００６５】
【発明の効果】前述のように、本発明によると、静電荷
放電回路として使用されるＰＮダイオードは結晶欠陥が
ない単結晶エピタキシャル層又は単結晶支持基板内に形
成される。これにより、優れた漏洩電流の特性を有する
高性能の静電荷放電ダイオードを実現することが可能で
ある。結果的に、ＳＯＩ集積回路の静電荷放電特性を改
善させることができる。
【図面の簡単な説明】
【図１】静電荷放電回路を有する典型的なＳＯＩ集積回
路の部分等価回路図である。
【図２】従来技術によるＳＯＩ集積回路の製造方法を説
明するための断面図である。
【図３】従来技術によるＳＯＩ集積回路の製造方法を説
明するための断面図である。
【図４】従来技術によるＳＯＩ集積回路の製造方法を説
明するための断面図である。
【図５】本発明の一実施形態によるＳＯＩ集積回路の製
造方法及びそれにより製造されたＳＯＩ集積回路を説明
するための断面図である。
【図６】本発明の一実施形態によるＳＯＩ集積回路の製
造方法及びそれにより製造されたＳＯＩ集積回路を説明
するための断面図である。
【図７】本発明の一実施形態によるＳＯＩ集積回路の製
造方法及びそれにより製造されたＳＯＩ集積回路を説明
するための断面図である。
【図８】本発明の一実施形態によるＳＯＩ集積回路の製
造方法及びそれにより製造されたＳＯＩ集積回路を説明
するための断面図である。
【図９】本発明の一実施形態によるＳＯＩ集積回路の製
造方法及びそれにより製造されたＳＯＩ集積回路を説明
するための断面図である。
【図１０】本発明の一実施形態によるＳＯＩ集積回路の
製造方法及びそれにより製造されたＳＯＩ集積回路を説
明するための断面図である。
【図１１】本発明の一実施形態によるＳＯＩ集積回路の
製造方法及びそれにより製造されたＳＯＩ集積回路を説
明するための断面図である。
【図１２】本発明の一実施形態によるＳＯＩ集積回路の
製造方法及びそれにより製造されたＳＯＩ集積回路を説
明するための断面図である。
【図１３】本発明の一実施形態によるＳＯＩ集積回路の
製造方法及びそれにより製造されたＳＯＩ集積回路を説
明するための断面図である。
【図１４】本発明の他の実施形態によるＳＯＩ集積回路
の製造方法及びそれにより製造されたＳＯＩ集積回路を
説明するための断面図である。
【図１５】本発明の他の実施形態によるＳＯＩ集積回路
の製造方法及びそれにより製造されたＳＯＩ集積回路を
説明するための断面図である。
【図１６】本発明の他の実施形態によるＳＯＩ集積回路
の製造方法及びそれにより製造されたＳＯＩ集積回路を
説明するための断面図である。
【符号の説明】
１ 静電荷放電回路 １１ 支持基板 １３，１０５ 埋没酸化膜 １５ 半導体層 １５ａ，１０３ａ 素子分離膜 １５ｂ 活性領域 １７，１５７ フォトレジストパターン １７ａ，１７ｂ 第１及び第２開口部 １９ａ，１９ｂ 第１及び第１エピタキシャル層 ２１ ゲート酸化膜 ２３ｎ，２３ｐ 第１ゲート電極 ２７ｓ，２９ｓ 第１及び第２ソース領域 ２７ｄ、２９ｄ 第１及び第２ドレイン領域 ２７ｐ ｎ型の不純物 ２９ｐ ｐ型の不純物 ３１ 金属シリサイド膜 １００ 内部回路 １０１ 半導体基板 １０２，１０３ 第１及び第２半導体層 １０３ｂ 第１及び第２活性領域 １５１ 第１導電型の支持基板 １５３ 緩衝酸化膜 １５５ エッチング阻止膜 １５９ａ，１５９ｂ 第１及び第２ホール １６１ａ，１６１ｂ第１及び第２半導体エピタキシャル
層 １６３ ゲート絶縁膜 １６５ 導電膜 １６５ｎ 第２ゲート電極 １６５ｐ 第１ゲート電極 １６７ スペーサ １６９ｄ ｎ型ドレイン領域 １６９ｓ ｎ型ソース領域 １６９ｐ，２０１ 第２導電型のピックアップ領域 １７１ｄ ｐ型のドレイン領域 １７１ｐ，２０３ 第１導電型のピックアップ領域 １７１ｓ ｐ型のソース領域 １７３ 金属シリサイド膜 １７５ 層間絶縁膜 １７７ａ，１７７ｂ，１７７ｇ１７７ｐ 第１乃至第４
配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 ３１１ Ｈ０１Ｌ 27/08 ３２１Ｂ 27/08 ３３１ 27/04 Ｈ 27/092 (72)発明者 ▲ばえ▼ 金 鐘 大韓民国京畿道水原市勧善区金谷洞530 エルジーヴィレッジアパート304棟1402号 (72)発明者 金 相 秀 大韓民国京畿道龍仁市起興邑農西里山７− １ワルギェスー洞1014 (72)発明者 李 化 成 大韓民国ソウル特別市冠岳区奉川６洞1679 −２ Ｆターム(参考） 5F038 AV06 BH05 BH13 EZ06 EZ14 EZ15 EZ20 5F048 AA02 AA09 BA02 BA09 BA16 BB05 BB08 BE09 BF16 BF17 BF18 BG14 CA03 CA04 CC06 CC13 CC15 CC19 DA07 DA08

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の前面上に第１半導体層、第
    ２半導体層及び埋没酸化膜を順次に形成する段階、 支持基板の前面上にエッチング阻止膜を形成する段階、 前記エッチング阻止膜及び前記埋没酸化膜を互いに接触
    させて前記半導体基板及び前記支持基板をボンディング
    させる段階、及び前記半導体基板及び前記第１半導体層
    を選択的に除去して前記第２半導体層を露出させる段階
    を含むＳＯＩ基板製造方法。
  2. 【請求項２】 前記第１半導体層は多孔質の半導体エピ
    タキシャル層であることを特徴とする請求項１に記載の
    ＳＯＩ基板製造方法。
  3. 【請求項３】 前記エッチング阻止膜はシリコン窒化膜
    で形成することを特徴とする請求項１に記載のＳＯＩ基
    板製造方法。
  4. 【請求項４】 前記第１半導体層は気泡層であることを
    特徴とする請求項１に記載のＳＯＩ基板製造方法。
  5. 【請求項５】 前記支持基板及び前記エッチング阻止膜
    の間に緩衝酸化膜を形成する段階をさらに含むことを特
    徴とする請求項１に記載のＳＯＩ基板製造方法。
  6. 【請求項６】 第１導電型の支持基板、前記支持基板上
    に積層されたエッチング阻止膜、前記エッチング阻止膜
    上に積層された埋没酸化膜及び前記埋没酸化膜上に積層
    された半導体層を有するＳＯＩ基板を準備する段階、 前記半導体層の所定領域に素子分離膜を形成して第１及
    び第２活性領域を限定する段階、 前記素子分離膜及び前記埋没酸化膜を連続的に乾式エッ
    チングして前記エッチング阻止膜を露出させる第１予備
    ホール及び第２予備ホールを形成する段階、 前記第１及び第２予備ホールにより露出されたエッチン
    グ阻止膜を湿式エッチングして前記エッチング支持基板
    を露出させる第１及び第２ホールを形成する段階、 前記第１及び第２ホール内に各々第１及び第２半導体エ
    ピタキシャル層を成長させる段階、 前記第１及び第２半導体エピタキシャル層の表面に各々
    第１導電型のピックアップ領域及び第２導電型のピック
    アップ領域を形成する段階、及び前記第１活性領域及び
    前記第２活性領域に各々ＮＭＯＳトランジスタ及びＰＭ
    ＯＳトランジスタを形成する段階を含むＳＯＩ集積回路
    製造方法。
  7. 【請求項７】 前記第１導電型及び前記第２導電型は各
    々ｐ型及びｎ型であることを特徴とする請求項６に記載
    のＳＯＩ集積回路製造方法。
  8. 【請求項８】 前記第１導電型のピックアップ領域は前
    記ＰＭＯＳトランジスタのソース／ドレイン領域と同時
    に形成され、前記第２導電型のピックアップ領域は前記
    ＮＭＯＳトランジスタのソース／ドレイン領域と同時に
    形成されることを特徴とする請求項７に記載のＳＯＩ集
    積回路製造方法。
  9. 【請求項９】 前記第１導電型及び前記第２導電型は各
    々ｎ型及びｐ型であることを特徴とする請求項６に記載
    のＳＯＩ集積回路製造方法。
  10. 【請求項１０】 前記第１導電型のピックアップ領域は
    前記ＮＭＯＳトランジスタのソース／ドレイン領域と同
    時に形成され、前記第２導電型のピックアップ領域は前
    記ＰＭＯＳトランジスタのソース／ドレイン領域と同時
    に形成されることを特徴とする請求項９に記載のＳＯＩ
    集積回路製造方法。
  11. 【請求項１１】 前記エッチング阻止膜は前記埋没酸化
    膜及び前記素子分離膜に対してエッチング選択比を有す
    る物質膜で形成することを特徴とする請求項６に記載の
    ＳＯＩ集積回路製造方法。
  12. 【請求項１２】 前記エッチング阻止膜はシリコン窒化
    膜で形成することを特徴とする請求項１１に記載のＳＯ
    Ｉ集積回路製造方法。
  13. 【請求項１３】 前記支持基板及び前記エッチング阻止
    膜の間に緩衝酸化膜を形成する段階をさらに含み、前記
    第１及び第２ホールは前記エッチング阻止膜及び前記緩
    衝酸化膜を連続的に湿式エッチングして形成することを
    特徴とする請求項６に記載のＳＯＩ集積回路製造方法。
  14. 【請求項１４】 前記第１及び第２ピックアップ領域、
    前記ＮＭＯＳトランジスタのゲート電極及びソース／ド
    レイン領域及び前記ＰＭＯＳトランジスタのゲート電極
    及びソース／ドレイン領域上に選択的に金属シリサイド
    膜を形成する段階をさらに含むことを特徴とする請求項
    ６に記載のＳＯＩ集積回路製造方法。
  15. 【請求項１５】 前記ＮＭＯＳトランジスタ及び前記Ｐ
    ＭＯＳトランジスタが形成された結果物全面に層間絶縁
    膜を形成する段階、及び前記層間絶縁膜上に前記第１導
    電型のピックアップ領域と電気的に接続された第１配線
    及び前記第２導電型のピックアップ領域と電気的に接続
    された第２配線を形成する段階をさらに含むことを特徴
    とする請求項７に記載のＳＯＩ集積回路製造方法。
  16. 【請求項１６】 前記層間絶縁膜上に前記第２配線と接
    続された入力パッドを形成する段階をさらに含み、前記
    第２配線は前記ＮＭＯＳトランジスタのゲート電極及び
    前記ＰＭＯＳトランジスタのゲート電極と電気的に接続
    されることを特徴とする請求項１５に記載の集積回路製
    造方法。
  17. 【請求項１７】 第１導電型の支持基板、前記支持基板
    上に積層されたエッチング阻止膜、前記エッチング阻止
    膜上に積層された埋没酸化膜及び前記埋没酸化膜上に積
    層された半導体層を有するＳＯＩ基板を準備する段階、 前記半導体層の所定領域に素子分離膜を形成して第１及
    び第２活性領域を限定する段階、 前記素子分離膜及び前記埋没酸化膜を連続的に乾式エッ
    チングして前記エッチング阻止膜を露出させる第１予備
    ホール及び第２予備ホールを形成する段階、 前記第１予備ホールにより露出された前記エッチング阻
    止膜下の支持基板に第１導電型のピックアップ領域を形
    成する段階、 前記第１予備ホールにより露出された前記エッチング阻
    止膜下の支持基板に第２導電型のピックアップ領域を形
    成する段階、及び前記第１活性領域及び前記第２活性領
    域に各々ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
    タを形成する段階を含むＳＯＩ集積回路製造方法。
  18. 【請求項１８】 前記第１導電型及び前記第２導電型は
    各々ｐ型及びｎ型であることを特徴とする請求項１７に
    記載のＳＯＩ集積回路製造方法。
  19. 【請求項１９】 前記第１導電型及び前記第２導電型は
    各々ｎ型及びｐ型であることを特徴とする請求項１７に
    記載のＳＯＩ集積回路製造方法。
  20. 【請求項２０】 前記エッチング阻止膜は前記埋没酸化
    膜及び前記素子分離膜に対してエッチング選択比を有す
    る物質膜で形成することを特徴とする請求項１７に記載
    のＳＯＩ集積回路製造方法。
  21. 【請求項２１】 前記エッチング阻止膜はシリコン窒化
    膜で形成することを特徴とする請求項２０に記載のＳＯ
    Ｉ集積回路製造方法。
  22. 【請求項２２】 前記支持基板及び前記エッチング阻止
    膜の間に緩衝酸化膜を形成する段階をさらに含むことを
    特徴とする請求項１７に記載のＳＯＩ集積回路製造方
    法。
  23. 【請求項２３】 前記第１導電型のピックアップ領域、
    前記第２導電型のピックアップ領域、前記ＮＭＯＳトラ
    ンジスタのゲート電極及びソース／ドレイン領域、及び
    前記ＰＭＯＳトランジスタのゲート電極及びソース／ド
    レイン領域上に選択的に金属シリサイド膜を形成する段
    階をさらに含むことを特徴とする請求項１７に記載のＳ
    ＯＩ集積回路製造方法。
  24. 【請求項２４】 前記ＮＭＯＳトランジスタ及び前記Ｐ
    ＭＯＳトランジスタが形成された結果物全面に層間絶縁
    膜を形成する段階、及び前記層間絶縁膜上に前記第１導
    電型のピックアップ領域と電気的に接続された第１配線
    及び前記第２導電型のピックアップ領域と電気的に接続
    された第２配線を形成する段階をさらに含むことを特徴
    とする請求項１８に記載のＳＯＩ集積回路製造方法。
  25. 【請求項２５】 前記層間絶縁膜上に前記第２配線と接
    続された入力パッドを形成する段階をさらに含み、前記
    第２配線は前記ＮＭＯＳトランジスタのゲート電極及び
    前記ＰＭＯＳトランジスタのゲート電極と電気的に接続
    されることを特徴とする請求項２４に記載の集積回路製
    造方法。
  26. 【請求項２６】 支持基板、 前記支持基板上に積層されたエッチング阻止膜、 前記エッチング阻止膜上に積層された埋没酸化膜、及び
    前記埋没酸化膜上に積層された半導体層を含むＳＯＩ基
    板。
  27. 【請求項２７】 前記支持基板及び前記エッチング阻止
    膜の間に介された緩衝膜をさらに含むことを特徴とする
    請求項２６に記載のＳＯＩ基板。
  28. 【請求項２８】 前記エッチング阻止膜は前記埋没酸化
    膜に対してエッチング選択比を有する物質膜であること
    を特徴とする請求項２６に記載のＳＯＩ基板。
  29. 【請求項２９】 前記エッチング阻止膜はシリコン窒化
    膜であることを特徴とする請求項２８に記載のＳＯＩ基
    板。
  30. 【請求項３０】 第１導電型の支持基板、前記支持基板
    上に積層されたエッチング阻止膜、前記エッチング阻止
    膜上に積層された埋没酸化膜及び前記埋没酸化膜上に積
    層された半導体層を有するＳＯＩ基板、 前記半導体層の所定領域に形成されて第１及び第２活性
    領域を限定する素子分離膜、 前記素子分離膜、前記埋没酸化膜及び前記エッチング阻
    止膜を貫通し、前記支持基板と接触する第１及び第２半
    導体エピタキシャル層、 前記第１半導体エピタキシャル層の表面に形成された第
    １導電型のピックアップ領域、 前記第２半導体エピタキシャル層の表面に形成された第
    ２導電型のピックアップ領域、及び前記第１活性領域及
    び第２活性領域に各々形成されたＮＭＯＳトランジスタ
    及びＰＭＯＳトランジスタを含むＳＯＩ集積回路。
  31. 【請求項３１】 前記エッチング阻止膜は前記埋没酸化
    膜に対してエッチング選択比を有する物質膜であること
    を特徴とする請求項３０に記載のＳＯＩ集積回路。
  32. 【請求項３２】 前記エッチング阻止膜はシリコン窒化
    膜であることを特徴とする請求項３１に記載のＳＯＩ集
    積回路。
  33. 【請求項３３】 前記第１及び第２導電型は各々ｐ型及
    びｎ型であることを特徴とする請求項３０に記載のＳＯ
    Ｉ集積回路。
  34. 【請求項３４】 前記第１及び第２導電型のピックアッ
    プ領域、前記素子分離膜、前記ＮＭＯＳトランジスタ及
    び前記ＰＭＯＳトランジスタを覆う層間絶縁膜、及び前
    記層間絶縁膜上に形成された第１及び第２配線をさらに
    含み、前記第１配線は前記第１導電型のピックアップ領
    域と電気的に接続されて、前記第２配線は前記第２導電
    型のピックアップ領域と電気的に接続されることを特徴
    とする請求項３３に記載のＳＯＩ集積回路。
  35. 【請求項３５】 前記層間絶縁膜上に配置された入力パ
    ッドをさらに含み、前記入力パッドは前記第２配線、前
    記ＮＭＯＳトランジスタのゲート電極及び前記ＰＭＯＳ
    トランジスタのゲート電極と電気的に接続されたことを
    特徴とする請求項３４に記載のＳＯＩ集積回路。
  36. 【請求項３６】 第１導電型の支持基板、前記支持基板
    上に積層されたエッチング阻止膜、前記エッチング阻止
    膜上に積層された埋没酸化膜及び前記埋没酸化膜上に積
    層された半導体層を有するＳＯＩ基板、 前記半導体層の所定領域に形成されて第１及び第２活性
    領域を限定する素子分離膜、 前記素子分離膜及び前記埋没酸化膜の所定領域を貫通す
    る第１及び第２予備ホール、 前記第１予備ホール下部の前記支持基板の表面に形成さ
    れた第１導電型のピックアップ領域、 前記第２予備ホール下部の前記支持基板の表面に形成さ
    れた第２導電型のピックアップ領域、及び前記第１活性
    領域及び第２活性領域に各々形成されたＮＭＯＳトラン
    ジスタ及びＰＭＯＳトランジスタを含むＳＯＩ集積回
    路。
  37. 【請求項３７】 前記エッチング阻止膜は前記埋没酸化
    膜に対してエッチング選択比を有する物質膜であること
    を特徴とする請求項３６に記載のＳＯＩ集積回路。
  38. 【請求項３８】 前記エッチング阻止膜はシリコン窒化
    膜であることを特徴とする請求項３７に記載のＳＯＩ集
    積回路。
  39. 【請求項３９】 前記第１及び第２導電型は各々ｐ型及
    びｎ型であることを特徴とする請求項３６に記載のＳＯ
    Ｉ集積回路。
  40. 【請求項４０】 前記第１及び第２予備ホール、前記素
    子分離膜、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳ
    トランジスタを覆う層間絶縁膜、及び前記層間絶縁膜上
    に形成された第１及び第２配線をさらに含み、前記第１
    配線は前記第１導電型のピックアップ領域と電気的に接
    続され、前記第２配線は前記第２導電型のピックアップ
    領域と電気的に接続されることを特徴とする請求項３６
    に記載のＳＯＩ集積回路。
  41. 【請求項４１】 前記層間絶縁膜上に配置された入力パ
    ッドをさらに含み、前記入力パッドは前記第２配線、前
    記ＮＭＯＳトランジスタのゲート電極及び前記ＰＭＯＳ
    トランジスタのゲート電極と電気的に接続されることを
    特徴とする請求項４０に記載のＳＯＩ集積回路。
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