JPH0324759A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH0324759A JPH0324759A JP1160055A JP16005589A JPH0324759A JP H0324759 A JPH0324759 A JP H0324759A JP 1160055 A JP1160055 A JP 1160055A JP 16005589 A JP16005589 A JP 16005589A JP H0324759 A JPH0324759 A JP H0324759A
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路のＩＩＩＩ造及びその製造方
法に関するもので、特にバイポーラ型集積回路とＣＣＤ
型集積回路とを１つのチップに搭載した半導体集積回路
（以下、ＢｉＣＣＤと略記する）技術に係るものである
． （従来の技術） 電子機器の機能の大規模化、小型化、低消費電力化は近
年著しいものがある． この波を推逸しているのが半導
体技術で、ＩＣ／ＬＳＩの微細化、高集積化、高速度化
技術そのものである． それとともにＩＣ，／ＬＳＩを
封じる外囲器も小型化、多ビン化が進んでおり、複数の
チップを１つの外囲器に入れたもの、或いはマルチチッ
プモジュールと呼ばれるものが市場に現われ始めている
，ＣＣＤ型ＩＣは、高集積化、低消費電力化が容易なた
め、ラインセンサやエリアセンサ等の固体撮像素子、或
いはＣＯＤ遅延線素子等に使用されている， ＴＶ又
はＶＴＲの映像信号処理に使用されるＣＯＤ （ＩＨ）
ＬＳＩの場合、例えばＣＣＤ （ＩＨ）３チップと複数
チップのバイポーラ型ＬＳＩとを１つの外囲器（フレー
ム）に搭載したものが使用されている． このような従来の延長であるマルチチップ技術では次の
ような欠点がある． 即ち■個別ＩＣを組み合わせるた
めシステム対応がとり難い． ■チップ間の電極をワイ
ヤボンディング等により電気接続をするため、配線が長
くなり、高速化したＬＳＩの本来の性能を十分発揮させ
ることが難しい． ■ビン数を削減して機器の小型化を
はかることが難しい． ■外囲器が大きくなり、例えば
ベレットのクラック、耐湿性劣化等による信頼性保証レ
ベルが低下する． ■低消′ｇｔ電力化に限界がある． 《発明が解決しようとする課Ｄ） ＣＣＤ型集積回路、バイポーラ型集積回路及びＣＭＯＳ
（ＮＭＯＳ）集積回路から成る従来の半導体集積回路
は、複数のＩＣ／ＬＳＩチップを１つの外囲器に収納す
るマルチチップ技術により形成されていた． このため
前述のようにシステムに対する適応性、高速化、ビン数
の削減と機器の小型化、信頼性、及び低消費電力化につ
いて、満足できる状態ではなく、又これら事項の改善に
ついての市場のニースは強い． 本発明の目的は、バイポーラ型集積回路とＭＯＳ型集積
回路（ＮＭＯＳ，ＣＭＯＳ）及びＣＣＤ型集積回路から
構戒される半導体集積回路において、従来のマルチチッ
プ技術の課題であるシステム対応性、動作の高速性、機
器の小型化、ピン数の削減、低消費電力等について改善
できる楕造の半導体集積回路とその製造方法を提供する
ことである。
法に関するもので、特にバイポーラ型集積回路とＣＣＤ
型集積回路とを１つのチップに搭載した半導体集積回路
（以下、ＢｉＣＣＤと略記する）技術に係るものである
． （従来の技術） 電子機器の機能の大規模化、小型化、低消費電力化は近
年著しいものがある． この波を推逸しているのが半導
体技術で、ＩＣ／ＬＳＩの微細化、高集積化、高速度化
技術そのものである． それとともにＩＣ，／ＬＳＩを
封じる外囲器も小型化、多ビン化が進んでおり、複数の
チップを１つの外囲器に入れたもの、或いはマルチチッ
プモジュールと呼ばれるものが市場に現われ始めている
，ＣＣＤ型ＩＣは、高集積化、低消費電力化が容易なた
め、ラインセンサやエリアセンサ等の固体撮像素子、或
いはＣＯＤ遅延線素子等に使用されている， ＴＶ又
はＶＴＲの映像信号処理に使用されるＣＯＤ （ＩＨ）
ＬＳＩの場合、例えばＣＣＤ （ＩＨ）３チップと複数
チップのバイポーラ型ＬＳＩとを１つの外囲器（フレー
ム）に搭載したものが使用されている． このような従来の延長であるマルチチップ技術では次の
ような欠点がある． 即ち■個別ＩＣを組み合わせるた
めシステム対応がとり難い． ■チップ間の電極をワイ
ヤボンディング等により電気接続をするため、配線が長
くなり、高速化したＬＳＩの本来の性能を十分発揮させ
ることが難しい． ■ビン数を削減して機器の小型化を
はかることが難しい． ■外囲器が大きくなり、例えば
ベレットのクラック、耐湿性劣化等による信頼性保証レ
ベルが低下する． ■低消′ｇｔ電力化に限界がある． 《発明が解決しようとする課Ｄ） ＣＣＤ型集積回路、バイポーラ型集積回路及びＣＭＯＳ
（ＮＭＯＳ）集積回路から成る従来の半導体集積回路
は、複数のＩＣ／ＬＳＩチップを１つの外囲器に収納す
るマルチチップ技術により形成されていた． このため
前述のようにシステムに対する適応性、高速化、ビン数
の削減と機器の小型化、信頼性、及び低消費電力化につ
いて、満足できる状態ではなく、又これら事項の改善に
ついての市場のニースは強い． 本発明の目的は、バイポーラ型集積回路とＭＯＳ型集積
回路（ＮＭＯＳ，ＣＭＯＳ）及びＣＣＤ型集積回路から
構戒される半導体集積回路において、従来のマルチチッ
プ技術の課題であるシステム対応性、動作の高速性、機
器の小型化、ピン数の削減、低消費電力等について改善
できる楕造の半導体集積回路とその製造方法を提供する
ことである。
［発明の楕成コ
（課題を解決するための手段）
本発明は、バイポーラ型集積回路、ＭＯＳ型集積回路（
ｃＭＯＳ，ＮＭＯＳ等）及びＣＣＤ型集積回路を１つの
半導体チップに搭載した、即ちオンチップ化した半導体
集積回路とその製造方法である． 即ち本発明の半導体集積回路は、（ａ ）低濃度の一導
電型半導体基板の主表面に露出して選択的に形成される
島状の反対導電型のエピタキシャル層と、（ｂ）前記エ
ピタキシャル層の前記露出面の周縁を囲むフィールド絶
縁物層と、（ｃ ）前記フィールド絶縁物層に連接し、
前記エピタキシャル層を包む高濃度の反対導電型埋め込
み層とを有し、且つ（ｄ ＞前記半導体基板の一導電型
表面層に形成されるＣＣＤ型集積回路と、（９）前記エ
ピタキシャル層に形成されるバイポーラ型集積回路と、
（ｆ）前記半導体基板の一導電型表面層及び他の前記エ
ピタキシャル層の両方の層又はいずれか一方の層に形成
されるＭＯＳ構造のトランジスタを有する集積回路とを
、具備することを特徴とするものである． なおＣＣＤ型集積回路は、ラインセンサやエリャセンサ
等の撮像素子或いはＣＯＤ遅延線素子等のように電荷結
合デバイスを有する集積回路である． なお本発明の半導体集積回路の！１！遣方法は、（イ）
低濃度の一導電型半導体基板の主表面から選択的に島状
の四部を掘る工程と、（ロ）前記凹部の内面に高濃度の
反対導電型不純物を拡散して埋め込み層を形或する工程
と、（ハ）エピタキシャル成長法により前記凹部を反対
導電型半導体で充填した後、前記基板の一導電型表面層
が現われるまで平坦化処理を行ない、前記基板の主表面
に露出する反対導電型のエピタキシャル層を形或する工
程と、（二〉前記反対導電型エピタキシャル層の露出面
の周縁を囲むフィールド絶縁物層を形成する工程と、（
ホ）前記半導体基板の一導電型表面層にＣＣＤ型集積回
路を形成する工程と、（へ）前記エピタキシャル層にバ
イポーラ型集積回路を形成する工程と、（ト）前記半導
体基板の一導電型表面層及び他の前記エピタキシャル層
の両方の層又はいずれか一方の層にＭＯＳ構造のトラン
ジスタを有する集積回路を形成する工程とを、具備する
ことを特徴とするものである．なお、前記（ホ）、（へ
）、（ト）の各項の形或工程で、共通のウエーハプロセ
スは同一工程とすることが望ましく、例えばＣＣＤ型集
積回路の一層目のゲート電・極とＭＯＳ構造のトランジ
スタ（ｃＭＯＳ，ＮＭＯＳ等）のゲート電極とが同一工
程で作られ、且つ同一材料であることは、本発明の望ま
しい実施態様である。
ｃＭＯＳ，ＮＭＯＳ等）及びＣＣＤ型集積回路を１つの
半導体チップに搭載した、即ちオンチップ化した半導体
集積回路とその製造方法である． 即ち本発明の半導体集積回路は、（ａ ）低濃度の一導
電型半導体基板の主表面に露出して選択的に形成される
島状の反対導電型のエピタキシャル層と、（ｂ）前記エ
ピタキシャル層の前記露出面の周縁を囲むフィールド絶
縁物層と、（ｃ ）前記フィールド絶縁物層に連接し、
前記エピタキシャル層を包む高濃度の反対導電型埋め込
み層とを有し、且つ（ｄ ＞前記半導体基板の一導電型
表面層に形成されるＣＣＤ型集積回路と、（９）前記エ
ピタキシャル層に形成されるバイポーラ型集積回路と、
（ｆ）前記半導体基板の一導電型表面層及び他の前記エ
ピタキシャル層の両方の層又はいずれか一方の層に形成
されるＭＯＳ構造のトランジスタを有する集積回路とを
、具備することを特徴とするものである． なおＣＣＤ型集積回路は、ラインセンサやエリャセンサ
等の撮像素子或いはＣＯＤ遅延線素子等のように電荷結
合デバイスを有する集積回路である． なお本発明の半導体集積回路の！１！遣方法は、（イ）
低濃度の一導電型半導体基板の主表面から選択的に島状
の四部を掘る工程と、（ロ）前記凹部の内面に高濃度の
反対導電型不純物を拡散して埋め込み層を形或する工程
と、（ハ）エピタキシャル成長法により前記凹部を反対
導電型半導体で充填した後、前記基板の一導電型表面層
が現われるまで平坦化処理を行ない、前記基板の主表面
に露出する反対導電型のエピタキシャル層を形或する工
程と、（二〉前記反対導電型エピタキシャル層の露出面
の周縁を囲むフィールド絶縁物層を形成する工程と、（
ホ）前記半導体基板の一導電型表面層にＣＣＤ型集積回
路を形成する工程と、（へ）前記エピタキシャル層にバ
イポーラ型集積回路を形成する工程と、（ト）前記半導
体基板の一導電型表面層及び他の前記エピタキシャル層
の両方の層又はいずれか一方の層にＭＯＳ構造のトラン
ジスタを有する集積回路を形成する工程とを、具備する
ことを特徴とするものである．なお、前記（ホ）、（へ
）、（ト）の各項の形或工程で、共通のウエーハプロセ
スは同一工程とすることが望ましく、例えばＣＣＤ型集
積回路の一層目のゲート電・極とＭＯＳ構造のトランジ
スタ（ｃＭＯＳ，ＮＭＯＳ等）のゲート電極とが同一工
程で作られ、且つ同一材料であることは、本発明の望ま
しい実施態様である。
（作用）
以下、一導電型をＰ型、反対導電型をＮ型とした場合に
ついて説明する． Ｎ型エピタキシャル層は、基板に露出する面を除き、フ
ィールド絶縁物層とＮ＋型埋め込み層とにより囲まれ，
且つ各エピタキシャル層の間には基板のＰ一型領域が介
在する。 動作中、Ｎ＋型埋め込み層とＰ一型基板とで
形成されるＮ＋Ｐ接合は逆バイアスされる． 従って基
板のＰ一型表面層と各エピタキシャル層とは、相互に良
好に分離され、ＣＣＤ型、バイポーラ型及びＭＯＳ型の
各集積回路を１つの半導体チップに搭載することが可能
となる． 又基板上の前記エピタキシャル層の配置パターン或いは
その層厚は、複雑な工程なしに随意変えられるので、シ
ステム機能に対応したｆ＆適の配置パターン又は層厚を
選択できる． オンチップ化したことにより電極間の配線は、従来のチ
ップ間のワイヤボンディング等による接続に代えて、チ
ップ上の電極配線膜を使用するので、配線長を大幅に削
減でき、動作の高速性が改善される． 又オンチップ化
により、ビン数の削減と装置の小型化が可能となる．
又従来のマルチチップ技術が複数チップより成るのに対
し、１つのチップにこれらの機能素子を搭載するので、
ベレットのクラック、耐湿性劣化等の発生確率は減少し
、信頼性保証レベルを向上できる． 又従来のバイポー
ラ型集積回路のａ能の一部を、低消費電力化に有利なＭ
ＯＳ型３Ａ積回路に負担させる等で装置の低消費電力化
をはかることができる．（実施例） 本発明の集積回路の第１の実施例を第１図に、又この第
ｌ実施例の集積回路の製造工程を第２図に示す． 第１図において、第１実施例の集積回路は、（ａ）Ｐ一
型シリコン基板１の主表面に露出して形成される島状の
Ｎ型エピタキシャル層（後工程で導電型がＰ型となった
領域も含む）４と、（ｂ）このエピタキシャル層の露出
面の周縁を囲むフィールド絶縁物（Ｓｉ Ｏ２９層２と
、（ｃ ）フィールド絶縁物Ｉｆ１２に連接し、エピタ
キシャル層４を包むＮ１型埋め込み層３と、（ｄ ）基
板１のＰ型表面層に形成されるＣＣＤ型ＩＣと、（ｅ
）エピタキシャル層４に形成されるバイポーラ型ＩＣと
、（ｆ ）他のエピタキシャル層４に形成されるＣＭＯ
Ｓ型ＩＣとを具備している． なお図面は模式的な断面
図で、ＣＣＤ型、バイポーラ型及びＣＭＯＳ型の各ＩＣ
の構成部分の一部を代表例として記載したものである． 次に第２図を参照して、第１実施例の集積回路の製造方
法を説明すると共に、併せて該回路の細部構造について
述べる． 約５０ΩＣＩＩのＰ一型シリコン基板ｌを温度１０００
℃で熱酸化し、厚さ１μ僧のシリコン酸化膜（Ｓ ＋
０２ ＪＢＩ） ２ａを形成する． 次にＣＭＯＳ型Ｉ
Ｃを形成する領域（ｃＭＯＳ部と略記）上及びバイポー
ラ型ＩＣを形成する領域（バイポーラ部）上の酸化Ｍ２
ａを、リングラフィ技術により選択的にエッチング除去
する． 残された酸化膜２ａをマスクにして、Ｐ一型シ
リコン基板１を弗酸／硝酸系の溶液で、約１０ＡＬＩ１
エッチングし、島状の凹部４ａを掘る．（第２図（ａ）
参照）次に四部４ａの内面からｓｂをドープし、約２０
Ω／口の高濃度のＮ＋型埋め込み層３を形成する．次に
シリコン酸化膜２ａをエッチング除去した後、エピタキ
シャル成長法によりＰ（リン）をドープした比抵抗２Ω
Ｃｌ、厚さ１０μ■のＮ型エピタキシャル層４を形成し
四部４ａを充填する．（第２図（ｂ）参照） 次に機械研磨及びラッピング技術により、Ｎ型エピタキ
シャル層を約１２μｍエッチング除去する．この際Ｎ４
型埋め込み層３が形成されていない領域上では、基板の
Ｐ一型表面層が完全に露出するまでエッチングする．（
第２図（ｃ）参照）次にＣＭＯＳ部のエピタキシャル層
４にＰウエル拡敗層５と、バイポーラ部のエピタキシャ
ル層４にコレクタコンタクトのための深い高濃度のＮ“
拡敗層６とを、１１００℃にて拡散する． 次に図示し
てないが温度１０００℃で熱酸化をして、厚さ９００Ｘ
のシリコン酸化膜を形成し、その上にＬＰＣＶＤ法によ
り厚さ２０００Ｘのシリコン窒化膜〈Ｓｉ Ｎｘ ＩＪ
！）を積層する． 次にリングラフィ技術により、活性
領域以外のシリコン窒化膜を除去する． 次にシリコン
窒化膜を除去した開口部より、フィールド反転防止のた
め、Ｐ一型シリコン基板上にＢ（ボロン）をイオン注入
した後、ＬＯＣＯＳ酸化を行ない、厚さ８０００Ｘのフ
ィールド酸化Ｊｌ！２を形成する． これによりフィー
ルド酸化膜２の直下にＰ一型反転防止層７が形成される
．次に耐酸化マスクとして使用したシリコン窒化Ｍ（厚
さ２０００Ｘ ）と前記シリコン酸化膜（厚さ９００
Ｘ ）とを除去する．（第２図（ｄ）参照）次にＣＣＤ
型ＩＣＩｉ域（ｃＣＤ部と略記）即ち基板１のＰ一型表
面層とＣＭＯＳ部のエピタキシャル層４の露出面とに、
１０００℃にて厚さ７００Ｘの第１ゲート酸化膜を形成
した後、ＣＣＤ部にはＰ（リン）を又ＣＭＯＳ部にはし
きい値電圧Ｖｔｈ制御用にＢ（ボロン）を、それぞれイ
オン注入する．次に厚さ４０００Ｘの不純物を含まない
第１ポリシリコン膜８を基板に堆積してから、不純物源
となるＰ（リン）を含む酸化膜を積層し、熱拡散してこ
の第１ポリシリコン１８を高不純物濃度の低抵抗膜とす
る。 次に第１ポリシリコンＷＡ８をＲＩＥ｛反応性イ
オンエッチング｝により、レジストをマズくとしてエッ
チングしてＣＯＤの第１層目のゲート電極８及びＭＯＳ
ＦＥＴのゲート電極８を形或する。 次に露出して
いる第１ゲート酸化膜をエッチング除去してから、温度
１ ０ ０ ０ ’Ｃにて厚さ７００大の第２ゲート酸
化膜を形成し、ＣＣＤ部に８（ボロン）をイオン注入し
、更にバイポーラ部に内部ベース層１０を形或するため
Ｂ（ボロン）のイオン注入を実施する． その後厚さ４
０００１の不純物を含まない第２ポリシリコン膜９を堆
積した後、不純物源となるＰ（リン）を含む酸化膜を積
層し、９５０℃にて熱拡敗して、この第２ポリシリコン
膜９を高濃度のＮ＋層とする． この第２ボリシリコン
ＩＩｉ９をレジストをマスクにしてＲＩＥにてエッチン
グし、第２層目のゲート電極９を形成する． 次にＣＣ
Ｄ部、ＣＭＯＳ部のＮＭＯＳ ＦＥＴのソース、ドレ
ーン領域、及びバイポーラ部のエミッタ領域等にＡＳを
イオン注入してから、９００℃、ドライ０２にて後酸化
し、次にＣＭＯＳ部のＰＭＯＳ ＦＥＴのソース、ド
レーン領域及びバイポーラ部の外部ベース領域にＢ（ボ
ロン）をイオン注入し、（ｃＶＤ （不純物を含まない
Ｓｉ Ｏ２）＋ＢＰＳＧ）ｐＡｌ ３を堆積した後、９
５０℃にてメルト処理及びリンゲッター処理を実施する
． これらの処理により、Ｐ＋拡散層ｌ１及びＮ＋拡散
層１２が活性化される．（第２図（ｅ）参照） 次にレジストをマスクにして、ＲＩＢにより、前記（ｃ
ＶＤ＋ＢＰＳＧ）膜１３をエッチングして、コンタクト
ホールを開口する。 次に厚さ８０００大を有するＡＩ
−Ｓｉ（１％）ｐｌ！１４をスパッタ法により形成して
から、レジストをマスクにしてＨＩＨによりこのＡＩ−
Ｓｉ ｐｌＡ１４をエッチングしてｔ ’ｆｆｉ配線ｗ
Ａ１４を形成する。 最後に４５０℃でホーミングガス
処理を施す．（第１図参照〉 本実施例では基板のＰ一型表面層にＣＣＤ型集積回路、
Ｎ”型埋め込み層３に包まれるＮ型エピタキシャル層４
にバイポーラ型集積回路、他のＮ型エピタキシャル層４
にＣＭＯＳ型集積回路をオンチップ化したものである．
又Ｎ型エピタキシャル層４の周辺にはＮ４型埋め込み
層３が｛ｌ／：在しており、寄生サイリスタのラッチア
ップに対して強い構造になっている． 次に本発明の集積回路の第２の実施例を第３図に示す．
同図は該集積回路の最終工程の断面図で、第１図又は
第２図と同じ符号は対応する部分を示すもので説明を省
略する． 本実施例では、基板１のＰ一型表面層にＣＣ
Ｄ型集積回路とＮＭＯＳ型集積回路を、又Ｎ＋型埋め込
み層３に包まれるＮ型エピタキシャル層４にバイポーラ
型集積回路をオンチップ化したものである． 次に本発明の集積回路の第３の実施例を第４図に示す．
本実施例は、第１実總例において、ＣＭＯＳ型集積回
路のうちＰＭＯＳ ＦＥＴをＮ型エピタキシャル層４
に、これと相補関係（ｃＯＩｌｐｌｅｎｅｎｔａｒｙ
）にあるＮＭＯＳ ＦＥＴを基板１のＰ一型表面層に
形成したものである． 即ち基板１のＰ一型表面層にＣ
ＣＤ型集積回路とＮＭＯＳＰＥＴとを、又Ｎ型エピタキ
シャル層４にバイポーラ型集積回路を、池のＮ型エピタ
キシャル層４に前記ＮＭＯＳ ＦＥＴと相補関係にあ
るＰＭＯＳ ＰＥＴをそれぞれ形成したものである．
なお第１ないし第３実施例のＣＭＯＳ及びＮＭＯＳ型集
積回路が、１つのチップに混載されていても、勿論差支
えない． 以上述べたように、Ｎ型エピタキシャル層は良好な素子
分離特性を有しＰ一型基板に島状に形成されるので、Ｃ
ＣＤ型、ＣＭＯＳ型、ＮＭＯＳ型及びバイポーラ型の各
々の素子又は集積回路をシステムに対応してＩ＆適にオ
ンチップ化して製造が可能であり、他の技術に比較して
有力な技術といえる． 又上記実施例ではエピタキシャ
ル層の厚さは約１０μＩであるが、Ｐ一型基板のエッチ
ング量、Ｎ型エピタキシャル層の研磨及びラツピング量
を変えることにより、Ｎ型エピタキシャル層の厚さを随
意に変えることが可能であり、種々の耐圧のバイポーラ
型素子を複雑な工程なしに製造できる． ［発明の効果］ 本発明の半導体集積回路においては、フィールド絶縁膜
と高濃度の埋め込み層とにより包囲された島状のエピタ
キシャル層が低濃度の基板内に互いに分離されて配設さ
れたもので、又この集積回路は、本発明の製造方法によ
り、複雑な工程を用いることなしに形或できる． これ
によりＣＣＤ型、バイポーラ型、ＭＯＳ型（ｃＭＯＳ，
ＮＭＯＳ）の各集積回路は、１つの半導体チップに効率
よく搭載することが可能となった。 前記各集積回路を
オンチップ化することにより、従来のマルチチップ技術
の課題であるシステムに対する対応性、動作の高速性、
機器の小型化、ビン数の削減、低消′ｆ！ｔｔ力等につ
いて改善することができる．
ついて説明する． Ｎ型エピタキシャル層は、基板に露出する面を除き、フ
ィールド絶縁物層とＮ＋型埋め込み層とにより囲まれ，
且つ各エピタキシャル層の間には基板のＰ一型領域が介
在する。 動作中、Ｎ＋型埋め込み層とＰ一型基板とで
形成されるＮ＋Ｐ接合は逆バイアスされる． 従って基
板のＰ一型表面層と各エピタキシャル層とは、相互に良
好に分離され、ＣＣＤ型、バイポーラ型及びＭＯＳ型の
各集積回路を１つの半導体チップに搭載することが可能
となる． 又基板上の前記エピタキシャル層の配置パターン或いは
その層厚は、複雑な工程なしに随意変えられるので、シ
ステム機能に対応したｆ＆適の配置パターン又は層厚を
選択できる． オンチップ化したことにより電極間の配線は、従来のチ
ップ間のワイヤボンディング等による接続に代えて、チ
ップ上の電極配線膜を使用するので、配線長を大幅に削
減でき、動作の高速性が改善される． 又オンチップ化
により、ビン数の削減と装置の小型化が可能となる．
又従来のマルチチップ技術が複数チップより成るのに対
し、１つのチップにこれらの機能素子を搭載するので、
ベレットのクラック、耐湿性劣化等の発生確率は減少し
、信頼性保証レベルを向上できる． 又従来のバイポー
ラ型集積回路のａ能の一部を、低消費電力化に有利なＭ
ＯＳ型３Ａ積回路に負担させる等で装置の低消費電力化
をはかることができる．（実施例） 本発明の集積回路の第１の実施例を第１図に、又この第
ｌ実施例の集積回路の製造工程を第２図に示す． 第１図において、第１実施例の集積回路は、（ａ）Ｐ一
型シリコン基板１の主表面に露出して形成される島状の
Ｎ型エピタキシャル層（後工程で導電型がＰ型となった
領域も含む）４と、（ｂ）このエピタキシャル層の露出
面の周縁を囲むフィールド絶縁物（Ｓｉ Ｏ２９層２と
、（ｃ ）フィールド絶縁物Ｉｆ１２に連接し、エピタ
キシャル層４を包むＮ１型埋め込み層３と、（ｄ ）基
板１のＰ型表面層に形成されるＣＣＤ型ＩＣと、（ｅ
）エピタキシャル層４に形成されるバイポーラ型ＩＣと
、（ｆ ）他のエピタキシャル層４に形成されるＣＭＯ
Ｓ型ＩＣとを具備している． なお図面は模式的な断面
図で、ＣＣＤ型、バイポーラ型及びＣＭＯＳ型の各ＩＣ
の構成部分の一部を代表例として記載したものである． 次に第２図を参照して、第１実施例の集積回路の製造方
法を説明すると共に、併せて該回路の細部構造について
述べる． 約５０ΩＣＩＩのＰ一型シリコン基板ｌを温度１０００
℃で熱酸化し、厚さ１μ僧のシリコン酸化膜（Ｓ ＋
０２ ＪＢＩ） ２ａを形成する． 次にＣＭＯＳ型Ｉ
Ｃを形成する領域（ｃＭＯＳ部と略記）上及びバイポー
ラ型ＩＣを形成する領域（バイポーラ部）上の酸化Ｍ２
ａを、リングラフィ技術により選択的にエッチング除去
する． 残された酸化膜２ａをマスクにして、Ｐ一型シ
リコン基板１を弗酸／硝酸系の溶液で、約１０ＡＬＩ１
エッチングし、島状の凹部４ａを掘る．（第２図（ａ）
参照）次に四部４ａの内面からｓｂをドープし、約２０
Ω／口の高濃度のＮ＋型埋め込み層３を形成する．次に
シリコン酸化膜２ａをエッチング除去した後、エピタキ
シャル成長法によりＰ（リン）をドープした比抵抗２Ω
Ｃｌ、厚さ１０μ■のＮ型エピタキシャル層４を形成し
四部４ａを充填する．（第２図（ｂ）参照） 次に機械研磨及びラッピング技術により、Ｎ型エピタキ
シャル層を約１２μｍエッチング除去する．この際Ｎ４
型埋め込み層３が形成されていない領域上では、基板の
Ｐ一型表面層が完全に露出するまでエッチングする．（
第２図（ｃ）参照）次にＣＭＯＳ部のエピタキシャル層
４にＰウエル拡敗層５と、バイポーラ部のエピタキシャ
ル層４にコレクタコンタクトのための深い高濃度のＮ“
拡敗層６とを、１１００℃にて拡散する． 次に図示し
てないが温度１０００℃で熱酸化をして、厚さ９００Ｘ
のシリコン酸化膜を形成し、その上にＬＰＣＶＤ法によ
り厚さ２０００Ｘのシリコン窒化膜〈Ｓｉ Ｎｘ ＩＪ
！）を積層する． 次にリングラフィ技術により、活性
領域以外のシリコン窒化膜を除去する． 次にシリコン
窒化膜を除去した開口部より、フィールド反転防止のた
め、Ｐ一型シリコン基板上にＢ（ボロン）をイオン注入
した後、ＬＯＣＯＳ酸化を行ない、厚さ８０００Ｘのフ
ィールド酸化Ｊｌ！２を形成する． これによりフィー
ルド酸化膜２の直下にＰ一型反転防止層７が形成される
．次に耐酸化マスクとして使用したシリコン窒化Ｍ（厚
さ２０００Ｘ ）と前記シリコン酸化膜（厚さ９００
Ｘ ）とを除去する．（第２図（ｄ）参照）次にＣＣＤ
型ＩＣＩｉ域（ｃＣＤ部と略記）即ち基板１のＰ一型表
面層とＣＭＯＳ部のエピタキシャル層４の露出面とに、
１０００℃にて厚さ７００Ｘの第１ゲート酸化膜を形成
した後、ＣＣＤ部にはＰ（リン）を又ＣＭＯＳ部にはし
きい値電圧Ｖｔｈ制御用にＢ（ボロン）を、それぞれイ
オン注入する．次に厚さ４０００Ｘの不純物を含まない
第１ポリシリコン膜８を基板に堆積してから、不純物源
となるＰ（リン）を含む酸化膜を積層し、熱拡散してこ
の第１ポリシリコン１８を高不純物濃度の低抵抗膜とす
る。 次に第１ポリシリコンＷＡ８をＲＩＥ｛反応性イ
オンエッチング｝により、レジストをマズくとしてエッ
チングしてＣＯＤの第１層目のゲート電極８及びＭＯＳ
ＦＥＴのゲート電極８を形或する。 次に露出して
いる第１ゲート酸化膜をエッチング除去してから、温度
１ ０ ０ ０ ’Ｃにて厚さ７００大の第２ゲート酸
化膜を形成し、ＣＣＤ部に８（ボロン）をイオン注入し
、更にバイポーラ部に内部ベース層１０を形或するため
Ｂ（ボロン）のイオン注入を実施する． その後厚さ４
０００１の不純物を含まない第２ポリシリコン膜９を堆
積した後、不純物源となるＰ（リン）を含む酸化膜を積
層し、９５０℃にて熱拡敗して、この第２ポリシリコン
膜９を高濃度のＮ＋層とする． この第２ボリシリコン
ＩＩｉ９をレジストをマスクにしてＲＩＥにてエッチン
グし、第２層目のゲート電極９を形成する． 次にＣＣ
Ｄ部、ＣＭＯＳ部のＮＭＯＳ ＦＥＴのソース、ドレ
ーン領域、及びバイポーラ部のエミッタ領域等にＡＳを
イオン注入してから、９００℃、ドライ０２にて後酸化
し、次にＣＭＯＳ部のＰＭＯＳ ＦＥＴのソース、ド
レーン領域及びバイポーラ部の外部ベース領域にＢ（ボ
ロン）をイオン注入し、（ｃＶＤ （不純物を含まない
Ｓｉ Ｏ２）＋ＢＰＳＧ）ｐＡｌ ３を堆積した後、９
５０℃にてメルト処理及びリンゲッター処理を実施する
． これらの処理により、Ｐ＋拡散層ｌ１及びＮ＋拡散
層１２が活性化される．（第２図（ｅ）参照） 次にレジストをマスクにして、ＲＩＢにより、前記（ｃ
ＶＤ＋ＢＰＳＧ）膜１３をエッチングして、コンタクト
ホールを開口する。 次に厚さ８０００大を有するＡＩ
−Ｓｉ（１％）ｐｌ！１４をスパッタ法により形成して
から、レジストをマスクにしてＨＩＨによりこのＡＩ−
Ｓｉ ｐｌＡ１４をエッチングしてｔ ’ｆｆｉ配線ｗ
Ａ１４を形成する。 最後に４５０℃でホーミングガス
処理を施す．（第１図参照〉 本実施例では基板のＰ一型表面層にＣＣＤ型集積回路、
Ｎ”型埋め込み層３に包まれるＮ型エピタキシャル層４
にバイポーラ型集積回路、他のＮ型エピタキシャル層４
にＣＭＯＳ型集積回路をオンチップ化したものである．
又Ｎ型エピタキシャル層４の周辺にはＮ４型埋め込み
層３が｛ｌ／：在しており、寄生サイリスタのラッチア
ップに対して強い構造になっている． 次に本発明の集積回路の第２の実施例を第３図に示す．
同図は該集積回路の最終工程の断面図で、第１図又は
第２図と同じ符号は対応する部分を示すもので説明を省
略する． 本実施例では、基板１のＰ一型表面層にＣＣ
Ｄ型集積回路とＮＭＯＳ型集積回路を、又Ｎ＋型埋め込
み層３に包まれるＮ型エピタキシャル層４にバイポーラ
型集積回路をオンチップ化したものである． 次に本発明の集積回路の第３の実施例を第４図に示す．
本実施例は、第１実總例において、ＣＭＯＳ型集積回
路のうちＰＭＯＳ ＦＥＴをＮ型エピタキシャル層４
に、これと相補関係（ｃＯＩｌｐｌｅｎｅｎｔａｒｙ
）にあるＮＭＯＳ ＦＥＴを基板１のＰ一型表面層に
形成したものである． 即ち基板１のＰ一型表面層にＣ
ＣＤ型集積回路とＮＭＯＳＰＥＴとを、又Ｎ型エピタキ
シャル層４にバイポーラ型集積回路を、池のＮ型エピタ
キシャル層４に前記ＮＭＯＳ ＦＥＴと相補関係にあ
るＰＭＯＳ ＰＥＴをそれぞれ形成したものである．
なお第１ないし第３実施例のＣＭＯＳ及びＮＭＯＳ型集
積回路が、１つのチップに混載されていても、勿論差支
えない． 以上述べたように、Ｎ型エピタキシャル層は良好な素子
分離特性を有しＰ一型基板に島状に形成されるので、Ｃ
ＣＤ型、ＣＭＯＳ型、ＮＭＯＳ型及びバイポーラ型の各
々の素子又は集積回路をシステムに対応してＩ＆適にオ
ンチップ化して製造が可能であり、他の技術に比較して
有力な技術といえる． 又上記実施例ではエピタキシャ
ル層の厚さは約１０μＩであるが、Ｐ一型基板のエッチ
ング量、Ｎ型エピタキシャル層の研磨及びラツピング量
を変えることにより、Ｎ型エピタキシャル層の厚さを随
意に変えることが可能であり、種々の耐圧のバイポーラ
型素子を複雑な工程なしに製造できる． ［発明の効果］ 本発明の半導体集積回路においては、フィールド絶縁膜
と高濃度の埋め込み層とにより包囲された島状のエピタ
キシャル層が低濃度の基板内に互いに分離されて配設さ
れたもので、又この集積回路は、本発明の製造方法によ
り、複雑な工程を用いることなしに形或できる． これ
によりＣＣＤ型、バイポーラ型、ＭＯＳ型（ｃＭＯＳ，
ＮＭＯＳ）の各集積回路は、１つの半導体チップに効率
よく搭載することが可能となった。 前記各集積回路を
オンチップ化することにより、従来のマルチチップ技術
の課題であるシステムに対する対応性、動作の高速性、
機器の小型化、ビン数の削減、低消′ｆ！ｔｔ力等につ
いて改善することができる．
第１図は本発明の半導体集積回路の第１実施例の断面図
、第２図は第１図の半導体集積回路の製造工程を示す断
面図、第３図は本発明の半導体集積回路の第２実施例の
断面図、第４図は本発明の半導体集積回路の第３実施例
の一部省略断面図である． １・・・低濃度の一導電型半導体基板（Ｐ一型シリコン
基板）、 ２・・・フィールド絶縁物層（フィールド
酸化ＪＥｉ！）、 ３・・・高濃度の反対導電型埋め込
み層《Ｎ＋型埋め込み層〉、 ４・・・反対導電型エピ
タキシャル層（Ｎ型エピタキシャル層）、 ５・・・Ｐ
ウエル拡散層、 ６・・・深いＮ＋拡散層、 ７・・・
Ｐ一型反転防止層、 ８・・・第１ポリシリコン膜、９
・・・第２ポリシリコン膜、 １０・・・Ｐ型内部ペー
ス層、 １１・・・Ｐ＋拡散層、 １２・・・Ｎ′
″拡散層、ｌ３・・・（ｃＶＤ＋ＢＰＳＧ）Ｉ模、 １
４・・・ＡＩ−８１膜． ｌ 一導電型半導体基板 ７ Ｐ一型反転肪止層 ２：フイーｌレド昶呻釦智 ８：第１ポリシリコン展 ３ 反対導電型埋込み層 ９：第２ポリシリコン展 ４ 反対導電型エピタキシャル層 １１ Ｐ′″拡散層 １２ Ｎ′″拡散層 第 １ 図 （ｄ） 第 ２ 図（２） 第 ２ 図〈１） ｌ＋−ＣＣＤ型ＩＣ）一一ＮＭＯＳ型ＩＣ＋バイポーラ
型ＩＣ←第 ３ 図
、第２図は第１図の半導体集積回路の製造工程を示す断
面図、第３図は本発明の半導体集積回路の第２実施例の
断面図、第４図は本発明の半導体集積回路の第３実施例
の一部省略断面図である． １・・・低濃度の一導電型半導体基板（Ｐ一型シリコン
基板）、 ２・・・フィールド絶縁物層（フィールド
酸化ＪＥｉ！）、 ３・・・高濃度の反対導電型埋め込
み層《Ｎ＋型埋め込み層〉、 ４・・・反対導電型エピ
タキシャル層（Ｎ型エピタキシャル層）、 ５・・・Ｐ
ウエル拡散層、 ６・・・深いＮ＋拡散層、 ７・・・
Ｐ一型反転防止層、 ８・・・第１ポリシリコン膜、９
・・・第２ポリシリコン膜、 １０・・・Ｐ型内部ペー
ス層、 １１・・・Ｐ＋拡散層、 １２・・・Ｎ′
″拡散層、ｌ３・・・（ｃＶＤ＋ＢＰＳＧ）Ｉ模、 １
４・・・ＡＩ−８１膜． ｌ 一導電型半導体基板 ７ Ｐ一型反転肪止層 ２：フイーｌレド昶呻釦智 ８：第１ポリシリコン展 ３ 反対導電型埋込み層 ９：第２ポリシリコン展 ４ 反対導電型エピタキシャル層 １１ Ｐ′″拡散層 １２ Ｎ′″拡散層 第 １ 図 （ｄ） 第 ２ 図（２） 第 ２ 図〈１） ｌ＋−ＣＣＤ型ＩＣ）一一ＮＭＯＳ型ＩＣ＋バイポーラ
型ＩＣ←第 ３ 図
Claims (1)
- 【特許請求の範囲】 １（ａ）低濃度の一導電型半導体基板の主表面に露出し
て選択的に形成される島状の反対導電型のエピタキシャ
ル層と、（ｂ）前記エピタキシャル層の前記露出面の周
縁を囲むフィールド絶縁物層と、（ｃ）前記フィールド
絶縁物層に連接し、前記エピタキシャル層を包む高濃度
の反対導電型埋め込み層とを有し、且つ（ｄ）前記半導
体基板の一導電型表面層に形成されるＣＣＤ型集積回路
と、（ｅ）前記エピタキシャル層に形成されるバイポー
ラ型集積回路と、（ｆ）前記半導体基板の一導電型表面
層及び他の前記エピタキシャル層の両方の層又はいずれ
か一方の層に形成されるＭＯＳ構造のトランジスタを有
する集積回路とを、具備することを特徴とする半導体集
積回路。 ２（イ）低濃度の一導電型半導体基板の主表面から選択
的に島状の凹部を掘る工程と、（ロ）前記凹部の内面に
高濃度の反対導電型不純物を拡散して埋め込み層を形成
する工程と、（ハ）エピタキシャル成長法により前記凹
部を反対導電型半導体で充填した後、前記基板の一導電
型表面層が現われるまで平坦化処理を行ない、前記基板
の主表面に露出する反対導電型のエピタキシャル層を形
成する工程と、（ニ）前記反対導電型エピタキシャル層
の露出面の周縁を囲むフィールド絶縁物層を形成する工
程と、（ホ）前記半導体基板の一導電型表面層にＣＣＤ
型集積回路を形成する工程と、（へ）前記エピタキシャ
ル層にバイポーラ型集積回路を形成する工程と、（ト）
前記半導体基板の一導電型表面層及び他の前記エピタキ
シャル層の両方の層又はいずれか一方の層にＭＯＳ構造
のトランジスタを有する集積回路を形成する工程とを、
具備することを特徴とする半導体集積回路の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160055A JPH07105456B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体集積回路とその製造方法 |
| DE69025989T DE69025989T2 (de) | 1989-06-22 | 1990-06-22 | Integrierte Halbleiterschaltung und Verfahren zu deren Herstellung |
| KR1019900009245A KR930005505B1 (ko) | 1989-06-22 | 1990-06-22 | 반도체 집적회로와 그 제조방법 |
| EP90111880A EP0404180B1 (en) | 1989-06-22 | 1990-06-22 | Semiconductor integrated circuit and method of making the same |
| US07/784,605 US5198880A (en) | 1989-06-22 | 1991-10-28 | Semiconductor integrated circuit and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160055A JPH07105456B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324759A true JPH0324759A (ja) | 1991-02-01 |
| JPH07105456B2 JPH07105456B2 (ja) | 1995-11-13 |
Family
ID=15706933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160055A Expired - Fee Related JPH07105456B2 (ja) | 1989-06-22 | 1989-06-22 | 半導体集積回路とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0404180B1 (ja) |
| JP (1) | JPH07105456B2 (ja) |
| KR (1) | KR930005505B1 (ja) |
| DE (1) | DE69025989T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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