JPH01164064A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は超高速、高集積、半導体メモリのための半導体
装置に関するもので、特にＢｉＣＭＯＳＤＲＡＭ　（Ｂ
ｉｐｏｌａｒ−ＣＭＯＳ　　ダイナミックＲＡＭ）に関
する。

（従来の技術） 従来の、いわゆるＢｉ　ＣＭＯＳ　　ＤＲＡＭにおける
素子間分離についてはアイ・イー・デイ−・エム・テク
ニカル・ダイジェスト（ＩＥＤＭ。

１　９　８　６、　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓ
ｔ　）　１　９　８　６年第８０２頁から第８０４頁に
おいて論じられている。

（発明が解決しようとする問題点） 上記従来技術では、素子間分離、特にバイポーラトラン
ジスタ間の分離としては逆バイアスされたＰＮ接合で各
素子を分離するＰＮ接合分離が採用されていた。

この代表的な構造としては、たとえばＰ型基板の上にＮ
型エピタキシャル層を成長させ、このＮ型エピタキシャ
ル層に分離用のＰ型不純物を前記Ｐ型基板に達する深さ
まで拡散し、Ｐ型シリコンの中に、孤立したＮ型の島を
たくさん形成させるものがある。

しかし、該ＰＮ接合分離では、バイポーラトランジスタ
の寄生容量、特にコレクタ・基板間容量が大きくなり、
高速化の妨げとなっていた。

この寄生容量を低減する方法として、バイポーラＬＳＩ
　（ＭＯＳＦＥＴを使用しない）では、素子間分離用の
溝を形成した後、その溝をＳｌＯ□や、多結晶Ｓｔで埋
めた、いわゆるＵ−アイソレーション、トレンチアイソ
レーション（以後総称として溝分離と記す）を使用して
いた。

しかし、この溝分離構造では、溝部分に応力が集中した
場合に歪みが生じる可能性が高く、さらに、製造工程も
著しく増えるため、製造歩留りや信頼性の低下、または
価格の高騰という問題が生じた。

本発明の目的は、上記した問題点を解決し、製造工程を
増やすこと無く簡単に製造でき、しかも小型で、信頼性
も高い素子間分離用の溝およびメモリセルの容量形成用
の溝を有する半導体装置を提供するものである。

（問題点を解決するための手段） 上記した問題点を解決するために、本発明は、バイポー
ラトランジスタを他の半導体素子から分離するための分
離用溝、およびメモリセルの容量を形成するための容ｍ
形成用溝を半導体基板に穿設し、分離用溝内部を、抜溝
の内側全表面に絶縁膜を形成することによって周囲の半
導体領域から浮遊状態に保ち、メモリセルの容量形成用
溝内部には、抜溝の内側に絶縁層および弾力性を有する
導電層を交互に形成し、対向する導電層間に容量を形成
する。

さらに、本発明は、溝内部の前記対向する導電層の一方
を、容量形成用溝底面に接する半導体領域に接続するこ
とによって固定電位に保ち、該半導体領域を、隣接する
容量形成用溝底面に同様に形成される半導体領域に接続
すことによって、前記２種の溝をほとんど同じ工程で形
成できるようにした点に特徴がある。

（作用） このような構成とすれば、製造工程を増加させること無
しに、バイポーラトランジスタ部の寄生容量の発生しに
くい素子間分離用の溝、およびＣＭＯＳ　　ＦＥＴによ
って構成されるメモリセルの容量形成用の溝が同時に形
成される。

さらに、ＣＭＯＳ　　ＦＥＴの容量形成用の溝底部に形
成された不純物濃度の濃い半導体部分が、隣接する容量
形成用の溝底面に同時に形成された不純物濃度の濃い半
導体部分に接続されるようにすれば、前記溝内部の導体
部分を個々に外部の固定電位に接続することなく、該導
体部分の電位（プレート電位）を全メモリセルで同電位
にできるので、小型化が可能となる。

さらに、素子間分離用の溝内部には、絶縁物および弾力
性ををする導体が交互に形成されているので、基板の力
学的な歪を吸収し信頼性が向上する。

（実施例） 以下に、本発明の半導体装置の一実施例を図を用いて説
明する。

第１図は、本発明の半導体装置をＢ　Ｌ　ＣＭＯ３ＤＲ
ＡＭに適用した一実施例の構造を示した断面図である。

第１図において、Ｐ型基板１０の表面にはＮ＋埋込層１
１およびＰ＋埋込層３１がイオン打込み、あるいは拡散
といった従来の技術により形成され、その上には、それ
ぞれ高抵抗のＮウェル１　（Ｎ型エピタキシャル層）お
よびＰウェル２　（Ｐ型エピタキシャル層）がエピタキ
シャル成長の技術によって形成されている。

１２はバイポーラトランジスタを素子間分離するための
溝であり、動作速度の高速化の観点から、寄生容量を発
生しない構成となっている。３２はメモリセルの容量を
形成するための溝であり、記憶情報を電荷として保持す
るための容量を持つ構成となっている。

前記素子間分離するための溝１２およびメモリセルの容
量を形成するための溝３２は、前記Ｎウェル１およびＰ
ウェル２が形成された後、選択エツチングによって形成
され、その後、５ｔ０２などの絶縁膜１６．３５および
Ｎ＋多結晶ＳＬなどの導電層１５．１７および３４．３
６が交互に形成される。

次に、全面にわたって絶縁膜８０が形成され、その後、
所定の部分の絶縁膜８０が取除かれ、半導体領域７１．
７２．７３．７４．７５がイオン打込み、あるいは拡散
により形成される。

つづいて、全面にわたってＡＩ（アルミ）などの金属薄
膜を蒸着した後素子間のアルミ膜をエツチングにより取
除くことによって各素子の電極７６が形成される。

次に、第１図に示した前記素子間分離溝１２およびメモ
リセル容量形成溝３２の構造について、第２図を用いて
さらに詳細に説明する。

第２図はメモリセル容量形成溝３２の構造を示した拡大
断面図であり、第１図と同一の符号は、同一または同等
部分を表している。同図において３３．６２は、それぞ
れ該メモリセル容量形成溝３２の底部にイオン打込みに
よって形成されたＰ十領域、および拡散によって形成さ
れたＮ＋領領域示している。

該Ｎ＋多結晶５ｉ３４は、その電位（プレート電位）を
任意に選択できるようにするため、Ｐ基板１０とはＰＮ
接合により分離された構造になっている。

このプレート電位は全メモリセルで同電位としているた
め、溝底面を５ＩＯ２膜で覆ってしまうと、多結晶Ｓｔ
層３４を外部の固定電位へ接続するための領域が必要と
なりセル面積が大きくなる。

こめため、溝の底面の８１０゜膜を取除き、その下のＳ
ｉ層をＮ　形とし、このＮ＋層６２を隣接するメモリセ
ルのＮ　層に接続すれば、改めて外部へ接続するための
領域が不必要となり、メモリセル面積は最少で良いこと
となる。

また、プレート電位をＰ基板１０の電位と同じにして良
い場合は、Ｎ＋層６２を設ける必要がなく、直接Ｐ＋層
３３を設けるようにしてもよい（第９図）。いずれにし
てもＮ　多結晶Ｓｉ３４を固定電位に接続する必要があ
り、これは、例えば溝底面の５ｌｏ２膜を取除くことに
よって行うことが望ましい。

第３図はバイポーラトランジスタの素子間分離溝１２の
構造を示した説明図であり、第１図および第２図と同一
の符号は、同一または同等部分を表している。

１３は、該素子間分離溝１２の底部にイオン打込みによ
って形成されたＰ　領域を示し、６３は、電極７６の下
部にイオン打込み、あるいは拡散によって形成されるバ
イポーラのＮ＋コレクタ領域を示している。

同図においては、上記したメモリセル容量形成溝３２の
構造とは異なり、該素子間分離溝１２の底面のＳ　ｉｏ
　２膜１６は取除かれていない。これは、Ｎ＋多結晶５
ｉ１５を絶縁膜１６によってフローティング状態（浮遊
状態）に保ち、前記バイポーラのコレクタ領域６３との
間に寄生８二が発生することを防ぐためである。

さらに、前記素子間分離溝１２の内部構造によれば、弾
力性を有する多結晶Ｓ１領域１５および１７が内側の８
１０□膜１６で分離された二重構造となっているため、
力学的歪の発生を防止する効果もあり、８１層中の結晶
欠陥の発生をも抑制することができる。

以下に、本発明の特徴である前記素子間分離溝１２およ
びメモリセル容量形成溝３２の形成方法を、図を用いて
説明する。

第４図は、前記素子間分離溝１２およびメモリセル容量
形成溝３２の部分拡大図であり、９は絶縁膜を示し、そ
の他、第１図と同一の符号は、同一または同等部分を表
している。

上記した構成を有する本発明を適用したＢｉＣＭＯ８Ｄ
ＲＡＭでは、はじめに、Ｐ型基板１０の表面に、Ｎ　埋
込層１１およびＰ　埋込層３１をイオン打込み、あるい
は拡散といった従来の技術により形成する。

次いで、その上に、それぞれ高抵抗のＮウェルおよびＰ
ウェルを、通常のエピタキシャル成長の技術によって形
成する。

つづいて、選択エツチング方法によって素子間分離溝を
形成する部分、およびメモリ用の容量溝を形成する部分
に、それぞれ溝１２、および溝３２を形成し、その後、
溝形成に使用したマスク（図示せず）をそのまま使用し
、それぞれの溝の底部にイオン打込みによってＰ＋領域
１３．３３を形成する。

マスク材を除却した後、表面全面に絶縁膜９を形成する
。ここでは、熱酸化法によりＳｉＯ□膜を形成した。

次に第５図に示す様に、レジストマスク１４により素子
間分離領域の溝１２（図の左半分）を被覆し、メモリセ
ル容量領域（図の右半分）の溝３２の底面の酸化膜９を
異方性のドライエツチングにより除却する。この除却法
によれば溝３２の側面の５ＩＯ２膜９は除却されない。

第６図に示す様に、全面にＮ＋多結晶Ｓｔを形成した後
、溝内のＮ＋多結晶８１１５．３４のみを残して他を除
却する。

さらに、Ｎ　多結晶Ｓｔ　１５．３４の上に絶縁膜１６
．３５を形成する。この絶縁膜は、ｓｔｏ　　または８
１３Ｎ４膜、あるいは５１０２と８１３Ｎ４膜との複合
膜であってもよい。ここでは複合膜を使用した。

次に、第７図に示すように、Ｎ　の多結晶Ｓ１を全面に
形成した後、溝領域１２．３２及びＮＭＯ８のソースま
たはドレイン領域に接続する領域、ならびに配線として
使用する領域を残して除却する。なお、第７図では、溝
領域に残されたＮ＋多結晶Ｓｉｌ’ｊ、３６のみが示さ
れている。

次に、第８図に示す様に、素子間分離領域、又は溝容量
部の一部、さらには、０ＭＯ３のアイソレーション部等
を湿式の熱酸化法により５１０２膜とする。また、溝容
量部の底面では、多結晶Ｓｉ中のＮ形不純物が、多結晶
Ｓ１膜形成後の熱処理によって８１単結晶側に拡散する
ので　Ｎ＋領域６２が形成される。

以上に示した実施例では、メモリセル容量溝３２の底面
にＮ　を形成し、下側の多結晶Ｓ１に任意の電位を加え
るように説明したが、第９図に示すように下側の多結晶
ＳｌをＰ　とし、Ｎ　領域を形成しなくともよい。

この場合には、下側の多結晶５１３４はＰ基板１０と同
電位となる。なお、第９図において、第１図と同一の符
号は同一または同等部分を表わしている。

また、以上では、本発明をＢｉＣＭＯ８ＤＲＡＭに″つ
いて適用した例について述べたが、ＢＬＣＭＯ８構造を
利用したいかなるＬＳＩ（例えば、スタティックＲＡＭ
）にも適用が可能なことは自明である。

（発明の効果） 本発明によれば、バイポーラの寄生容量が低減されるた
めの高速化が可能となり、また分離領域の面積を狭くす
ることができるため高集積化が可能である。また、バイ
ポーラトランジスタの素子間分離溝とメモリセルの容量
形成溝とを同時に（共通の工程で）形成できるた゛め、
工程が簡略化され、低価格化を可能とすると同時に、高
信頼性をも実現することができる。さ゛らに、前記溝内
部が絶縁膜と弾力性を有する導体との二重構造となるた
め歪を緩和することが出来、信頼性をさらに向上できる
。

【図面の簡単な説明】 第１図は本発明の半導体装置をＢｉＣＭＯ８ＤＲＡＭに
適用した一実施例の構造を示した断面図である。 第２図はメモリセル容量溝３２の構造を示した拡大断面
図である。 第３図は素子間分離溝１２の構造を示した拡大断面図で
ある。 第４図ないし第８図は本発明の半導体装置の種々の製造
過程での構造を示した断面図である。 第９図は本発明の他の一実施例の構造を示した断面図で
ある。

Claims (7)

【特許請求の範囲】
1. （１）バイポーラトランジスタと、ＣＭＯＳＦＥＴによ
   って構成されるメモリセルとを同一基板上に形成した半
   導体装置において、 該バイポーラトランジスタを他の半導体素子から分離す
   るための分離用溝およびメモリセルの容量を形成するた
   めの容量形成用溝が前記基板に穿設され、 分離用溝内部は該溝の内側全表面に形成された絶縁膜に
   よって周囲の半導体領域から浮遊状態に保たれ、 該メモリセルの容量形成用溝内部には、絶縁層および導
   電層が交互に形成され、対向する導電層間に容量が形成
   され、一方の導電層は固定電位に接続されていることを
   特徴とする半導体装置。
2. （２）前記容量形成用の導電層の固定電位への接続は、
   該溝内部の側面のみに絶縁膜を形成し、該溝内部の導電
   層の一つを溝底面に接する半導体領域に接続することに
   よって行われたことを特徴とする前記特許請求の範囲第
   １項記載の半導体装置。
3. （３）前記溝底面に接する半導体領域は、前記基板と同
   一の導電型であることを特徴とする前記特許請求の範囲
   第２項記載の半導体装置。
4. （４）前記溝底面に接する半導体領域は、前記基板と反
   対の導電型であることを特徴とする前記特許請求の範囲
   第２項記載の半導体装置。
5. （５）前記溝底面に接する半導体領域は、隣接する溝底
   面に同様に形成された半導体領域に接続されていること
   を特徴とする前記特許請求の範囲第１項または第２項記
   載の半導体装置。
6. （６）前記素子間分離のための溝内部および容量形成用
   の溝内部には、絶縁体および弾力性を有する導体が充填
   されていることを特徴とする前記特許請求の範囲第１項
   または第２項記載の半導体装置。
7. （７）前記素子間分離のための溝内部は、絶縁体と、弾
   力性を有する導体とが交互に形成された多層構造である
   ことを特徴とする前記特許請求の範囲第１項または第２
   項記載の半導体装置。