KR20150042612A - 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법 Download PDF

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KR20150042612A
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gate
semiconductor chip
semiconductor substrate
trench
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박재화
문광진
박병률
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삼성전자주식회사
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    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81469—Platinum [Pt] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81481—Tantalum [Ta] as principal constituent
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Abstract

반도체 기판 내의 셀 영역에 게이트 트렌치가 형성된다. 상기 게이트 트렌치 내에 게이트 전극이 배치된다. 상기 게이트 전극 및 상기 반도체 기판 사이에 게이트 유전 막이 형성된다. 상기 반도체 기판 내의 주변 회로 영역에 웰(well)이 형성된다. 상기 웰(well) 내에 상기 게이트 트렌치와 동일한 모양을 갖는 캐패시터 트렌치가 형성된다. 상기 캐패시터 트렌치 내에 상부 전극이 형성된다. 상기 상부 전극 및 상기 웰(well) 사이에 캐패시터 유전 막이 형성된다. 상기 상부 전극에 전기적으로 접속된 관통 전극이 배치된다. 상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된다.

Description

디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having decoupling capacitor and method of forming the same}
본 발명은 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자에 있어서 데이터 신호의 불규칙한 변화에 대응하기 위하여 디커플링 캐패시터를 이용하는 다양한 기술이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 데이터 신호의 불규칙한 변화를 차단하고 고집적화에 유리한 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 포함한다. 상기 셀 영역의 상기 반도체 기판 내에 게이트 트렌치가 형성된다. 상기 게이트 트렌치 내에 게이트 전극이 배치된다. 상기 게이트 전극 및 상기 반도체 기판 사이에 게이트 유전 막이 형성된다. 상기 주변 회로 영역의 상기 반도체 기판 내에 웰(well)이 형성된다. 상기 웰(well) 내에 상기 게이트 트렌치와 동일한 모양을 갖는 캐패시터 트렌치가 형성된다. 상기 캐패시터 트렌치 내에 상부 전극이 형성된다. 상기 상부 전극 및 상기 웰(well) 사이에 캐패시터 유전 막이 형성된다. 상기 상부 전극에 전기적으로 접속된 관통 전극이 배치된다. 상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된다.
상기 캐패시터 트렌치의 바닥은 상기 게이트 트렌치의 바닥과 같은 레벨에 형성될 수 있다.
상기 상부 전극은 상기 게이트 전극과 동일한 모양을 보일 수 있다.
상기 상부 전극의 상단은 상기 게이트 전극의 상단과 같은 레벨에 형성될 수 있다.
상기 상부 전극의 하단은 상기 게이트 전극의 하단과 같은 레벨에 형성될 수 있다.
상기 캐패시터 유전 막은 상기 게이트 유전막과 동일한 물질 막일 수 있다.
상기 상부 전극은 상기 게이트 전극과 동일한 물질 막일 수 있다.
상기 반도체 기판은 p형 불순물들을 포함할 수 있다. 상기 웰(well)은 n형 불순물들을 포함할 수 있다.
상기 웰(well)은 접지(GND)에 접속될 수 있다.
상기 관통 전극은 상기 반도체 기판을 관통할 수 있다. 상기 관통 전극의 상단은 상기 상부 전극보다 높은 레벨에 형성될 수 있다.
상기 관통 전극의 하단은 상기 웰(well)보다 낮은 레벨에 형성될 수 있다.
상기 반도체 기판 상에 상기 게이트 전극 및 상기 상부 전극 상을 덮는 절연 막이 형성될 수 있다. 상기 절연 막 내에 상기 셀 영역의 상기 반도체 기판에 접속된 비트 라인이 형성될 수 있다. 상기 절연 막 내에 상기 상부 전극에 접속되며 상기 비트 라인과 동일 레벨에 형성된 배선이 배치될 수 있다.
상기 관통 전극은 상기 배선을 경유하여 상기 상부 전극에 전기적으로 접속될 수 있다.
상기 절연 막을 관통하고 상기 셀 영역의 상기 반도체 기판에 접촉된 매립 콘택 플러그가 배치될 수 있다. 상기 절연 막 상에 상기 매립 콘택 플러그에 접속된 셀 하부 전극이 형성될 수 있다. 상기 셀 하부 전극 상에 셀 캐패시터 유전 막이 형성될 수 있다. 상기 셀 캐패시터 유전 막 상에 셀 상부 전극이 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 제1 반도체 칩을 포함한다. 상기 제1 반도체 칩 상에 제2 반도체 칩이 배치된다. 상기 기판 상에 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 봉지재가 형성된다.
상기 제2 반도체 칩은 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 포함한다. 상기 셀 영역의 상기 반도체 기판 내에 게이트 트렌치가 형성된다. 상기 게이트 트렌치 내에 게이트 전극이 형성된다. 상기 게이트 전극 및 상기 반도체 기판 사이에 게이트 유전 막이 형성된다. 상기 주변 회로 영역의 상기 반도체 기판 내에 웰(well)이 형성된다. 상기 웰(well) 내에 상기 게이트 트렌치와 동일한 모양을 갖는 캐패시터 트렌치가 형성된다. 상기 캐패시터 트렌치 내에 상부 전극이 형성된다. 상기 상부 전극 및 상기 웰(well) 사이에 캐패시터 유전 막이 형성된다. 상기 상부 전극에 전기적으로 접속된 제1 관통 전극이 형성된다. 상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된다.
상기 제1 반도체 칩 내에 제2 관통 전극이 형성될 수 있다. 상기 제2 관통 전극 및 상기 기판 사이에 제1 접속 단자가 형성될 수 있다. 상기 제2 반도체 칩의 상기 제1 관통 전극 및 상기 제1 반도체 칩의 상기 제2 관통 전극 사이에 제2 접속 단자가 형성될 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 인터포저가 배치될 수 있다. 상기 인터포저 내에 제3 관통 전극이 형성될 수 있다. 상기 제3 관통 전극 및 상기 제1 반도체 칩의 상기 제2 관통 전극 사이에 제3 접속 단자가 형성될 수 있다. 상기 제2 접속 단자는 상기 제3 관통 전극 및 상기 제2 반도체 칩의 상기 제1 관통 전극 사이에 배치될 수 있다.
상기 인터포저 내에 상기 제3 관통 전극에 접촉된 핑거 전극이 형성될 수 있다. 상기 제2 접속 단자는 상기 핑거 전극 및 상기 제2 반도체 칩의 상기 제1 관통 전극 사이에 배치될 수 있다. 상기 제2 접속 단자는 상기 제3 접속 단자와 어긋날 수 있다.
상기 제2 반도체 칩 상에 제3 반도체 칩이 배치될 수 있다. 상기 제3 반도체 칩 및 상기 제1 관통 전극 사이에 제4 접속 단자가 형성될 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 제1 반도체 칩을 포함한다. 상기 제1 반도체 칩 상에 제2 반도체 칩이 배치된다. 상기 기판 상에 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 봉지재가 형성된다.
상기 제2 반도체 칩은 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 포함한다. 상기 셀 영역의 상기 반도체 기판 내에 게이트 트렌치가 형성된다. 상기 게이트 트렌치 내에 게이트 전극이 형성된다. 상기 게이트 전극 및 상기 반도체 기판 사이에 게이트 유전 막이 형성된다. 상기 주변 회로 영역의 상기 반도체 기판 내에 웰(well)이 형성된다. 상기 웰(well) 내에 상기 게이트 트렌치와 동일한 모양을 갖는 캐패시터 트렌치가 형성된다. 상기 캐패시터 트렌치 내에 상부 전극이 형성된다. 상기 상부 전극 및 상기 웰(well) 사이에 캐패시터 유전 막이 형성된다. 상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된다. 상기 상부 전극은 상기 제1 반도체 칩에 전기적으로 접속된다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 준비하는 것을 포함한다. 상기 주변 회로 영역의 상기 반도체 기판 내에 웰(well)을 형성한다. 상기 셀 영역의 상기 반도체 기판 내에 게이트 트렌치 및 상기 웰(well) 내에 캐패시터 트렌치를 형성한다. 상기 캐패시터 트렌치는 상기 게이트 트렌치와 동일한 모양을 갖는다. 상기 게이트 트렌치 내의 게이트 유전 막 및 상기 캐패시터 트렌치 내의 캐패시터 유전 막을 형성한다. 상기 게이트 유전 막 상에 게이트 전극 및 상기 캐패시터 유전 막 상에 상부 전극을 형성한다. 상기 상부 전극에 전기적으로 접속된 관통 전극을 형성한다. 상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된다.
상기 상부 전극은 상기 게이트 전극과 동시에 형성된 동일한 물질 막일 수 있다.
상기 캐패시터 유전 막은 상기 게이트 유전막과 동시에 형성된 동일한 물질 막일 수 있다.
상기 캐패시터 트렌치의 바닥은 상기 게이트 트렌치의 바닥과 같은 레벨에 형성될 수 있다.
상기 상부 전극의 상단은 상기 게이트 전극의 상단과 같은 레벨에 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 반도체 기판의 주변 회로 영역에 웰(well), 캐패시터 유전 막, 및 상부 전극으로 구성된 디커플링 캐패시터가 제공될 수 있다. 상기 캐패시터 유전 막 및 상기 상부 전극은 상기 웰(well) 내에 형성된 캐패시터 트렌치 내에 배치될 수 있다. 상기 반도체 기판의 셀 영역에 게이트 트렌치, 게이트 유전 막, 및 게이트 전극이 형성될 수 있다. 상기 상부 전극에 전기적으로 접속된 관통 전극이 배치될 수 있다. 상기 캐패시터 트렌치는 상기 게이트 트렌치와 동일한 모양을 보일 수 있다. 상기 상부 전극은 상기 게이트 전극과 동일한 모양을 보일 수 있다. 상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성될 수 있다. 상기 디커플링 캐패시터는 종래에 비하여 우수한 정전 용량을 보일 수 있다. 고집적화에 유리하고 우수한 전기적 특성을 보이는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 2 내지 도 4는 도 1의 일부분을 상세히 보여주는 확대도 이다.
도 5 내지 도 10은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 11은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 12는 도 11의 일부분을 상세히 보여주는 확대도 이다.
도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 14는 도 13의 일부분을 상세히 보여주는 확대도 이다.
도 15는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 16은 도 15의 일부분을 상세히 보여주는 확대도 이다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 18은 도 17의 일부분을 상세히 보여주는 확대도 이다.
도 19 내지 도 26은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃 이다.
도 28은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도 이고, 도 29는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도 이다.
도 30 내지 도 32는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이고, 도 33은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 2 내지 도 4는 도 1의 일부분을 상세히 보여주는 확대도 이다.
도 1을 참조하면, 셀 영역(C) 및 주변 회로 영역(P)을 갖는 반도체 기판(21)의 소정 영역에 제1 웰(22) 및 제2 웰(23)이 형성될 수 있다. 상기 반도체 기판(21) 상에 제1 활성 영역(26), 제2 활성 영역(27), 제3 활성 영역(28), 및 제4 활성 영역(29)을 한정하는 소자 분리 막(25)이 형성될 수 있다. 상기 제1 활성 영역(26) 내에 게이트 트렌치(31)가 형성될 수 있다. 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29) 내에 캐패시터 트렌치(32)가 형성될 수 있다.
상기 게이트 트렌치(31)의 측벽 및 바닥을 덮는 게이트 유전 막(35)이 형성될 수 있다. 상기 게이트 트렌치(31) 내에 게이트 전극(37)이 형성될 수 있다. 상기 캐패시터 트렌치(32)의 측벽 및 바닥을 덮는 캐패시터 유전 막(36)이 형성될 수 있다. 상기 캐패시터 트렌치(32) 내에 상부 전극(38)이 형성될 수 있다. 상기 상부 전극(38), 상기 캐패시터 유전 막(36), 및 상기 제2 웰(23)은 디커플링 캐패시터를 구성할 수 있다. 상기 제2 웰(23)은 접지(GND)에 접속될 수 있다. 상기 제2 웰(23)은 하부 전극의 역할을 할 수 있다.
상기 게이트 전극(37) 및 상기 상부 전극(38) 상에 캐핑 패턴들(41)이 형성될 수 있다. 상기 제1 활성 영역(26) 상에 소스/드레인 영역들(43)이 형성될 수 있다. 상기 제2 활성 영역(27) 상에 제1 불순물 영역(44)이 형성될 수 있다. 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29) 상에 제2 불순물 영역들(45)이 형성될 수 있다.
상기 소자 분리 막(25), 상기 소스/드레인 영역들(43), 상기 캐핑 패턴들(41), 상기 제1 불순물 영역(44), 및 상기 제2 불순물 영역들(45)을 덮는 제1 절연 막(49)이 형성될 수 있다. 상기 제1 절연 막(49) 내에 비트 플러그(51) 및 비트 라인(52)이 형성될 수 있다. 상기 제1 절연 막(49) 및 상기 캐핑 패턴들(41)을 관통하여 상기 상부 전극(38)에 접촉된 제1 플러그들(53)이 형성될 수 있다. 상기 제1 절연 막(49) 내에 상기 제1 플러그들(53)에 접촉된 제1 배선(54)이 형성될 수 있다. 상기 제1 절연 막(49)을 관통하여 상기 소스/드레인 영역들(43) 중 선택된 하나에 접촉된 매립 콘택 플러그(55)가 형성될 수 있다. 상기 제1 절연 막(49)을 관통하여 상기 제1 불순물 영역(44)에 접촉된 제2 플러그(56)가 형성될 수 있다. 상기 제1 절연 막(49)을 관통하여 상기 제1 배선(54)에 접촉된 제3 플러그(57)가 형성될 수 있다.
상기 제1 절연 막(49) 상에 상기 매립 콘택 플러그(55)에 접속된 셀 하부 전극(61)이 형성될 수 있다. 상기 셀 하부 전극(61) 상에 셀 캐패시터 유전 막(62)이 형성될 수 있다. 상기 셀 캐패시터 유전 막(62) 상에 셀 상부 전극(63)이 형성될 수 있다. 상기 셀 하부 전극(61), 상기 셀 캐패시터 유전 막(62), 및 상기 셀 상부 전극(63)은 셀 캐패시터를 구성할 수 있다. 상기 셀 상부 전극(63)을 덮고 상기 제1 절연 막(49) 상을 덮는 제2 절연 막(65)이 형성될 수 있다. 상기 제2 절연 막(65)을 관통하는 제4 플러그(66), 제5 플러그(67), 및 제6 플러그(68)가 형성될 수 있다.
상기 제2 절연 막(65), 상기 제1 절연 막(49), 상기 소자 분리 막(25), 및 상기 반도체 기판(21)을 관통하는 비어 홀(71)이 형성될 수 있다. 상기 비어 홀(71)의 측벽을 덮는 비어 절연 막(73)이 형성될 수 있다. 상기 비어 홀(71)을 채우는 관통 전극(75)이 형성될 수 있다. 상기 관통 전극(75)의 하단은 노출될 수 있다. 상기 제2 절연 막(65) 상에 제3 절연 막(79)이 형성될 수 있다. 상기 제3 절연 막(79) 내에 제2 배선(81), 제3 배선(82), 제4 배선(83), 제7 플러그(84), 및 제8 플러그(85)가 형성될 수 있다. 상기 제3 절연 막(79) 상에 제1 패드(86) 및 제2 패드(87)가 형성될 수 있다. 상기 제1 패드(86)는 접지(GND)에 접속될 수 있다.
상기 제2 패드(87)는 데이터 입/출력 패드일 수 있다. 상기 제2 패드(87)는 상기 비트 라인(52), 상기 게이트 전극(37), 또는 상기 셀 상부 전극(63)에 전기적으로 접속될 수 있다. 상기 상부 전극(38), 상기 캐패시터 유전 막(36), 및 상기 제2 웰(23)은 디커플링 캐패시터를 구성할 수 있다. 상기 제2 패드(87)는 상기 관통 전극(75) 및 상기 상부 전극(38)에 접속될 수 있다. 상기 디커플링 캐패시터(23, 36, 38)는 상기 제2 패드(87) 또는 상기 관통 전극(75)을 통하여 흐르는 데이터 신호의 노이즈(noise)를 감소/차단하는 역할을 할 수 있다. 상기 디커플링 캐패시터(23, 36, 38)의 정전용량은 종래에 비하여 현저히 증가할 수 있다. 상기 디커플링 캐패시터(23, 36, 38)는 상기 제2 패드(87) 및 상기 관통 전극(75)에 가깝게 형성될 수 있다. 상기 상부 전극(38) 및 상기 제2 패드(87) 사이의 경로를 최소화할 수 있다.
상기 캐패시터 트렌치(32)는 상기 게이트 트렌치(31)와 실질적으로 동일한 크기와 모양을 보일 수 있다. 상기 캐패시터 트렌치(32)는 상기 게이트 트렌치(31)와 실질적으로 동일한 수평 폭 및 수직 깊이를 보일 수 있다. 상기 캐패시터 트렌치(32)의 바닥은 상기 게이트 트렌치(31)의 바닥과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 게이트 유전 막(35) 및 상기 캐패시터 유전 막(36)은 실질적으로 동일한 두께를 보일 수 있다. 상기 게이트 유전 막(35) 및 상기 캐패시터 유전 막(36)은 동일한 물질 막을 포함할 수 있다. 상기 게이트 전극(37) 및 상기 상부 전극(38)은 동일한 물질 막을 포함할 수 있다.
상기 상부 전극(38)은 상기 게이트 전극(37)과 실질적으로 동일한 크기와 모양을 보일 수 있다. 상기 상부 전극(38)은 상기 게이트 전극(37)과 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 상부 전극(38) 및 상기 게이트 전극(37)의 상단들은 상기 캐패시터 트렌치(32) 및 상기 게이트 트렌치(31)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 상부 전극(38) 및 상기 게이트 전극(37)의 상단들은 상기 제1 활성 영역(26), 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 상부 전극(38)의 상단은 상기 게이트 전극(37)의 상단과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 상부 전극(38)의 하단은 상기 게이트 전극(37)의 하단과 실질적으로 동일한 레벨에 형성될 수 있다.
도 2를 참조하면, 캐패시터 트렌치(32A)는 상부의 폭이 하부보다 클 수 있다. 상부 전극(38A)은 상기 캐패시터 트렌치(32A) 내에 형성될 수 있다. 제3 활성 영역(28) 및 상기 상부 전극(38A) 사이에 캐패시터 유전 막(36)이 개재될 수 있다. 상기 상부 전극(38A)은 상부의 폭이 하부보다 클 수 있다. 상기 상부 전극(38A) 상에 캐핑 패턴(41) 및 제1 플러그(53)가 형성될 수 있다. 상기 제1 플러그(53)는 상기 캐핑 패턴(41)을 관통하여 상기 상부 전극(38A)에 접촉될 수 있다. 상기 제1 플러그(53)는 상기 상부 전극(38A)과 다른 수평 폭을 보일 수 있다. 상기 제1 플러그(53)의 수평 폭은 상기 상부 전극(38A)보다 좁을 수 있다.
도 3을 참조하면, 캐패시터 트렌치(32B)는 상부의 폭이 하부보다 좁을 수 있다. 상부 전극(38B)은 상기 캐패시터 트렌치(32B) 내에 형성될 수 있다. 상기 상부 전극(38B)은 상부의 폭이 하부보다 좁을 수 있다.
도 4를 참조하면, 캐패시터 트렌치(32C)의 하단은 상단보다 큰 폭을 갖는 구(spherical)-모양을 포함할 수 있다. 상부 전극(38C)은 상기 캐패시터 트렌치(32C) 내에 형성될 수 있다. 상기 상부 전극(38C)의 하단은 상단보다 큰 폭을 갖는 구(spherical)-모양을 포함할 수 있다.
도 5 내지 도 10은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 5를 참조하면, 제3 활성 영역(28)은 다양한 수평 폭을 보일 수 있다. 예를 들면, 상기 제3 활성 영역(28)을 가로지르고 서로 평행한 4개의 캐패시터 트렌치들(32)이 형성될 수 있다.
도 6을 참조하면, 제1 불순물 영역(44) 및 제2 불순물 영역들(45N)은 n형 불순물들을 포함할 수 있다. 상기 제2 불순물 영역들(45N)은 캐핑 패턴들(41)의 양측에 인접하게 형성될 수 있다. 제1 절연 막(49)을 관통하여 상기 제2 불순물 영역들(45N)에 접촉된 제9 플러그(91)가 형성될 수 있다. 상기 제9 플러그(91)는 Ti, TiN, Ta, TaN, W, WN, Ni, Co, Al, Pt, Ag, 도전성 카본, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 제1 절연 막(49) 상에 제2 플러그(56) 및 상기 제9 플러그(91)에 접촉된 제5 배선(92)이 형성될 수 있다. 상기 제5 배선(92)은 Ti, TiN, Ta, TaN, W, WN, Ni, Co, Al, Pt, Ag, 도전성 카본, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 제5 플러그(67)은 제2 절연 막(65)을 관통하여 상기 제5 배선(92)에 접촉될 수 있다.
도 7을 참조하면, 제1 불순물 영역(44)은 n형 불순물들을 포함할 수 있으며, 제2 불순물 영역들(45P)은 p형 불순물들을 포함할 수 있다.
도 8을 참조하면, 제2 웰(23P)은 p형 불순물들을 포함할 수 있다. 제1 불순물 영역(44P) 및 제2 불순물 영역들(45P)은 p형 불순물들을 포함할 수 있다. 제2 활성 영역(27) 및 제3 활성 영역(28)은 p형 불순물들을 포함할 수 있다. 상기 p형 불순물들은 보론(B)일 수 있다.
도 9를 참조하면, 제2 웰(23P)은 p형 불순물들을 포함할 수 있다. 제2 활성 영역(27) 및 제3 활성 영역(28)은 p형 불순물들을 포함할 수 있다. 제1 불순물 영역(44P)은 p형 불순물들을 포함할 수 있으며, 제2 불순물 영역들(45N)은 n형 불순물들을 포함할 수 있다.
도 10을 참조하면, 상기 관통 전극(도 1의 75)은 생략될 수 있다.
도 11은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 12는 도 11의 일부분을 상세히 보여주는 확대도 이다. 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자는 멀티-칩 패키지(multi-chip package)일 수 있다.
도 11 및 도 12를 참조하면, 패키지 기판(110) 상에 제1 반도체 칩(120)이 탑재될 수 있다. 상기 제1 반도체 칩(120) 상에 제2 반도체 칩(130)이 탑재될 수 있다. 상기 패키지 기판(110) 상에 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(130)을 덮는 봉지재(118)가 형성될 수 있다. 상기 패키지 기판(110)의 하단에 외부 단자(113)가 형성될 수 있다. 상기 패키지 기판(110) 및 상기 제1 반도체 칩(120) 사이에 제1 접속 단자(129)가 형성될 수 있다. 상기 제1 반도체 칩(120)은 관통 전극(125)을 포함할 수 있다. 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(130) 사이에 제2 접속 단자(139)가 형성될 수 있다.
상기 패키지 기판(110)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid- flexible printed circuit board)을 포함할 수 있다. 상기 패키지 기판(110)은 외부 패드(115) 및 핑거 전극(116)을 포함할 수 있다. 상기 외부 패드(115)는 상기 핑거 전극(116)에 전기적으로 접속될 수 있다. 상기 외부 패드(115)상에 상기 외부 단자(113)가 형성될 수 있다. 상기 외부 단자(113)는 상기 패키지 기판(110)의 하단에 노출될 수 있다. 상기 외부 패드(115) 및 상기 핑거 전극(116)은 Cu, W, WN, Al, AlN, Ti, TiN, Ta, TaN, Ni, Ag, Au, Pt, Sn, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 외부 단자(113)는 솔더 볼(solder ball), 도전성 범프(conductive bump), 피지에이(pin grid array; PGA), 엘지에이(lead grid array; LGA), 또는 이들의 조합을 포함할 수 있다. 상기 외부 단자(113)는 생략될 수 있다. 상기 외부 패드(115)는 상기 패키지 기판(110)의 하단에 노출될 수 있다. 상기 외부 단자(113) 및 상기 외부 패드(115)는 모두 생략될 수 있다. 상기 봉지재(118)는 몰딩 컴파운드(molding compound)를 포함할 수 있다.
상기 제1 반도체 칩(120)은 로직 칩(logic chip)일 수 있다. 상기 제1 반도체 칩(120)은 반도체 기판(121), 상기 관통 전극(125), 층간 절연 막(123), 하단 패드(127), 및 다수의 내부 회로들(128)을 포함할 수 있다. 상기 층간 절연 막(123), 상기 하단 패드(127), 및 상기 다수의 내부 회로들(128)은 상기 제1 반도체 칩(120)의 활성 표면을 구성할 수 있다. 상기 활성 표면(123, 127, 128)은 상기 반도체 기판(121)의 하단에 위치할 수 있다. 상기 관통 전극(125)은 상기 반도체 기판(121)을 관통하여 상기 하단 패드(127)에 전기적으로 접속될 수 있다. 상기 관통 전극(125)은 상기 다수의 내부 회로들(128)에 전기적으로 접속될 수 있다.
상기 관통 전극(125)은 Cu, W, WN, Al, AlN, Ti, TiN, Ta, TaN, Ni, Ag, Au, Pt, Sn, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 관통 전극(125)은 상기 반도체 기판(121)과 절연될 수 있다. 상기 관통 전극(125)은 상기 제1 반도체 칩(120) 및/또는 상기 제2 반도체 칩(130)의 데이터 신호를 전달하는 역할을 할 수 있다. 상기 층간 절연 막(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 하단 패드(127)는 상기 층간 절연 막(123) 상에 형성될 수 있다. 상기 하단 패드(127)는 Cu, W, WN, Al, AlN, Ti, TiN, Ta, TaN, Ni, Ag, Au, Pt, Sn, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 다수의 내부 회로들(128)은 상기 층간 절연 막(123)의 내부 및/또는 상기 층간 절연 막(123)과 상기 반도체 기판(121) 사이에 형성될 수 있다. 상기 다수의 내부 회로들(128)은 트랜지스터, 저항, 캐패시터, 인덕터, 및 전기 배선과 같은 능동/수동 소자들을 포함할 수 있다.
상기 패키지 기판(110)의 상기 핑거 전극(116) 및 상기 제1 반도체 칩(120)의 상기 하단 패드(127) 사이에 상기 제1 접속단자(129)가 형성될 수 있다. 상기 제1 접속 단자(129)는 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 스페이서, 또는 이들의 조합을 포함할 수 있다.
상기 제2 반도체 칩(130)은 메모리 칩 일 수 있다. 상기 제2 반도체 칩(130)은 도1 내지 도10을 통하여 설명된 것과 유사한 구성을 갖는 반도체 소자를 포함할 수 있다. 예를 들면, 상기 제2 반도체 칩(130)은 도 10과 유사한 구성을 포함하는 디램 칩(DRAM chip) 일 수 있다. 상기 제2 반도체 칩(130)은 상기 게이트 유전 막(35), 상기 게이트 전극(37), 상기 소스/드레인 영역들(43), 상기 제2 웰(23), 상기 캐패시터 유전 막(36), 상기 상부 전극(38), 상기 제1 불순물 영역(44), 상기 비트 라인(52), 상기 셀 하부 전극(61), 상기 셀 캐패시터 유전 막(62), 상기 셀 상부 전극(63), 상기 제1 패드(86), 및 상기 제2 패드(87)를 포함할 수 있다. 상기 셀 하부 전극(61), 상기 셀 캐패시터 유전 막(62), 및 상기 셀 상부 전극(63)은 셀 캐패시터를 구성할 수 있다. 상기 제2 웰(23)은 접지(GND)에 접속될 수 있다. 상기 제2 웰(23)은 하부 전극의 역할을 할 수 있다. 상기 상부 전극(38), 상기 캐패시터 유전 막(36), 및 상기 제2 웰(23)은 디커플링 캐패시터를 구성할 수 있다.
상기 제2 반도체 칩(130)의 상기 제2 패드(87) 및 상기 제1 반도체 칩(120)의 상기 관통 전극(125) 사이에 상기 제2 접속 단자(139)가 형성될 수 있다. 상기 제2 접속 단자(139)는 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 스페이서, 또는 이들의 조합을 포함할 수 있다.
상기 제2 반도체 칩(130)의 상기 제2 패드(87)는 상기 비트 라인(52), 상기 게이트 전극(37), 또는 상기 셀 상부 전극(63)에 전기적으로 접속될 수 있다. 상기 제1 반도체 칩(120)은 상기 관통 전극(125), 상기 제2 접속 단자(139), 및 상기 제2 패드(87)를 경유하여 상기 제2 반도체 칩(130)의 상기 비트 라인(52), 상기 게이트 전극(37), 또는 상기 셀 상부 전극(63)에 전기적으로 접속될 수 있다. 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(130) 사이의 데이터 전달 경로에 있어서 상기 디커플링 캐패시터(23, 36, 38)는 노이즈(noise)를 감소/차단하는 역할을 할 수 있다.
도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 14는 도 13의 일부분을 상세히 보여주는 확대도 이다.
도 13 및 도 14를 참조하면, 패키지 기판(110) 상에 제1 반도체 칩(120)이 탑재될 수 있다. 상기 제1 반도체 칩(120) 상에 제2 반도체 칩(130)이 탑재될 수 있다. 상기 제1 반도체 칩(120) 및 상기 제2 반도체 칩(130) 사이에 제3 반도체 칩(140)이 탑재될 수 있다. 상기 패키지 기판(110) 상에 상기 제1 반도체 칩(120), 상기 제3 반도체 칩(140) 및 상기 제2 반도체 칩(130)을 덮는 봉지재(118)가 형성될 수 있다. 상기 패키지 기판(110) 및 상기 제1 반도체 칩(120) 사이에 제1 접속 단자(129)가 형성될 수 있다. 상기 제1 반도체 칩(120)은 관통 전극(125)을 포함할 수 있다. 상기 제1 반도체 칩(120) 및 상기 제3 반도체 칩(140) 사이에 제3 접속 단자(149)가 형성될 수 있다. 상기 제3 반도체 칩(140) 및 상기 제2 반도체 칩(130) 사이에 제2 접속 단자(139)가 형성될 수 있다.
상기 제3 반도체 칩(140)은 메모리 칩 일 수 있다. 상기 제3 반도체 칩(140)은 도1 내지 도10을 통하여 설명된 것과 유사한 구성을 갖는 반도체 소자를 포함할 수 있다. 예를 들면, 상기 제3 반도체 칩(140)은 도 1과 유사한 구성을 포함하는 디램 칩(DRAM chip) 일 수 있다. 상기 제3 반도체 칩(140)은 상기 게이트 유전 막(35), 상기 게이트 전극(37), 상기 소스/드레인 영역들(43), 상기 제2 웰(23), 상기 캐패시터 유전 막(36), 상기 상부 전극(38), 상기 제1 불순물 영역(44), 상기 비트 라인(52), 상기 셀 하부 전극(61), 상기 셀 캐패시터 유전 막(62), 상기 셀 상부 전극(63), 상기 관통 전극(75), 상기 제1 패드(86), 및 상기 제2 패드(87)를 포함할 수 있다. 상기 셀 하부 전극(61), 상기 셀 캐패시터 유전 막(62), 및 상기 셀 상부 전극(63)은 셀 캐패시터를 구성할 수 있다. 상기 제2 웰(23)은 접지(GND)에 접속될 수 있다. 상기 제2 웰(23)은 하부 전극의 역할을 할 수 있다. 상기 상부 전극(38), 상기 캐패시터 유전 막(36), 및 상기 제2 웰(23)은 디커플링 캐패시터를 구성할 수 있다.
상기 제3 반도체 칩(140)의 상기 제2 패드(87) 및 상기 제1 반도체 칩(120)의 상기 관통 전극(125) 사이에 상기 제3 접속 단자(149)가 형성될 수 있다. 상기 제3 접속 단자(149)는 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 스페이서, 또는 이들의 조합을 포함할 수 있다. 상기 제2 반도체 칩(130)의 상기 제2 패드(87) 및 상기 제3 반도체 칩(140)의 상기 관통 전극(75) 사이에 상기 제2 접속 단자(139)가 형성될 수 있다.
도 15는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 16은 도 15의 일부분을 상세히 보여주는 확대도 이다.
도 15 및 도 16을 참조하면, 패키지 기판(110) 상에 제1 반도체 칩(120)이 탑재될 수 있다. 상기 제1 반도체 칩(120) 상에 인터포저(150)가 탑재될 수 있다. 상기 인터포저(150) 상에 제3 반도체 칩(140)이 탑재될 수 있다. 상기 제3 반도체 칩(140) 상에 제2 반도체 칩(130)이 탑재될 수 있다. 상기 패키지 기판(110) 상에 상기 제1 반도체 칩(120), 상기 인터포저(150), 상기 제3 반도체 칩(140) 및 상기 제2 반도체 칩(130)을 덮는 봉지재(118)가 형성될 수 있다. 상기 패키지 기판(110) 및 상기 제1 반도체 칩(120) 사이에 제1 접속 단자(129)가 형성될 수 있다. 상기 제1 반도체 칩(120)은 관통 전극(125)을 포함할 수 있다. 상기 제1 반도체 칩(120) 및 상기 인터포저(150) 사이에 제4 접속 단자(159)가 형성될 수 있다. 상기 인터포저(150)는 관통 전극(155) 및 핑거 전극(156)을 포함할 수 있다. 상기 인터포저(150) 및 상기 제3 반도체 칩(140) 사이에 제3 접속 단자(149)가 형성될 수 있다. 상기 제3 반도체 칩(140) 및 상기 제2 반도체 칩(130) 사이에 제2 접속 단자(139)가 형성될 수 있다.
상기 인터포저(150)는 3D 인터포저 일 수 있다. 상기 핑거 전극(156)은 상기 인터포저(150)의 일면에 노출될 수 있다. 상기 관통 전극(155)은 상기 핑거 전극(156)에 접촉될 수 있다. 상기 인터포저(150)는 반도체 기판, 세라믹 기판, 금속 기판, 플라스틱 기판, 글라스 기판, 또는 이들의 조합을 포함할 수 있다. 상기 관통 전극(155) 및 상기 핑거 전극(156)은 Cu, W, WN, Al, AlN, Ti, TiN, Ta, TaN, Ni, Ag, Au, Pt, Sn, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다.
상기 인터포저(150)의 상기 관통 전극(155) 및 상기 제1 반도체 칩(120)의 상기 관통 전극(125) 사이에 상기 제4 접속 단자(159)가 형성될 수 있다. 상기 제4 접속 단자(159)는 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 스페이서, 또는 이들의 조합을 포함할 수 있다. 상기 제3 반도체 칩(140)의 상기 제2 패드(87) 및 상기 인터포저(150)의 상기 핑거 전극(156) 사이에 상기 제3 접속 단자(149)가 형성될 수 있다. 상기 제3 접속 단자(149)는 상기 제4 접속 단자(159)와 어긋날 수 있다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이고, 도 18은 도 17의 일부분을 상세히 보여주는 확대도 이다.
도 17 및 도 18을 참조하면, 패키지 기판(110) 상에 제3 반도체 칩(140)이 탑재될 수 있다. 상기 제3 반도체 칩(140) 상에 제1 반도체 칩(120)이 탑재될 수 있다. 상기 패키지 기판(110) 상에 상기 제3 반도체 칩(140) 및 상기 제1 반도체 칩(120)을 덮는 봉지재(118)가 형성될 수 있다. 상기 패키지 기판(110) 및 상기 제3 반도체 칩(140) 사이에 제3 접속 단자(149)가 형성될 수 있다. 상기 제3 반도체 칩(140)은 관통 전극(75)을 포함할 수 있다. 상기 제3 반도체 칩(140) 및 상기 제1 반도체 칩(120) 사이에 제1 접속 단자(129)가 형성될 수 있다.
상기 제3 반도체 칩(140)은 메모리 칩 일 수 있다. 상기 제3 반도체 칩(140)은 도1 내지 도10을 통하여 설명된 것과 유사한 구성을 갖는 반도체 소자를 포함할 수 있다. 예를 들면, 상기 제3 반도체 칩(140)은 도 1과 유사한 구성을 포함하는 디램 칩(DRAM chip) 일 수 있다.
상기 제1 반도체 칩(120)은 로직 칩(logic chip)일 수 있다. 상기 제1 반도체 칩(120)은 반도체 기판(121), 층간 절연 막(123), 하단 패드(127), 및 다수의 내부 회로들(128)을 포함할 수 있다. 상기 층간 절연 막(123), 상기 하단 패드(127), 및 상기 다수의 내부 회로들(128)은 상기 제1 반도체 칩(120)의 활성 표면을 구성할 수 있다. 상기 활성 표면(123, 127, 128)은 상기 반도체 기판(121)의 하단에 위치할 수 있다. 상기 하단 패드(127)는 상기 다수의 내부 회로들(128)에 전기적으로 접속될 수 있다.
도 19 내지 도 26은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 19를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 갖는 반도체 기판(21)의 소정 영역에 제1 웰(22) 및 제2 웰(23)이 형성될 수 있다. 상기 반도체 기판(21) 상에 제1 활성 영역(26), 제2 활성 영역(27), 제3 활성 영역(28), 및 제4 활성 영역(29)을 한정하는 소자 분리 막(25)이 형성될 수 있다. 상기 제1 활성 영역(26) 내에 게이트 트렌치(31)가 형성될 수 있다. 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29) 내에 캐패시터 트렌치(32)가 형성될 수 있다.
상기 반도체 기판(21)은 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다. 예를 들면, 상기 반도체 기판(21)은 p형 불순물들을 포함하는 단결정 실리콘 웨이퍼 일 수 있다. 상기 제1 웰(22) 및 상기 제2 웰(23)은 서로 떨어질 수 있다. 상기 제1 웰(22)은 상기 셀 영역(C)에 한정될 수 있다. 상기 제2 웰(23)은 상기 주변회로 영역(P)에 한정될 수 있다. 상기 제1 웰(22)은 p형 불순물들을 포함할 수 있다. 상기 제2 웰(23)은 n형 불순물들을 포함할 수 있다.
상기 소자 분리 막(25)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 제1 활성 영역(26)은 상기 제1 웰(22) 내에 한정될 수 있다. 상기 제2 활성 영역(27), 상기 제3 활성 영역(28), 및 상기 제4 활성 영역(29)은 상기 제2 웰(23) 내에 한정될 수 있다. 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29)의 각각은 상기 제1 활성 영역(26)과 실질적으로 동일한 크기와 모양을 보일 수 있다. 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29)의 각각은 상기 제1 활성 영역(26)과 실질적으로 동일한 수평 폭을 보일 수 있다.
상기 게이트 트렌치(31)는 서로 평행하게 여러 개 형성될 수 있다. 예를 들면, 상기 제1 활성 영역(26)을 가로지르는 한 쌍의 게이트 트렌치들(31)이 형성될 수 있다. 상기 게이트 트렌치(31)의 측벽 및 바닥에 상기 제1 활성 영역(26)이 노출될 수 있다. 상기 게이트 트렌치(31)의 측벽 및 바닥에 p형 불순물들을 포함하는 단결정 실리콘이 노출될 수 있다. 상기 캐패시터 트렌치(32)는 서로 평행하게 여러 개 형성될 수 있다. 예를 들면, 상기 제3 활성 영역(28)을 가로지르는 한 쌍의 캐패시터 트렌치들(32) 및 상기 제4 활성 영역(29)을 가로지르는 다른 한 쌍의 캐패시터 트렌치들(32)이 형성될 수 있다. 상기 캐패시터 트렌치(32)의 측벽 및 바닥에 상기 제3 활성 영역(28) 또는 상기 제4 활성 영역(29)이 노출될 수 있다. 상기 캐패시터 트렌치(32)의 측벽 및 바닥에 n형 불순물들을 포함하는 단결정 실리콘이 노출될 수 있다.
상기 캐패시터 트렌치(32)를 형성하는 공정 및 상기 게이트 트렌치(31)를 형성하는 공정은 하나의 챔버 내에서 동일한 공정 조건하에 동시에 진행되는 이방성 식각 공정을 포함할 수 있다. 상기 캐패시터 트렌치(32)는 상기 게이트 트렌치(31)와 실질적으로 동일한 크기와 모양을 보일 수 있다. 상기 캐패시터 트렌치(32)는 상기 게이트 트렌치(31)와 실질적으로 동일한 수평 폭 및 수직 깊이를 보일 수 있다. 상기 캐패시터 트렌치(32)의 바닥은 상기 게이트 트렌치(31)의 바닥과 실질적으로 동일한 레벨에 형성될 수 있다.
다른 실시 예에서, 상기 캐패시터 트렌치(32)는 다양한 모양을 보일 수 있다. 상기 캐패시터 트렌치(32)는 상단의 폭이 하단보다 좁거나 상단의 폭이 하단보다 넓을 수 있다. 상기 캐패시터 트렌치(32)의 하단은 상단보다 큰 폭을 갖는 구(spherical)-모양을 포함할 수 있다.
도 20을 참조하면, 상기 게이트 트렌치(31)의 측벽 및 바닥을 덮는 게이트 유전 막(35)이 형성될 수 있다. 상기 캐패시터 트렌치(32)의 측벽 및 바닥을 덮는 캐패시터 유전 막(36)이 형성될 수 있다.
상기 게이트 유전 막(35)을 형성하는 공정 및 상기 캐패시터 유전 막(36)을 형성하는 공정은 하나의 챔버 내에서 동일한 공정 조건하에 동시에 진행되는 박막 형성 공정을 포함할 수 있다. 상기 게이트 유전 막(35) 및 상기 캐패시터 유전 막(36)은 실질적으로 동일한 두께를 보일 수 있다. 상기 게이트 유전 막(35) 및 상기 캐패시터 유전 막(36)은 동일한 물질 막을 포함할 수 있다. 상기 게이트 유전 막(35) 및 상기 캐패시터 유전 막(36)은 실리콘산화물, 실리콘 질화물, 실리콘 산-질화물, 고-유전 막(High-K dielectrics), 또는 이들의 조합과 같은 유전 막을 포함할 수 있다.
다른 실시 예에서, 상기 캐패시터 유전 막(36)은 상기 게이트 유전 막(35)과 다른 물질을 포함할 수 있다.
도 21을 참조하면, 상기 게이트 트렌치(31) 내에 게이트 전극(37)이 형성될 수 있다. 상기 캐패시터 트렌치(32) 내에 상부 전극(38)이 형성될 수 있다. 상기 상부 전극(38), 상기 캐패시터 유전 막(36), 및 상기 제2 웰(23)은 디커플링 캐패시터를 구성할 수 있다. 상기 제2 웰(23)은 접지(GND)에 접속될 수 있다. 상기 제2 웰(23)은 하부 전극의 역할을 할 수 있다.
상기 게이트 전극(37)을 형성하는 공정 및 상기 상부 전극(38)을 형성하는 공정은 하나의 챔버 내에서 동일한 공정 조건하에 동시에 진행되는 박막 형성 공정을 포함할 수 있다. 상기 게이트 전극(37) 및 상기 상부 전극(38)은 동일한 물질 막을 포함할 수 있다. 상기 게이트 전극(37) 및 상기 상부 전극(38)은 Ti, TiN, Ta, TaN, W, WN, Ni, Co, Al, Pt, Ag, 도전성 카본, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 상부 전극(38)은 상기 게이트 전극(37)과 실질적으로 동일한 크기와 모양을 보일 수 있다. 상기 상부 전극(38)은 상기 게이트 전극(37)과 실질적으로 동일한 수평 폭을 보일 수 있다.
상기 상부 전극(38) 및 상기 게이트 전극(37)의 상단들은 상기 캐패시터 트렌치(32) 및 상기 게이트 트렌치(31)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 상부 전극(38) 및 상기 게이트 전극(37)의 상단들은 상기 제1 활성 영역(26), 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 게이트 유전 막(35)은 상기 제1 활성 영역(26) 및 상기 게이트 전극(37) 사이에 보존될 수 있으며, 상기 캐패시터 유전 막(36)은 상기 제3 활성 영역(28) 및 상기 상부 전극(38) 사이와 상기 제4 활성 영역(29) 및 상기 상부 전극(38) 사이에 보존될 수 있다. 상기 상부 전극(38)의 상단은 상기 게이트 전극(37)의 상단과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 상부 전극(38)의 하단은 상기 게이트 전극(37)의 하단과 실질적으로 동일한 레벨에 형성될 수 있다.
상기 게이트 전극(37)은 매립 게이트 전극(buried gate electrode)로 지칭될 수 있다. 상기 게이트 전극(37)은 연장되어 매립 워드 라인(buried word line)을 구성할 수 있다.
도 22를 참조하면, 상기 게이트 전극(37) 및 상기 상부 전극(38) 상에 캐핑 패턴들(41)이 형성될 수 있다. 상기 제1 활성 영역(26) 상에 소스/드레인 영역들(43)이 형성될 수 있다. 상기 제2 활성 영역(27) 상에 제1 불순물 영역(44)이 형성될 수 있다. 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29) 상에 제2 불순물 영역들(45)이 형성될 수 있다.
상기 캐핑 패턴들(41)은 상기 게이트 트렌치(31) 및 상기 캐패시터 트렌치(32)를 완전히 채울 수 있다. 상기 캐핑 패턴들(41)은 실리콘산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 소스/드레인 영역들(43), 상기 제1 불순물 영역(44), 및 상기 제2 불순물 영역들(45)은 동일한 이온 주입 공정에 의하여 동시에 형성된 동일한 도전 형의 불순물들을 포함할 수 있다. 예를 들면, 상기 소스/드레인 영역들(43), 상기 제1 불순물 영역(44), 및 상기 제2 불순물 영역들(45)은 n형 불순물들을 포함할 수 있다. 상기 소스/드레인 영역들(43), 상기 제1 불순물 영역(44), 및 상기 제2 불순물 영역들(45)은 인(P) 또는 비소(As)를 포함할 수 있다.
상기 소스/드레인 영역들(43)은 상기 캐핑 패턴들(41) 양측에 인접한 상기 제1 활성 영역(26) 내에 이온 주입 공정을 이용하여 형성될 수 있다. 상기 제1 활성 영역(26)은 상기 소스/드레인 영역들(43) 아래에 보존될 수 있다. 상기 소스/드레인 영역들(43)의 하단은 상기 게이트 전극(37)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 불순물 영역(44)은 상기 제2 활성 영역(27) 내에 이온 주입 공정을 이용하여 형성될 수 있다. 상기 제2 활성 영역(27)은 상기 제1 불순물 영역(44) 아래에 보존될 수 있다. 상기 제1 불순물 영역(44)은 상기 제2 활성 영역(27)보다 높은 불순물 농도를 보일 수 있다. 상기 제2 불순물 영역들(45)은 상기 캐핑 패턴들(41) 양측에 인접한 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29) 내에 이온 주입 공정을 이용하여 형성될 수 있다. 상기 제3 활성 영역(28) 및 상기 제4 활성 영역(29)은 상기 제2 불순물 영역들(45) 아래에 보존될 수 있다.
다른 실시 예에서, 상기 제1 불순물 영역(44)은 상기 소스/드레인 영역들(43)과 다른 도전 형의 불순물들을 포함할 수 있다. 상기 제2 불순물 영역들(45)은 상기 제1 불순물 영역(44)과 다른 도전 형의 불순물들을 포함할 수 있다. 상기 제2 불순물 영역들(45)은 생략될 수 있다.
도 23을 참조하면, 상기 반도체 기판(21)의 전면을 덮는 제1 절연 막(49)이 형성될 수 있다. 상기 제1 절연 막(49) 내에 비트 플러그(51) 및 비트 라인(52)이 형성될 수 있다. 상기 제1 절연 막(49) 및 상기 캐핑 패턴들(41)을 관통하여 상기 상부 전극(38)에 접촉된 제1 플러그들(53)이 형성될 수 있다. 상기 제1 절연 막(49) 내에 상기 제1 플러그들(53)에 접촉된 제1 배선(54)이 형성될 수 있다. 상기 제1 절연 막(49)을 관통하여 상기 소스/드레인 영역들(43) 중 선택된 하나에 접촉된 매립 콘택 플러그(55)가 형성될 수 있다. 상기 제1 절연 막(49)을 관통하여 상기 제1 불순물 영역(44)에 접촉된 제2 플러그(56)가 형성될 수 있다. 상기 제1 절연 막(49)을 관통하여 상기 제1 배선(54)에 접촉된 제3 플러그(57)가 형성될 수 있다.
상기 제1 절연 막(49)은 실리콘산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 비트 플러그(51)는 상기 제1 절연 막(49)을 관통하여 상기 소스/드레인 영역들(43) 중 선택된 하나에 접촉될 수 있다. 상기 비트 라인(52)은 상기 비트 플러그(51)에 접촉될 수 있다. 상기 비트 플러그(51), 상기 비트 라인(52), 상기 제1 플러그들(53), 및 상기 제1 배선(54)의 각각은 Ti, TiN, Ta, TaN, W, WN, Ni, Co, Al, Pt, Ag, 도전성 카본, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 매립 콘택 플러그(55), 상기 제2 플러그(56), 및 상기 제3 플러그(57)의 각각은 Ti, TiN, Ta, TaN, W, WN, Ni, Co, Al, Pt, Ag, 도전성 카본, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다.
상기 제1 배선(54)은 상기 비트 라인(52)과 동일 레벨에 형성될 수 있다. 상기 제1 배선(54)은 상기 비트 라인(52)과 동시에 형성된 동일 물질 막을 포함할 수 있다.
도 24를 참조하면, 상기 제1 절연 막(49) 상에 상기 매립 콘택 플러그(55)에 접속된 셀 하부 전극(61)이 형성될 수 있다. 상기 셀 하부 전극(61) 상에 셀 캐패시터 유전 막(62)이 형성될 수 있다. 상기 셀 캐패시터 유전 막(62) 상에 셀 상부 전극(63)이 형성될 수 있다. 상기 셀 하부 전극(61), 상기 셀 캐패시터 유전 막(62), 및 상기 셀 상부 전극(63)은 셀 캐패시터를 구성할 수 있다. 상기 셀 상부 전극(63)을 덮고 상기 제1 절연 막(49) 상을 덮는 제2 절연 막(65)이 형성될 수 있다. 상기 제2 절연 막(65)을 관통하는 제4 플러그(66), 제5 플러그(67), 및 제6 플러그(68)가 형성될 수 있다.
상기 셀 하부 전극(61)은 Ti, TiN, Ta, TaN, W, WN, Ni, Co, Al, Pt, Ag, 도전성 카본, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 셀 캐패시터 유전 막(62)은 실리콘산화물, 실리콘 질화물, 실리콘 산-질화물, 고-유전 막(High-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 셀 상부 전극(63)은 Ti, TiN, Ta, TaN, W, WN, Ni, Co, Al, Pt, Ag, 도전성 카본, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 제2 절연 막(65)은 실리콘산화물, 실리콘 질화물, 실리콘 산-질화물, 저-유전 막(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 제4 플러그(66)는 상기 셀 상부 전극(63)에 접촉될 수 있다. 상기 제5 플러그(67)는 상기 제2 플러그(56)에 접촉될 수 있다. 상기 제6 플러그(68)는 상기 제3 플러그(57)에 접촉될 수 있다. 상기 제4 플러그(66), 상기 제5 플러그(67), 및 상기 제6 플러그(68)의 각각은 Cu, W, WN, Al, AlN, Ti, TiN, Ta, TaN, Ni, Ag, Au, Pt, Sn, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다.
도 25를 참조하면, 상기 제2 절연 막(65), 상기 제1 절연 막(49), 및 상기 소자 분리 막(25)을 관통하고 상기 반도체 기판(21) 내에 침투된 비어 홀(71)이 형성될 수 있다. 상기 비어 홀(71)은 상기 주변회로 영역(P) 내에 형성될 수 있다.
도 26을 참조하면, 상기 비어 홀(71)의 측벽을 덮는 비어 절연 막(73)이 형성될 수 있다. 상기 비어 절연 막(73) 상에 상기 비어 홀(71)을 채우는 관통 전극(75)이 형성될 수 있다. 상기 비어 절연 막(73)은 실리콘산화물, 실리콘 질화물, 실리콘 산-질화물, 저-유전 막(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 관통 전극(75)은 Cu, W, WN, Al, AlN, Ti, TiN, Ta, TaN, Ni, Ag, Au, Pt, Sn, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다.
상기 관통 전극(75), 상기 제2 절연 막(65), 상기 제4 플러그(66), 상기 제5 플러그(67), 및 상기 제6 플러그(68)의 상부 표면들은 실질적으로 동일 평면상에 노출될 수 있다. 상기 관통 전극(75)의 하단은 상기 게이트 전극(37)의 하단 및 상기 상부 전극(38)의 하단 보다 낮은 레벨에 형성될 수 있다. 상기 관통 전극(75)의 하단은 상기 제1 웰(22)의 바닥 및 상기 제2 웰(23)의 바닥 보다 낮은 레벨에 형성될 수 있다. 상기 관통 전극(75)의 상단은 상기 게이트 전극(37)의 상단 및 상기 상부 전극(38)의 상단 보다 높은 레벨에 형성될 수 있다.
도 1을 다시 참조하면, 상기 제2 절연 막(65) 상에 제3 절연 막(79)이 형성될 수 있다. 상기 제3 절연 막(79) 내에 제2 배선(81), 제3 배선(82), 제4 배선(83), 제7 플러그(84), 및 제8 플러그(85)가 형성될 수 있다. 상기 제3 절연 막(79) 상에 제1 패드(86) 및 제2 패드(87)가 형성될 수 있다. 상기 제1 패드(86)는 접지(GND)에 접속될 수 있다. 상기 반도체 기판(21)의 후면을 연마하여 두께가 감소될 수 있다. 상기 관통 전극(75)의 일단은 노출될 수 있다. 상기 비어 절연 막(73)은 상기 관통 전극(75)의 측면을 둘러쌀 수 있다.
상기 제2 배선(81)은 상기 제4 플러그(66)에 접촉될 수 있다. 상기 제3 배선(82)은 상기 제5 플러그(67)에 접촉될 수 있다. 상기 제4 배선(83)은 상기 제6 플러그(68) 및 상기 관통 전극(75)에 접촉될 수 있다. 상기 제7 플러그(84)는 상기 제3 배선(82)에 접촉될 수 있다. 상기 제8 플러그(85)는 상기 제4 배선(83)에 접촉될 수 있다. 상기 제1 패드(86)는 상기 제7 플러그(84)에 접촉될 수 있다. 상기 제1 패드(86)는 접지(GND)에 전기적으로 접속될 수 있다. 상기 제2 패드(87)는 상기 제8 플러그(85)에 접촉될 수 있다.
상기 제3 절연 막(79)은 실리콘산화물, 실리콘 질화물, 실리콘 산-질화물, 저-유전 막(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 제2 배선(81), 상기 제3 배선(82), 상기 제4 배선(83), 상기 제7 플러그(84), 상기 제8 플러그(85), 상기 제1 패드(86), 및 상기 제2 패드(87)의 각각은 Cu, W, WN, Al, AlN, Ti, TiN, Ta, TaN, Ni, Ag, Au, Pt, Sn, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다.
도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 27을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈은 모듈 기판(201), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 포함할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)이 형성될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203) 중 적어도 하나는 도 1 내지 도 26을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(201)에 장착될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 반도체 패키지들(207)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 및 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 포함할 수 있다. 본 발명의 실시 예들에 따른 반도체 모듈은 메모리 모듈일 수 있다.
도 28은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 29는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장 장치일 수 있다.
도 28 및 도 29를 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 제어기(1115), 상기 비-휘발성 메모리(non-volatile memory; 1118), 및 상기 버퍼 메모리(1119)는 도 1 내지 도 26을 참조하여 설명한 것과 유사한 구성을 보일 수 있다.
도 30 내지 도 32는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도이고, 도 33은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 30내지 도 32를 참조하면, 도 1 내지 도 26을 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 33을 참조하면, 도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21: 반도체 기판 22, 23: 제1 웰, 제2 웰
25: 소자 분리 막
26, 27, 28, 29: 제1, 제2, 제3, 제4 활성 영역
31: 게이트 트렌치 32: 캐패시터 트렌치
35: 게이트 유전 막 36: 캐패시터 유전 막
37: 게이트 전극 38, 38A, 38B, 38C: 상부 전극
41: 캐핑 패턴 43: 소스/드레인 영역
44: 제1 불순물 영역 45: 제2 불순물 영역
49, 65, 79: 제1, 제2, 제3 절연 막
51: 비트 플러그 52: 비트 라인
53, 56, 57, 66, 67, 68, 84, 85, 91: 플러그
54, 81, 82, 83, 92: 배선
55: 매립 콘택 플러그 61: 셀 하부 전극
62: 셀 캐패시터 유전 막 63: 셀 상부 전극
71: 비어 홀 73: 비어 절연 막
75: 관통 전극 86, 87: 제1, 제2 패드
110: 패키지 기판 113: 외부 단자
115: 외부 패드 116: 핑거 전극
118: 봉지재 120, 130, 140: 반도체 칩
121: 반도체 기판 123: 층간 절연 막
125: 관통 전극 127: 하단 패드
128: 내부 회로 129, 139, 149, 159: 접속 단자
150: 인터포저 155: 관통 전극
156: 핑거 전극
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
1002: 호스트(Host) 1100: 솔리드 스테이트 드라이브(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (20)

  1. 셀 영역 및 주변 회로 영역을 갖는 반도체 기판;
    상기 셀 영역의 상기 반도체 기판 내에 형성된 게이트 트렌치;
    상기 게이트 트렌치 내의 게이트 전극;
    상기 게이트 전극 및 상기 반도체 기판 사이의 게이트 유전 막;
    상기 주변 회로 영역의 상기 반도체 기판 내에 형성된 웰(well);
    상기 웰(well) 내에 형성되고 상기 게이트 트렌치와 동일한 모양을 갖는 캐패시터 트렌치;
    상기 캐패시터 트렌치 내의 상부 전극;
    상기 상부 전극 및 상기 웰(well) 사이의 캐패시터 유전 막; 및
    상기 상부 전극에 전기적으로 접속된 관통 전극을 포함하되,
    상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된 반도체 소자.
  2. 제1 항에 있어서,
    상기 캐패시터 트렌치의 바닥은 상기 게이트 트렌치의 바닥과 같은 레벨에 형성된 반도체 소자.
  3. 제1 항에 있어서,
    상기 상부 전극은 상기 게이트 전극과 동일한 모양을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 상부 전극의 상단은 상기 게이트 전극의 상단과 같은 레벨에 형성된 반도체 소자.
  5. 제1 항에 있어서,
    상기 상부 전극의 하단은 상기 게이트 전극의 하단과 같은 레벨에 형성된 반도체 소자.
  6. 제1 항에 있어서,
    상기 캐패시터 유전 막은 상기 게이트 유전막과 동일한 물질 막인 반도체 소자.
  7. 제1 항에 있어서,
    상기 상부 전극은 상기 게이트 전극과 동일한 물질 막인 반도체 소자.
  8. 제1 항에 있어서,
    상기 반도체 기판은 p형 불순물들을 포함하고, 상기 웰(well)은 n형 불순물들을 포함하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 웰(well)은 접지(GND)에 접속된 반도체 소자.
  10. 제1 항에 있어서,
    상기 관통 전극은 상기 반도체 기판을 관통하되,
    상기 관통 전극의 상단은 상기 상부 전극보다 높은 레벨에 형성된 반도체 소자.
  11. 제1 항에 있어서,
    상기 반도체 기판 상에 형성되고 상기 게이트 전극 및 상기 상부 전극 상을 덮는 절연 막;
    상기 절연 막 내에 형성되고 상기 셀 영역의 상기 반도체 기판에 접속된 비트 라인; 및
    상기 절연 막 내에 형성되고 상기 상부 전극에 접속되며 상기 비트 라인과 동일 레벨에 형성된 배선을 더 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 관통 전극은 상기 배선을 경유하여 상기 상부 전극에 전기적으로 접속된 반도체 소자.
  13. 제11항에 있어서,
    상기 절연 막을 관통하고 상기 셀 영역의 상기 반도체 기판에 접촉된 매립 콘택 플러그;
    상기 절연 막 상에 형성되고 상기 매립 콘택 플러그에 접속된 셀 하부 전극;
    상기 셀 하부 전극 상의 셀 캐패시터 유전 막; 및
    상기 셀 캐패시터 유전 막 상의 셀 상부 전극을 더 포함하는 반도체 소자.
  14. 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제2 반도체 칩; 및
    상기 기판 상에 형성되고 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 봉지재를 포함하되,
    상기 제2 반도체 칩은
    셀 영역 및 주변 회로 영역을 갖는 반도체 기판;
    상기 셀 영역의 상기 반도체 기판 내에 형성된 게이트 트렌치;
    상기 게이트 트렌치 내의 게이트 전극;
    상기 게이트 전극 및 상기 반도체 기판 사이의 게이트 유전 막;
    상기 주변 회로 영역의 상기 반도체 기판 내에 형성된 웰(well);
    상기 웰(well) 내에 형성되고 상기 게이트 트렌치와 동일한 모양을 갖는 캐패시터 트렌치;
    상기 캐패시터 트렌치 내의 상부 전극;
    상기 상부 전극 및 상기 웰(well) 사이의 캐패시터 유전 막; 및
    상기 상부 전극에 전기적으로 접속된 제1 관통 전극을 포함하고,
    상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된 반도체 소자.
  15. 제14 항에 있어서,
    상기 제1 반도체 칩 내에 형성된 제2 관통 전극;
    상기 제2 관통 전극 및 상기 기판 사이에 형성된 제1 접속 단자; 및
    상기 제2 반도체 칩의 상기 제1 관통 전극 및 상기 제1 반도체 칩의 상기 제2 관통 전극 사이에 형성된 제2 접속 단자를 더 포함하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 인터포저;
    상기 인터포저 내에 형성된 제3 관통 전극; 및
    상기 제3 관통 전극 및 상기 제1 반도체 칩의 상기 제2 관통 전극 사이의 제3 접속 단자를 더 포함하되,
    상기 제2 접속 단자는 상기 제3 관통 전극 및 상기 제2 반도체 칩의 상기 제1 관통 전극 사이에 형성된 반도체 소자.
  17. 제16 항에 있어서,
    상기 인터포저 내에 형성되고 상기 제3 관통 전극에 접촉된 핑거 전극을 더 포함하되,
    상기 제2 접속 단자는 상기 핑거 전극 및 상기 제2 반도체 칩의 상기 제1 관통 전극 사이에 형성되고,
    상기 제2 접속 단자는 상기 제3 접속 단자와 어긋나는 반도체 소자.
  18. 제14 항에 있어서,
    상기 제2 반도체 칩 상의 제3 반도체 칩; 및
    상기 제3 반도체 칩 및 상기 제1 관통 전극 사이의 제4 접속 단자를 더 포함하는 반도체 소자.
  19. 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제2 반도체 칩; 및
    상기 기판 상에 형성되고 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 봉지재를 포함하되,
    상기 제2 반도체 칩은
    셀 영역 및 주변 회로 영역을 갖는 반도체 기판;
    상기 셀 영역의 상기 반도체 기판 내에 형성된 게이트 트렌치;
    상기 게이트 트렌치 내의 게이트 전극;
    상기 게이트 전극 및 상기 반도체 기판 사이의 게이트 유전 막;
    상기 주변 회로 영역의 상기 반도체 기판 내에 형성된 웰(well);
    상기 웰(well) 내에 형성되고 상기 게이트 트렌치와 동일한 모양을 갖는 캐패시터 트렌치;
    상기 캐패시터 트렌치 내의 상부 전극; 및
    상기 상부 전극 및 상기 웰(well) 사이의 캐패시터 유전 막을 포함하고,
    상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성되고, 상기 상부 전극은 상기 제1 반도체 칩에 전기적으로 접속된 반도체 소자.
  20. 셀 영역 및 주변 회로 영역을 갖는 반도체 기판을 준비하고,
    상기 주변 회로 영역의 상기 반도체 기판 내에 웰(well)을 형성하고,
    상기 셀 영역의 상기 반도체 기판 내에 게이트 트렌치 및 상기 웰(well) 내에 캐패시터 트렌치를 형성하되, 상기 캐패시터 트렌치는 상기 게이트 트렌치와 동일한 모양을 갖고,
    상기 게이트 트렌치 내의 게이트 유전 막 및 상기 캐패시터 트렌치 내의 캐패시터 유전 막을 형성하고,
    상기 게이트 유전 막 상에 게이트 전극 및 상기 캐패시터 유전 막 상에 상부 전극을 형성하고,
    상기 상부 전극에 전기적으로 접속된 관통 전극을 형성하는 것을 포함하되,
    상기 게이트 전극 및 상기 상부 전극의 상단들은 상기 반도체 기판의 상단보다 낮은 레벨에 형성된 반도체 소자의 형성 방법.
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