CN220121247U - 存储系统及电子设备 - Google Patents

Abstract

本申请公开了一种存储系统及电子设备，存储系统包括基板、至少一存储芯片组和至少一控制芯片组，基板的一侧具有安装面；至少一存储芯片组设于基板的安装面，存储芯片组包括至少一存储芯片；至少一控制芯片组设于基板的安装面，控制芯片组包括至少一控制芯片，控制芯片与存储芯片连接，以控制存储芯片存储数据。本申请实施例提供的存储系统通过将至少一个控制芯片组和至少一个存储芯片组分别设于基板的安装面的不同位置，并使控制芯片组中的控制芯片与存储芯片组中的存储芯片连接，能够提高存储系统内控制芯片和存储芯片之间的传输性能，进而提高存储系统的存储速度。

Description

存储系统及电子设备

技术领域

本申请涉及半导体技术领域，尤其涉及一种存储系统及电子设备。

背景技术

在存储系统中，通常由控制芯片控制存储芯片存储数据。3D NAND(3DNAND FLASHMEMORY，三维存储器)是一种新兴的存储芯片结构，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制，有效提高了存储系统的容量。但是，随着需要存储的信息量快速增长，亟需进一步对存储系统的存储容量和存储速度进行提升。

实用新型内容

本申请实施例提供一种存储系统及电子设备，旨在解决现有的存储系统的存储容量或存储速度不足的问题。

本申请实施例提供一种存储系统，所述存储系统包括：

基板，所述基板的一侧具有安装面；

至少一存储芯片组，设于所述基板的安装面，所述存储芯片组包括至少一存储芯片；

至少一控制芯片组，设于所述基板的安装面，所述控制芯片组包括至少一控制芯片，所述控制芯片与所述存储芯片连接，以控制所述存储芯片存储数据。

在一些实施例中，所述基板设有连接电路，所述存储芯片和所述控制芯片分别与所述连接电路连接，以将所述控制芯片与所述存储芯片连接。

在一些实施例中，所述存储芯片组包括层叠设置的多个所述存储芯片，所述存储芯片组的相邻两个所述存储芯片相互连接，位于所述存储芯片组靠近所述基板一侧的所述存储芯片与所述连接电路连接。

在一些实施例中，所述存储芯片组的相邻两个所述存储芯片通过第一硅通孔连接。

在一些实施例中，所述存储系统包括多个所述存储芯片组，各所述存储芯片组分别设于所述基板的安装面；所述控制芯片组的所述控制芯片与各所述存储芯片组的所述存储芯片连接。

在一些实施例中，所述存储系统包括多个所述控制芯片组和多个所述存储芯片组，各所述控制芯片组分别连接至少一所述存储芯片组。

在一些实施例中，所述控制芯片组包括层叠设置的多个所述控制芯片，相邻两个所述控制芯片相互连接，位于所述控制芯片组靠近所述基板一侧的所述控制芯片与所述连接电路连接。

在一些实施例中，所述控制芯片组的相邻两个所述控制芯片通过第二硅通孔连接。

在一些实施例中，所述基板包括基底层，及形成于所述基底层的再分布层，所述连接电路形成于所述再分布层内，所述安装面位于所述再分布层背离所述基底层的一侧。

在一些实施例中，所述存储系统还包括位于所述再分布层背离所述基底层一侧的多个导电球，部分所述导电球分布于所述存储芯片组与所述再分布层之间并将所述存储芯片组的存储芯片与所述连接电路连接；部分所述导电球分布于所述控制芯片组与所述再分布层之间，并将所述控制芯片组的所述控制芯片与所述连接电路连接。

在一些实施例中，所述存储芯片包括外围电路芯片和存储阵列芯片，所述外围电路芯片和所述存储阵列芯片键合连接；所述外围电路芯片背离所述存储阵列芯片一侧的表面与所述连接电路连接；或者，所述存储阵列芯片背离所述外围电路芯片一侧的表面与所述连接电路连接。

在一些实施例中，所述存储阵列芯片包括第一台阶区域，所述第一台阶区域的台阶面朝向所述存储阵列芯片。

在一些实施例中，所述存储芯片包括第一基底、第一外围电路层和第一存储阵列层，所述第一存储阵列层位于所述第一外围电路层背离所述第一基底的一侧，所述第一基底背离所述第一外围电路层的一侧表面形成有与所述第一外围电路层连接的第一互联层，所述第一互联层与所述连接电路连接。

在一些实施例中，所述第一存储阵列层包括第二台阶区域，所述第二台阶区域的台阶面背离所述第一外围电路层。

在一些实施例中，所述存储芯片包括第二基底，及分别设于所述第二基底的第二外围电路层和第二存储阵列层，所述第二基底背离所述第二外围电路层的一侧表面形成有与所述第二外围电路层连接的第二互联层，所述第二互联层与所述连接电路连接。

在一些实施例中，所述存储芯片包括3D NAND闪存、NOR闪存、DRAM、PCRAM、FeRAM、MRAM、RRAM其中之一的存储芯片。

本申请实施例还提供一种电子设备，所述电子设备包括如上所述的存储系统，所述存储系统包括：

基板，所述基板的一侧具有安装面；

至少一存储芯片组，设于所述基板的安装面，所述存储芯片组包括至少一存储芯片；

至少一控制芯片组，设于所述基板的安装面，所述控制芯片组包括至少一控制芯片，所述控制芯片与所述存储芯片连接，以控制所述存储芯片存储数据。

本申请实施例提供的存储系统通过将至少一个控制芯片组和至少一个存储芯片组分别设于基板的安装面的不同位置，并使控制芯片组中的控制芯片与存储芯片组中的存储芯片连接，能够提高存储系统内控制芯片和存储芯片之间的传输性能，进而提高存储系统的存储速度。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例提供的存储系统的第一个实施例的结构示意图；

图2为本申请实施例提供的存储系统的第二个实施例的结构示意图；

图3为本申请实施例提供的存储系统的第三个实施例的结构示意图；

图4为本申请实施例提供的存储系统的控制芯片组通过连接电路与两个存储芯片组连接的结构示意图；

图5为本申请实施例提供的存储芯片的第一个实施例的结构简图；

图6为本申请实施例提供的存储芯片的第一个实施例的结构示意图；

图7为本申请实施例提供的存储芯片的第二个实施例的结构简图；

图8为本申请实施例提供的存储芯片的第二个实施例的结构示意图；

图9为本申请实施例提供的存储芯片的第三个实施例的结构简图；

图10为本申请实施例提供的存储系统的制作方法的一个实施例的流程图；

图11为本申请实施例提供的基底层的一个实施例的结构示意图；

图12为本申请实施例提供的基板的一个实施例的结构示意图；

图13为本申请实施例提供的基板与导电球的一个实施例的结构示意图；

图14为本申请实施例提供的存储系统的一个实施例的结构示意图；

图15为本申请实施例提供的电子设备的一个实施例的结构示意图。

电子设备10；存储系统100；基板110；基底层111；再分布层112；连接电路1121；安装面1122；导电球113；存储芯片组120；存储芯片121；存储阵列芯片1211；外围电路芯片1212；第一基底1213；第一外围电路层1214；第一存储阵列层1215；第二基底1216；第二外围电路层1217；第二存储阵列层1218；第一硅通孔1219；第一台阶区域1220；第一核心区域1222；第三互联层1223；第二台阶区域1224；第二核心区域1225；第三硅通孔1226；第一互联层1227；第二互联层1228；控制芯片组130；控制芯片131；第二硅通孔132；主机200；中央处理器300。

具体实施方式

下面将结合本公开中的附图，对本公开中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本公开的范围。

应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。

本申请实施例提供一种存储系统及电子设备。以下分别进行详细说明。

图1为本申请实施例提供的存储系统的第一个实施例的结构示意图。如图1所示，存储系统100包括基板110，及设于基板110的至少一存储芯片组120和至少一控制芯片组130，其中，基板110的一侧具有安装面1122。存储芯片组120设于基板110的安装面1122，且存储芯片组120包括至少一存储芯片121。控制芯片组130设于基板110的安装面1122，且控制芯片组130包括至少一控制芯片131，该控制芯片131与存储芯片121连接，以控制存储芯片121存储数据。

本申请实施例提供的存储系统100通过将至少一个控制芯片组130和至少一个存储芯片组120分别设于基板110的安装面1122的不同位置，并使控制芯片组130中的控制芯片131与存储芯片组120中的存储芯片121连接，能够提高存储系统100内控制芯片131和存储芯片121之间的传输性能，进而提高存储系统100的存储速度。

需要说明的是，控制芯片131与存储芯片121连接是指控制芯片131与存储芯片121之间的通信连接或电连接，控制芯片131和存储芯片121之间可以传输控制信号、数据信号等等。控制芯片组130的控制芯片131与存储芯片组120的存储芯片121之间可以通过导线连接，以实现控制芯片131控制存储芯片121存储数据的目的。

如图1所示，可以在基板110内设有连接电路1121，当存储芯片组120和控制芯片组130分别设于基板110的安装面1122后，存储芯片组120中的存储芯片121和控制芯片组130中的控制芯片131分别与基板110的连接电路1121连接，以将控制芯片组130的控制芯片131与存储芯片组120的存储芯片121连接，实现控制芯片131控制存储芯片121存储数据。

具体地，如图1所示，基板110包括基底层(Substrate)111，及形成于基底层111的再分布层(Interposer)112，连接电路1121形成于再分布层112内，安装面1122位于再分布层112背离基底层111的一侧。当将控制芯片组130和存储芯片组120分别设于基板110的安装面1122的不同位置后，控制芯片组130的控制芯片131和存储芯片组120的存储芯片121分别与再分布层112内的连接电路1121连接，从而将控制芯片组130的控制芯片131和存储芯片组120的存储芯片121连接在一起。

在一些实施例中，如图1所示，存储系统100还包括位于再分布层112背离基底层111的一侧的多个导电球(Micro Bump)113。一部分导电球113分布于存储芯片组120与再分布层112之间并将存储芯片组120的存储芯片121与连接电路1121连接。另部分导电球113分布于控制芯片组130与再分布层112之间，并将控制芯片组130的控制芯片131与连接电路1121连接。

其中，连接电路1121与多个导电球113相互连接。当将存储芯片组120设于基板110的安装面1122后，一部分导电球113分布于存储芯片组120与再分布层112之间并与存储芯片组120的存储芯片121连接，从而将存储芯片组120的存储芯片121与连接电路1121连接。当将控制芯片组130设于基板110的安装面1122后，另一部分导电球113分布于控制芯片组130与再分布层112之间并与控制芯片组130的控制芯片131连接，从而将控制芯片组130的控制芯片131与连接电路1121连接。

当然，存储芯片组120的存储芯片121及控制芯片组130的控制芯片131也可以通过其它方式与再分布层112内的连接电路1121连接。另外，除了通过在基板110设置连接电路1121将控制芯片组130的控制芯片131与存储芯片组120的存储芯片121连接外，理论上也可以直接将存储芯片组120和控制芯片组130通过导线或其它方式连接，只需能够实现控制芯片组130的控制芯片131能够控制存储芯片组120的存储芯片121存储数据即可。

在一些实施例中，如图1所示，存储芯片组120包括层叠设置的多个存储芯片121，存储芯片组120的相邻两个存储芯片121相互连接，以实现存储芯片组120的相邻两个存储芯片121之间的信号传输。位于存储芯片组120靠近基板110一侧的存储芯片121与连接电路1121连接，从而使存储芯片组120的各存储芯片121与连接电路1121连接。

当存储芯片组120的存储芯片121与控制芯片组130的控制芯片131连接后，控制芯片131能够同时控制存储芯片组120的多个存储芯片121存储数据，而且，控制芯片131与各存储芯片121之间均具有较高的传输性能，从而进一步提高存储系统100的存储容量和存储速度。

其中，存储芯片组120的相邻两个存储芯片121通过第一硅通孔(Through SiliconVia，TSV)1219连接。由此，能够实现存储芯片组120的多个存储芯片121在垂直方向上电气互连，减小存储芯片组120的各存储芯片121之间的互联长度和信号延迟，降低存储芯片组120的各存储芯片121之间电容、电感，实现存储芯片组120的各存储芯片121之间的低功耗，高速通讯，增加存储芯片组120的宽带和实现存储芯片组120的小型化。

当然，存储芯片组120的相邻两个存储芯片121通过第一硅通孔1219连接外，还可以通过玻璃通孔(Through Glass Via，TGV)或其它方式实现连接，只需能够实现存储芯片组120的相邻两个存储芯片121之间进行信号传输即可。另外，还可以将存储芯片组120的各存储芯片121通过导线分别与基板110的连接电路1121连接，则控制芯片组130的控制芯片131通过连接电路1121与存储芯片组120的各存储芯片121连接。

在一些实施例中，如图2和图3所示，存储系统100包括多个存储芯片组120，各存储芯片组120分别设于基板110的安装面1122，控制芯片组130的控制芯片131与各存储芯片组120的存储芯片121连接，以控制各存储芯片组120的存储芯片121存储数据，从而提高存储系统100的存储芯片121的密度。

其中，如图2所示，可以使多个存储芯片组120分布于控制芯片组130的相对两侧，或者，使多个存储芯片组120分布于控制芯片组130的四周。或者，如图3所示，可以使多个存储芯片组120分布于控制芯片组130的同一侧。

另外，如图4所示，各存储芯片组120与基板110的连接电路1121连接，从而使控制芯片组130的控制芯片131与各存储芯片组120的存储芯片121连接。各存储芯片组120设置有基板110上的方式可以参照上文中存储芯片组120设于基板110的安装面1122的方式，此处不再赘述。

在一些实施例中，存储系统100包括多个控制芯片组130和多个存储芯片组120，各控制芯片组130分别连接至少一存储芯片组120。由此，存储系统100能够通过多个控制芯片组130的控制芯片131控制对应的存储芯片组120的存储芯片121存储数据，从而提高存储系统100的传输性能，进而提高存储系统100的存储速度。

其中，可以使控制芯片组130的数量与存储芯片组120的数量相等，且一一对应连接，则每个控制芯片组130的控制芯片131控制一个存储芯片组120的存储芯片121存储数据。或者，也可以使控制芯片组130的数量少于存储芯片组120的数量，每个控制芯片组130连接一个或多个存储芯片组120，且每个控制芯片组130所连接的存储芯片组120不相同，则每个控制芯片组130的控制芯片131控制一个或多个存储芯片组120的存储芯片121存储数据。

具体例如图4所示，存储系统100包括两个存储芯片组120和一个控制芯片组130，两个存储芯片组120分布于控制芯片组130的相对两侧。控制芯片组130通过连接电路1121分别与两个存储芯片组120连接。

在一些实施例中，如图1所示，控制芯片组130包括层叠设置的多个控制芯片131，相邻两个控制芯片131相互连接，位于控制芯片组130靠近基板110一侧的控制芯片131与连接电路1121连接，以实现控制芯片组130的相邻两个控制芯片131之间的信号传输。位于控制芯片组130靠近基板110一侧的控制芯片131与连接电路1121连接，从而使控制芯片组130的各控制芯片131与连接电路1121连接。

当存储芯片组120的存储芯片121与控制芯片组130的控制芯片131连接后，控制芯片组130的多个控制芯片131能够分别控制存储芯片组120的存储芯片121存储数据，控制芯片组130的各控制芯片131与存储芯片组120的存储芯片121之间均具有较高的传输性能，从而进一步提高存储系统100的存储速度。

其中，控制芯片组130的相邻两个控制芯片131通过第二硅通孔(Through SiliconVia，TSV)132连接。由此，能够实现控制芯片组130的多个控制芯片131在垂直方向上电气互连，减小控制芯片组130的各控制芯片131之间的互联长度和信号延迟，降低控制芯片组130的各控制芯片131之间电容、电感，实现控制芯片组130的各控制芯片131之间的低功耗，高速通讯，增加控制芯片组130的宽带和实现控制芯片组130的小型化。

当然，控制芯片组130的相邻两个控制芯片131通过第二硅通孔132连接外，还可以通过玻璃通孔(Through Glass Via，TGV)或其它方式实现连接，只需能够实现控制芯片组130的相邻两个控制芯片131之间进行信号传输即可。另外，还可以将控制芯片组130的各控制芯片131通过分别与基板110的连接电路1121连接，则控制芯片组130的各控制芯片131分别通过连接电路1121与存储芯片组120的存储芯片121连接。

本申请实施例中，存储芯片121的结构可以分为：外围电路邻近存储阵列(CMOSnear Array，CNA)、外围电路位于存储阵列下方(CMOS under array，CUA)、外围电路芯片1212与存储阵列芯片1211键合(CMOS Bonding Array，CBA)等多种结构。其中，外围电路也称互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)。

在一些实施例中，如图5和图6所示，存储芯片121包括外围电路芯片1212和存储阵列芯片1211，外围电路芯片1212和存储阵列芯片1211键合连接，以构成外围电路芯片1212与存储阵列芯片1211键合(CMOS Bonding Array，CBA)的存储芯片结构。外围电路芯片1212通过向存储阵列芯片1211传输控制信息，从而在存储阵列芯片1211内进行信息的读写操作。

继续参照图6，存储阵列芯片1211包括第一台阶区域1220，第一台阶区域1220的台阶面朝向存储阵列芯片1211。存储阵列芯片1211还包括的第一核心区域1222，该第一核心区域1222用于形成存储信息的存储单元，第一台阶区域1220用于在存储阵列芯片1211与外围电路芯片1212键合连接后，将第一核心区域1222的存储单元与外围电路芯片1212进行连接。外围电路芯片1212通过第一台阶区域1220向第一核心区域1222传输控制信息，从而在第一核心区域1222进行信息的读写操作。

其中，如图6所示，可以使存储阵列芯片1211包括第一核心区域1222以及分别位于第一核心区域1222两侧的第一台阶区域1220。或者，也可以使存储阵列芯片1211包括第一台阶区域1220以及分别位于第一台阶区域1220两侧的第一核心区域1222。

在一些实施例中，在存储阵列芯片1211远离外围电路芯片1212的方向上，第一台阶区域1220的各层台阶在第一横向上的长度逐渐增大。第一横向与存储阵列芯片1211远离外围电路芯片1212的方向垂直。也即，第一台阶区域1220为倒置的台阶结构。在存储阵列芯片1211远离外围电路芯片1212的方向上，第一台阶区域1220的相邻两层台阶中，远离外围电路芯片1212的台阶具有朝向外围电路芯片1212的台阶面，该台阶面沿第一横向伸出于靠近外围电路芯片1212的台阶。

在一些实施例中，如图6所示，可以使外围电路芯片1212背离存储阵列芯片1211一侧的表面与连接电路1121连接，从而使存储芯片121与连接电路1121连接。具体地，存储阵列芯片1211位于外围电路芯片1212背离基板110的一侧。在外围电路芯片1212背离存储阵列芯片1211的一侧设有第三互联层1223，该第三互联层1223与位于存储芯片121的外围电路芯片1212与基板110的再分布层112之间的导电球113连接，从而使外围电路芯片1212背离存储阵列芯片1211一侧的表面与基板110的连接电路1121连接。

在其他实施例中，也可以使存储阵列芯片1211背离外围电路芯片1212一侧的表面与连接电路1121连接，从而使存储芯片121与连接电路1121连接。具体地，外围电路芯片1212位于存储阵列芯片1211背离基板110的一侧。在存储阵列芯片1211背离外围电路芯片1212的一侧设有第四互联层(图中未示出)，该第四互联层与位于存储芯片121的存储阵列芯片1211与基板110的再分布层112之间的导电球113连接，从而使存储阵列芯片1211背离外围电路芯片1212一侧的表面与基板110的连接电路1121连接。

在一些实施例中，如图7和图8所示，存储芯片121包括第一基底1213、第一外围电路层1214和第一存储阵列层1215，第一存储阵列层1215位于第一外围电路层1214背离第一基底1213的一侧，从而使第一存储阵列层1215与第一外围电路层1214形成外围电路位于存储阵列下方(CMOS under array，CUA)的存储芯片结构。

继续参照图8，第一存储阵列层1215包括第二台阶区域1224，第二台阶区域1224的台阶面背离第一外围电路层1214。第一存储阵列层1215还包括第二核心区域1225，第二核心区域1225用于形成存储信息的存储单元，第二台阶区域1224用于将第二核心区域1225的存储单元与第一外围电路层1214进行连接。第一外围电路层1214通过第二台阶区域1224向第二核心区域1225传输控制信息，从而在第二核心区域1225进行信息的读写操作。

其中，如图8所示，可以使第一存储阵列层1215包括第二核心区域1225以及分别位于第二核心区域1225两侧的第二台阶区域1224。或者，也可以使第一存储阵列层1215包括第二台阶区域1224以及分别位于第二台阶区域1224两侧的第二核心区域1225。

在一些实施例中，在第一存储阵列层1215远离第一外围电路层1214的方向上，第二台阶区域1224的各层台阶在第一横向上的长度逐渐减小。第一横向与第一存储阵列层1215远离第一外围电路层1214的方向垂直。也即，在第一存储阵列层1215远离第一外围电路层1214的方向上，第二台阶区域1224的相邻两层台阶中，远离第一外围电路层1214的台阶具有朝向第一外围电路层1214的台阶面，该台阶面沿第一横向伸出于靠近第一外围电路层1214的台阶。

第一外围电路层1214和第一存储阵列层1215之间可以通过第三硅通孔1226或玻璃通孔连接，以实现第一外围电路层1214和第一存储阵列层1215之间的信号传输。

在一些实施例中，如图8所示，可以使第一基底1213背离第一外围电路层1214的一侧与基板110的连接电路1121连接，从而使存储芯片121的第一外围电路层1214与连接电路1121连接。具体地，在第一基底1213背离第一外围电路层1214的一侧表面形成有与第一外围电路层1214连接的第一互联层1227，该第一互联层1227与连接电路1121连接，从而使存储芯片121的第一外围电路层1214与基板110的连接电路1121连接。其中，第一互联层1227与位于第一互联层1227和再分布层112之间的导电球113连接，从而使第一外围电路层1214与基板110的连接电路1121连接。

在一些实施例中，如图9所示，存储芯片121包括第二基底1216，及分别设于第二基底1216的第二外围电路层1217和第二存储阵列层1218，从而使第二存储阵列层1218与第二外围电路层1217形成外围电路邻近存储阵列(CMOS near Array，CNA)的存储芯片结构。

继续参照图9，可以使第二基底1216背离第二外围电路层1217的一侧与基板110的连接电路1121连接，从而使存储芯片121与连接电路1121连接。具体地，在第二基底1216背离第二外围电路层1217的一侧表面形成有与第二外围电路层1217连接的第二互联层1228，该第二互联层1228与连接电路1121连接，从而使存储芯片121的第二外围电路层1217与基板110的连接电路1121连接。其中，第二互联层1228与位于第二互联层1228和再分布层112之间的导电球113连接，从而使第一外围电路层1214与基板110的连接电路1121连接。

本申请实施例中，存储系统100可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。具体地，上述存储系统100可以用到计算机、电视、机顶盒、车载等终端产品上。

如图14所示，存储系统100的控制芯片组130中的控制芯片131可通过通道CH控制存储芯片组120中的存储芯片121，并且存储芯片121可响应于来自主机200的请求基于控制芯片131的控制而执行操作。存储芯片121可通过通道CH从控制芯片131接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，存储芯片121可对由地址选择的区域执行与命令相对应的内部操作。

存储芯片121可以包括3D NAND闪存、NOR闪存、DRAM、PCRAM、FeRAM、MRAM、RRAM等其中之一的存储芯片。

为了更好的制作本申请实施例中的存储系统，本申请实施例还提供一种存储系统的制作方法。如图10所示，存储系统的制作方法包括步骤S110至步骤S130，详细说明如下：

S110、提供基板110，基板110的一侧具有安装面1122。

如图12所示，基板110包括基底层111，及设于基底层111的再分布层112，在再分布层112内设有连接电路1121，安装面1122位于再分布层112背离基底层111的一侧。

其中，如图11和图12所示，提供基板110的步骤可以包括：提供基底层111(参见图11)；在基底层111形成再分布层112(参见图12)，再分布层112内设有连接电路1121，安装面1122位于再分布层112背离基底层111的一侧。

S120、提供至少一存储芯片组120和至少一控制芯片组130，存储芯片组120包括至少一存储芯片121，控制芯片组130包括至少一控制芯片131。

其中，如图1所示，存储芯片组120可以包括一个或多个存储芯片121，当存储芯片组120包括多个存储芯片121时，存储芯片组120的多个存储芯片121层叠设置，存储芯片组120的相邻两个存储芯片121相互连接。具体地，存储芯片组120的相邻两个存储芯片121通过第一硅通孔1219连接。当然，存储芯片组120的相邻两个存储芯片121也可通过其它方式相互连接。存储芯片121可包括3DNAND闪存、NOR闪存、DRAM、PCRAM、FeRAM、MRAM、RRAM等其中之一的存储芯片121。

同样地，控制芯片组130可以包括一个或多个控制芯片131，当控制芯片组130包括多个控制芯片131时，控制芯片组130的多个控制芯片131层叠设置，相邻两个控制芯片131相互连接。具体地，控制芯片组130的相邻两个控制芯片131通过第二硅通孔132连接。当然，控制芯片组130的相邻两个控制芯片131之间也可以通过其它方式连接。

S130、将存储芯片组120和控制芯片组130分别设于基板110的安装面1122，控制芯片131与存储芯片121连接并控制存储芯片121存储数据。

其中，控制芯片组130的控制芯片131可通过通道CH控制存储芯片组120的存储芯片121，并且存储芯片121可响应于来自主机200的请求基于控制芯片131的控制而执行操作。存储芯片121可通过通道CH从控制芯片131接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，存储芯片121可对由地址选择的区域执行与命令相对应的内部操作。

本申请实施例提供的存储系统的制作方法通过将至少一个控制芯片组130和至少一个存储芯片组120分别设于基板110的安装面1122的不同位置，并使控制芯片组130中的控制芯片131与存储芯片组120中的存储芯片121连接，能够提高存储系统100内控制芯片131和存储芯片121之间的传输性能，进而提高存储系统100的存储速度。

需要说明的是，控制芯片131与存储芯片121连接是指控制芯片131与存储芯片121之间的通信连接或电连接，控制芯片131和存储芯片121之间可以传输控制信号、数据信号等等。控制芯片组130的控制芯片131与存储芯片组120的存储芯片121之间可以通过导线连接，以实现控制芯片131控制存储芯片121存储数据的目的。

如图1和图12所示，基板110设有连接电路1121。在一些实施例中，上述将存储芯片组120和控制芯片组130分别设于基板110的安装面1122的步骤，包括：将存储芯片组120设于基板110的安装面1122，使存储芯片组120的存储芯片121与连接电路1121连接。将控制芯片组130设于基板110的安装面1122，使控制芯片组130的控制芯片131与连接电路1121连接，以将控制芯片131与存储芯片组120的存储芯片121连接。

通过将存储芯片组120和控制芯片组130分别设于基板110的安装面1122，并将存储芯片组120的存储芯片121和控制芯片组130的控制芯片131分别与连接电路1121连接，从而使控制芯片131通过连接电路1121与存储芯片组120的存储芯片121连接，以实现控制存储芯片121存储数据的目的。

如图1所示，存储芯片组120包括层叠设置的多个存储芯片121，存储芯片组120的相邻两个存储芯片121相互连接。上述将存储芯片组120设于基板110的安装面1122，使存储芯片组120的存储芯片121与连接电路1121连接的步骤，包括：将存储芯片组120与基板110的安装面1122相对设置。将位于存储芯片组120靠近基板110一侧的存储芯片121设于基板110的安装面1122，以使位于存储芯片组120靠近基板110一侧的存储芯片121与连接电路1121连接。

当存储芯片组120的存储芯片121与控制芯片组130的控制芯片131连接后，控制芯片131能够同时控制存储芯片组120的多个存储芯片121存储数据，而且，控制芯片131与各存储芯片121之间均具有较高的传输性能，从而进一步提高存储系统100的存储容量和存储速度。

本申请实施例提供的存储系统的制作方法中，当存储系统100包括一个控制芯片组130和一个存储芯片组120时，控制芯片组130与一个存储芯片组120连接并控制该存储芯片组120的存储芯片121存储数据。当存储系统100包括多个控制芯片组130和多个存储芯片组120时，各控制芯片组130分别连接至少一存储芯片组120。

在一些实施例中，如图2和图3所示，存储系统100包括多个存储芯片组120。上述将存储芯片组120和控制芯片组130分别设于基板110的安装面1122的步骤包括：将控制芯片组130和各存储芯片组120分别设于基板110的安装面1122，以使控制芯片组130的控制芯片131与各存储芯片组120的存储芯片121连接。

其中，当控制芯片组130的数量为一个时，可以使控制芯片组130与多个存储芯片组120的存储芯片121连接，以控制多个存储芯片组120的存储芯片121存储数据。当控制芯片组130的数量为多个时，可以使控制芯片组130的数量与存储芯片组120的数量相等，且一一对应连接，则每个控制芯片组130的控制芯片131控制一个存储芯片组120的存储芯片121存储数据。或者，也可以使控制芯片组130的数量少于存储芯片组120的数量，每个控制芯片组130连接一个或多个存储芯片组120，且每个控制芯片组130所连接的存储芯片组120不相同，则每个控制芯片组130的控制芯片131控制一个或多个存储芯片组120的存储芯片121存储数据。

如图1所示，控制芯片组130包括层叠设置的多个控制芯片131，相邻两个控制芯片131相互连接。在一些实施例中，上述将控制芯片组130设于基板110的安装面1122，使控制芯片组130的控制芯片131与连接电路1121连接的步骤，包括：

将控制芯片组130与基板110的安装面1122相对设置；

将位于控制芯片组130靠近基板110一侧的控制芯片131设于基板110的安装面1122，以使位于控制芯片组130靠近基板110一侧的控制芯片131与连接电路1121连接。

在一些实施例中，上述将存储芯片组120和控制芯片组130分别设于基板110的安装面1122的步骤，包括：

如图13所示，在再分布层112背离基底层111的一侧设置多个导电球113，多个导电球113与连接电路1121连接；

如图1所示，将存储芯片组120设于部分导电球113背离再分布层112的一侧，位于存储芯片组120与再分布层112之间的导电球113与存储芯片组120连接；

如图1所示，将控制芯片组130设于另一部分导电球113背离再分布层112的一侧，位于控制芯片组130与再分布层112之间的导电球113与控制芯片组130连接。

如图5和图6所示，存储芯片121包括外围电路芯片1212和存储阵列芯片1211，外围电路芯片1212和存储阵列芯片1211键合连接，以构成外围电路芯片1212与存储阵列芯片1211键合(CMOS Bonding Array，CBA)的存储芯片结构。

在一些实施例中，上述将存储芯片组120设于基板110的安装面1122，使存储芯片组120的存储芯片121与连接电路1121连接的步骤，包括：将外围电路芯片1212背离存储阵列芯片1211一侧的表面与连接电路1121连接；或者，将存储阵列芯片1211背离外围电路芯片1212一侧的表面与连接电路1121连接。

其中，存储阵列芯片1211包括第一台阶区域1220，第一台阶区域1220的台阶面朝向存储阵列芯片1211。

如图7和图8所示，存储芯片121包括第一基底1213、第一外围电路层1214和第一存储阵列层1215，第一存储阵列层1215位于第一外围电路层1214背离第一基底1213的一侧，从而使第一存储阵列层1215与第一外围电路层1214形成外围电路位于存储阵列下方(CMOSunder array，CUA)的存储芯片结构。其中，在第一基底1213背离第一外围电路层1214的一侧表面形成有与第一外围电路层1214连接的第一互联层1227。

在一些实施例中，上述将存储芯片组120设于基板110的安装面1122，使存储芯片组120的存储芯片121与连接电路1121连接的步骤，包括：将第一互联层1227设于基板110的安装面1122并与连接电路1121连接，以使存储芯片组120的存储芯片121与连接电路1121连接。

其中，第一存储阵列层1215包括第二台阶区域1224，第二台阶区域1224的台阶面背离第一外围电路层1214。

如图9所示，存储芯片121包括第二基底1216，及分别设于第二基底1216的第二外围电路层1217和第二存储阵列层1218，从而使第二存储阵列层1218与第二外围电路层1217形成外围电路邻近存储阵列(CMOS near Array，CNA)的存储芯片结构。其中，第二基底1216背离第二外围电路层1217的一侧表面形成有与第二外围电路层1217连接的第二互联层1228。

在一些实施例中，上述将存储芯片组120设于基板110的安装面1122，使存储芯片组120的存储芯片121与连接电路1121连接的步骤，包括：将第二互联层1228设于基板110的安装面1122并与连接电路1121连接，以使存储芯片组120的存储芯片121与连接电路1121连接。

本申请实施例还提供一种电子设备，该电子设备包括存储系统，该存储系统的具体结构参照上述实施例，由于本电子设备采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

如图15所示，电子设备10包括中央处理器300以及如本申请实施例提供的上述存储系统100或按照上述存储系统的制作方法制作的存储系统100。具体地，该电子设备10可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等任意可以存储数据的设备。中央处理器300用于与存储系统100信息数据交换。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的一种存储系统、存储系统的制作方法及电子设备进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (17)

1.一种存储系统，其特征在于，所述存储系统包括：

基板，所述基板的一侧具有安装面；

至少一存储芯片组，设于所述基板的安装面，所述存储芯片组包括至少一存储芯片；

至少一控制芯片组，设于所述基板的安装面，所述控制芯片组包括至少一控制芯片，所述控制芯片与所述存储芯片连接，以控制所述存储芯片存储数据。

2.如权利要求1所述的存储系统，其特征在于，所述基板设有连接电路，所述存储芯片和所述控制芯片分别与所述连接电路连接，以将所述控制芯片与所述存储芯片连接。

3.如权利要求2所述的存储系统，其特征在于，所述存储芯片组包括层叠设置的多个所述存储芯片，所述存储芯片组的相邻两个所述存储芯片相互连接，位于所述存储芯片组靠近所述基板一侧的所述存储芯片与所述连接电路连接。

4.如权利要求3所述的存储系统，其特征在于，所述存储芯片组的相邻两个所述存储芯片通过第一硅通孔连接。

5.如权利要求1至4中任意一项所述的存储系统，其特征在于，所述存储系统包括多个所述存储芯片组，各所述存储芯片组分别设于所述基板的安装面；所述控制芯片组的所述控制芯片与各所述存储芯片组的所述存储芯片连接。

6.如权利要求1至4中任意一项所述的存储系统，其特征在于，所述存储系统包括多个所述控制芯片组和多个所述存储芯片组，各所述控制芯片组分别连接至少一所述存储芯片组。

7.如权利要求2所述的存储系统，其特征在于，所述控制芯片组包括层叠设置的多个所述控制芯片，相邻两个所述控制芯片相互连接，位于所述控制芯片组靠近所述基板一侧的所述控制芯片与所述连接电路连接。

8.如权利要求7所述的存储系统，其特征在于，所述控制芯片组的相邻两个所述控制芯片通过第二硅通孔连接。

9.如权利要求2所述的存储系统，其特征在于，所述基板包括基底层，及形成于所述基底层的再分布层，所述连接电路形成于所述再分布层内，所述安装面位于所述再分布层背离所述基底层的一侧。

10.如权利要求9所述的存储系统，其特征在于，所述存储系统还包括位于所述再分布层背离所述基底层一侧的多个导电球，部分所述导电球分布于所述存储芯片组与所述再分布层之间并将所述存储芯片组的存储芯片与所述连接电路连接；部分所述导电球分布于所述控制芯片组与所述再分布层之间，并将所述控制芯片组的所述控制芯片与所述连接电路连接。

11.如权利要求2所述的存储系统，其特征在于，所述存储芯片包括外围电路芯片和存储阵列芯片，所述外围电路芯片和所述存储阵列芯片键合连接；所述外围电路芯片背离所述存储阵列芯片一侧的表面与所述连接电路连接；或者，所述存储阵列芯片背离所述外围电路芯片一侧的表面与所述连接电路连接。

12.如权利要求11所述的存储系统，其特征在于，所述存储阵列芯片包括第一台阶区域，所述第一台阶区域的台阶面朝向所述存储阵列芯片。

13.如权利要求2所述的存储系统，其特征在于，所述存储芯片包括第一基底、第一外围电路层和第一存储阵列层，所述第一存储阵列层位于所述第一外围电路层背离所述第一基底的一侧，所述第一基底背离所述第一外围电路层的一侧表面形成有与所述第一外围电路层连接的第一互联层，所述第一互联层与所述连接电路连接。

14.如权利要求13所述的存储系统，其特征在于，所述第一存储阵列层包括第二台阶区域，所述第二台阶区域的台阶面背离所述第一外围电路层。

15.如权利要求2所述的存储系统，其特征在于，所述存储芯片包括第二基底，及分别设于所述第二基底的第二外围电路层和第二存储阵列层，所述第二基底背离所述第二外围电路层的一侧表面形成有与所述第二外围电路层连接的第二互联层，所述第二互联层与所述连接电路连接。

16.如权利要求1至4中任意一项所述的存储系统，其特征在于，所述存储芯片包括3DNAND闪存、NOR闪存、DRAM、PCRAM、FeRAM、MRAM、RRAM其中之一的存储芯片。

17.一种电子设备，其特征在于，所述电子设备包括权利要求1至16中任意一项所述的存储系统。