TWI753898B - 半導體模組以及製造其的方法 - Google Patents

Abstract

本發明提供一種半導體模組以及一種製造其的方法。在一 個實施例中，半導體模組包括：模組基板；以及第一基板，安裝於所述模組基板的第一表面上並電性連接至所述第一表面。所述第一基板具有所述半導體模組的一或多個第一電性連接器，且所述第一基板將所述第一電性連接器電性連接至所述模組基板。

Description

半導體模組以及製造其的方法 [相關申請案的交叉參考]

本美國非臨時專利申請案根據35 U.S.C.§119主張於2016年4月20日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0048377號的優先權，所述韓國專利申請案的全部內容併入本案供參考。

本發明是有關於一種半導體模組，且具體而言是有關於一種模組基板及具有所述模組基板的半導體模組。

近來，對重量輕且尺寸小的電子裝置(例如蜂巢式電話(cellular phone)及筆記本電腦(notebook computer))的需求日益增加。欲設置於電子裝置中的半導體模組的尺寸及重量被減小以滿足此種需求。半導體模組可插入至電子裝置的連接器中。因此，半導體模組被製造成在形狀及尺寸(例如厚度或寬度)方面滿足國際標準。

本發明概念的某些實施例提供一種模組基板及包括所述模組基板的小尺寸半導體模組。

至少一個實施例是有關於一種半導體模組。

在一個實施例中，所述半導體模組包括：模組基板；以及第一基板，安裝於所述模組基板的第一表面上並電性連接至所述第一表面。所述第一基板具有所述半導體模組的一或多個第一電性連接器，且所述第一基板將所述第一電性連接器電性連接至所述模組基板。

在一個實施例中，所述半導體模組包括主基板。連接基板及至少一個晶片安裝於所述主基板的第一表面上。所述連接基板經由所述主基板電性連接至所述晶片，且所述連接基板包括用於將所述半導體模組電性連接至外部裝置的一或多個分接頭。

至少一個實施例是有關於一種系統。

在一個實施例中，所述系統包括模組基板，所述模組基板具有連接區及系統區。所述模組基板具有第一表面及第二表面，且所述第二表面與所述第一表面相對。第一基板在所述連接區中安裝於所述模組基板的所述第一表面上並電性連接至所述第一表面。所述第一基板具有一或多個第一電性連接器，且所述第一基板將所述第一電性連接器電性連接至所述模組基板。至少一個第一系統結構在所述系統區中安裝於所述模組基板的所述第一表面上。

一個實施例是有關於一種製造半導體模組的方法。

在一個實施例中，所述方法包括將第一基板在模組基板的第一區中安裝於所述模組基板的第一表面上。所述第一基板在所述第一基板的外表面上包括用於所述半導體模組的至少一個第一電性連接器。所述方法更包括將第一裝置結構在所述模組基板的第二區中安裝於所述模組基板的所述第一表面上。所述模組基板將所述第一基板電性連接至所述第一裝置結構。所述方法更包括在所述模組基板的所述第一表面之上形成第一模具層，以覆蓋所述第一裝置結構及覆蓋所述第一基板的一部分，以使所述第一電性連接器保持被暴露出。

1、2、3、4、5、6、7、8、9:半導體模組

100:模組基板

100a:第一表面

100b:第二表面

100c、101c:側邊

101:模組條帶

102:模組區

109:金屬圖案

115:上部墊

121:第一凹陷區

122:第二凹陷區

125:下部墊

131:第一連接墊

132:第二連接墊

151、152:切割道

210:基板/第一基板

210a、220a:頂表面

210b、220b:底表面

211:第一基礎層

212:第一通孔

213:第一保護層

215:第一墊

218:第三基板

220:基板/第二基板

221:第二基礎層

222:第二通孔

223:第二保護層

224:第二導電層

225:第二墊

228:第四基板

250:連接部/第一連接部

251、252、259:第一連接部

251c:第一導電顆粒

251i:絕緣聚合物/第一絕緣聚合物

258:第三連接部

260:連接部/第二連接部

261、262、269:第二連接部

261c:第二導電顆粒

261i:第二絕緣聚合物

268:第四連接部

310:分接頭/第一分接頭

320:分接頭/第二分接頭

410:電子組件/第一電子組件

415:第一內插器

420:電子組件/第二電子組件

425:第二內插器

510:半導體晶片/第一半導體晶片

515:第一端子

520:半導體晶片/第二半導體晶片

525:第二端子

530:第三半導體晶片

540:記憶體晶片

550:第一封裝

551:第一封裝基板

552:第一晶片

553:第一模製圖案

555:第一連接端子

560:第二封裝

561:第二封裝基板

562:第二晶片

563:第二模製圖案

565:第二連接端子

570:第三封裝

571:下部封裝

572:下部基板

573:下部晶片

574:下部模製圖案

575:上部封裝

576:上部基板

577:上部晶片

578:上部模製圖案

579:連接凸塊

585:第三連接端子

610:模具層/第一模具層

611:第一底部填充層

612:第一裝置底部填充層

613:第一封裝底部填充層

614:第二封裝底部填充層

620:模具層/第二模具層

621:第二底部填充層

622:第二裝置底部填充層

623:第三封裝底部填充層

1000:電子裝置

1100:連接器

1111:第一導電墊

1112:第二導電墊

A1、A2、A3、A4、A5:厚度

B:間隙距離

D1:第一方向

D2:第二方向

D3:第三方向

I-I’、III-III’:線

II:部分

R1:第一區

R2:第二區

藉由結合附圖閱讀以下簡要說明將更清楚地理解各示例性實施例。附圖代表本文所述各非限制性示例性實施例。

圖1A是說明根據本發明概念實施例的半導體模組的平面圖。

圖1B是沿圖1A所示的線I-I’截取的剖視圖。

圖1C是根據本發明概念實施例說明圖1B所示部分‘II’的放大剖視圖。

圖1D是根據本發明概念實施例說明圖1B所示部分‘II’的放大剖視圖。

圖2是根據本發明概念實施例示出如何將半導體模組連接至電子裝置的剖視圖。

圖3A是說明根據本發明概念實施例的半導體模組的剖視圖。

圖3B是說明根據本發明概念實施例的半導體模組的剖視圖。

圖3C是說明根據本發明概念實施例的半導體模組的剖視圖。

圖3D是說明根據本發明概念實施例的半導體模組的剖視圖。

圖4A是說明根據本發明概念實施例的半導體模組的剖視圖。

圖4B是說明根據本發明概念實施例的半導體模組的剖視圖。

圖5A、圖6A及圖7A是根據本發明概念實施例說明製造半導體模組的製程的平面圖。

圖5B、圖6B及圖7B是沿圖5A、圖6A及圖7A所示的線III-III’分別截取的剖面。

圖8A、圖8B及圖8C是根據本發明概念實施例說明形成半導體模組的製程的剖視圖。

圖9A及圖9B是根據本發明概念實施例說明形成半導體模組的製程的剖視圖。

應理解，當稱一元件「連接」至或「耦合」至另一元件時，所述元件可直接連接至或直接耦合至所述另一元件抑或可存在中間元件。

應理解，儘管本文中可能使用「第一」、「第二」等用語來闡述各種元件，然而該些元件不應受該些用語限制。該些用語僅用於區分各個元件。舉例而言，可將第一元件稱為第二元件，且相似 地，可將第二元件稱為第一元件，而此並不背離示例性實施例的範圍。本文中所用用語「及/或」包括相關所列項其中一或多個項的任意及全部組合。

圖1A是說明根據本發明概念實施例的半導體模組的平面圖。圖1B是沿圖1A所示的線I-I’截取的剖視圖。圖1C是說明圖1B所示部分‘II’的放大剖視圖。

參照圖1A及圖1B，半導體模組1可包括模組基板100、第一基板210、第二基板220、第一電子組件410、第二電子組件420、一或多個第一半導體晶片510、一或多個第二半導體晶片520、第一模具層610及第二模具層620。模組基板100可包括第一區R1及第二區R2。模組基板100的第一區R1可鄰近於模組基板100的側邊100c。模組基板100可具有彼此背對(例如相對地面對)的第一表面100a與第二表面100b。如圖1B中所示，模組基板100的側邊100c可垂直於第一表面100a及第二表面100b。如圖1A中所示，當在平面圖中觀察時，模組基板100的側邊100c可平行於第二方向D2延伸。在本說明書中，第一方向D1與第二方向D2可平行於模組基板100的第一表面100a且可不彼此平行。模組基板100可為設置有電路圖案的印刷電路板(printed circuit board，PCB)。模組基板100可具有實質上均勻的厚度A2。此處，模組基板100的厚度A2可指第一表面100a與第二表面100b之間的距離。如圖1B中所示，在模組基板100的第二區R2上可設置有一或多個第一連接墊131及一或多個第二連接墊132。第一連接 墊131及第二連接墊132可分別設置於第一表面100a及第二表面100b上。

第一基板210可安裝於模組基板100的第一表面100a的第一區R1上。當在平面圖中觀察時，第一基板210可具有平行於第二方向D2的縱軸。第一基板210可為印刷電路板(PCB)。在模組基板100與第一基板210之間可設置有一或多個第一連接部250。第一連接部250可耦合至模組基板100上的上部墊115及第一基板210上的墊。第一連接部250可被設置成凸塊(bump)或焊料球(solder ball)形式。第一基板210可具有兩個相對的表面(例如底表面210b與頂表面210a)。此處，第一基板210可被設置成使得底表面210b面對模組基板100。第一基板210的頂表面210a可定位於較模組基板100的第二區R2的第一表面100a高的水平高度(level)處。

在第一基板210的頂表面210a上可設置有第一分接頭310。第一分接頭310可鄰近於模組基板100的側邊100c。在某些實施例中，如圖1A中所示，在第一基板210的頂表面210a上可設置有多個第一分接頭310。各第一分接頭310可在第二方向D2上排列以形成平行於第二方向D2的行。當在平面圖中觀察時，第一分接頭310中的每一者可具有平行於第一方向D1的縱軸。第一分接頭310可由至少一種金屬(例如銅或鋁)形成或包含所述至少一種金屬。在某些實施例中，第一分接頭310中的每一者可為第一基板210的電路圖案的被第一保護層213暴露出的一部分。

第一電子組件410可安裝於模組基板100的第二區R2的第一表面100a上。第一電子組件410可在第一方向D1上與第一基板210間隔開。第一電子組件410可包括電容器、電阻器或電感器。在模組基板100與第一電子組件410之前可內插有第一內插器415，且第一內插器415可耦合至第一連接墊131及第一電子組件410的連接墊。第一內插器415可被設置成焊料(solder)、焊料球或凸塊形式，但本發明概念並非僅限於此。

第一半導體晶片510可安裝於模組基板100的第二區R2的第一表面100a上且可在第一方向D1上與第一基板210間隔開。在某些實施例中，第一半導體晶片510可包括記憶體裝置(例如動態隨機存取記憶體(dynamic random access memory，DRAM)裝置、反及快閃(NAND Flash)裝置、反或快閃(NOR Flash)裝置、一體式反及(OneNAND)裝置、相變隨機存取記憶體(phase-change random access memory，PRAM)裝置、電阻式隨機存取記憶體(resistive random access memory，ReRAM)裝置或磁性隨機存取記憶體(magnetic random access memory，MRAM)裝置中的至少一者)。在某些實施例中，第一半導體晶片510可包括邏輯裝置(例如光電裝置(photoelectronic device)、通訊裝置、數位訊號處理器、控制器或系統晶片(system-on-chip))。在某些實施例中，第一半導體晶片510可包括記憶體裝置及邏輯裝置。出於簡化說明的目的，將闡述單個第一半導體晶片510的連接。在模組基板100與第一半導體晶片510之間可內插有一或多個第一端子515 且所述一或多個第一端子515可耦合至相應第一連接墊131及第一半導體晶片510處的相應連接墊。第一端子515可被設置成焊料或凸塊形式。儘管圖中未示出，然而第一端子515可為設置於第一半導體晶片510的頂表面上的結合導線(bonding wire)。

第一模具層610可設置於模組基板100的第一表面100a上以覆蓋第一電子組件410及第一半導體晶片510。舉例而言，第一模具層610可包括絕緣聚合物(例如環氧樹脂模製化合物(epoxy molding compound))。第一模具層610可延伸至模組基板100與第一基板210之間的間隙中以密閉地覆蓋第一連接部250。第一模具層610可被配置成減輕或防止第一連接部250自模組基板100或第一基板210脫離。此可使得半導體模組1的可靠性提高。第一模具層610可延伸至第一電子組件410與模組基板100之間的間隙區中及第一半導體晶片510與模組基板100之間的間隙區中以密閉地覆蓋第一內插器415及第一端子515。第一模具層610可被設置成暴露出第一分接頭310。第一模具層610可具有與第一保護層213的頂表面實質上共面的頂表面。

第二半導體晶片520及第二電子組件420可安裝於模組基板100的第二區R2的第二表面100b上。第二半導體晶片520可包括與第一半導體晶片510的記憶體裝置或邏輯裝置相同或相似的記憶體裝置或邏輯裝置中的至少一者。第二電子組件420可包括與第一電子組件410的電容器、電阻器或電感器相同或相似的電容器、電阻器或電感器中的至少一者。第二電子組件420可 經由第二內插器425及位於第二內插器425上的連接墊而耦合至第二連接墊132。第二半導體晶片520可經由第二端子525及位於第二端子525上的連接墊而耦合至第二連接墊132。

第二基板220可設置於模組基板100的第一區R1的第二表面100b上。第二基板220可被設置成平行於第二方向D2。當在平面圖中觀察時，第二基板220可與第一基板210交疊。作為實例，可使用印刷電路板來作為第二基板220。在模組基板100與第二基板220之間可內插有一或多個第二連接部260且所述一或多個第二連接部260可耦合至第二基板220的相應連接墊及下部墊125。第二連接部260可被設置成凸塊或焊料形式。第二基板220可具有與模組基板100面對的頂表面220a及與頂表面220a相對的底表面220b。第二基板220的底表面220b可定位於較模組基板100的第二區R2的第二表面100b低的水平高度處。

在第二基板220的底表面220b上可設置有第二分接頭320。第二分接頭320可鄰近於模組基板100的側邊100c。如圖1A中所示，各第二分接頭320可在第二方向D2上排列。當在平面圖中觀察時，第二分接頭320中的每一者可具有平行於第一方向D1的縱軸。第二分接頭320可由至少一種金屬(例如銅或鋁)形成或包含所述至少一種金屬。第二分接頭320中的每一者可為第二基板220的電路圖案的被第二保護層223暴露出的一部分。

第二模具層620可設置於模組基板100的第二表面100b上以覆蓋第二電子組件420及第二半導體晶片520。第二模具層 620可被設置成密閉地覆蓋第二連接部260、第二內插器425及第二端子525。第二模具層620可由環氧樹脂模製化合物形成或包含環氧樹脂模製化合物。第二模具層620可具有與第二保護層223的底表面實質上共面的底表面。第二模具層620可提供與第一模具層610相同的優點。

作為實例，第一半導體晶片510及第二半導體晶片520可包括動態隨機存取記憶體晶片，且半導體模組1可被用作動態隨機存取記憶體模組。然而，半導體模組1的種類並非僅限於此。半導體晶片510、520以及電子組件410、420的數目、排列及平面形狀可有各種變化。在某些實施例中，可省略第一半導體晶片510、第二半導體晶片520、第一電子組件410及第二電子組件420中的至少一者。

圖2是根據本發明概念實施例示出如何將半導體模組連接至電子裝置的剖視圖。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖2，電子裝置1000可包括連接器1100。電子裝置1000可為資訊裝置(例如可攜式電腦或智慧型電視(smart TV))、家用電器(例如視訊播放機或數位視訊光碟播放機(DVD player))或行動裝置(例如可攜式多媒體播放機(portable multimedia player，PMP)、可攜式數位視訊光碟播放機或蜂巢式電話)。

可將半導體模組1的第一區R1插入至電子裝置1000的連接器1100中。此處，半導體模組1的第一區R1可指半導體模 組1的與模組基板100的第一區R1對應的一部分。連接器1100可包括第一導電墊1111及第二導電墊1112，且若將半導體模組1插入至連接器1100中，則第一分接頭310及第二分接頭320可分別耦合至第一導電墊1111及第二導電墊1112。亦即，可經由第一分接頭310及第二分接頭320以及第一導電墊1111及第二導電墊1112而將半導體模組1電性連接至電子裝置1000。大體而言，可將半導體模組1設置成滿足連接器1100的標準。舉例而言，可將半導體模組1設置成使得第一區R1能夠具有與連接器1100的間隙距離B對應的厚度A1，其中厚度A1是指第一分接頭310的頂表面與第二分接頭320的底表面之間的距離，且間隙距離B是指第一導電墊1111與第二導電墊1112之間的距離。半導體模組1的第一區R1的厚度A1可實質上等於或厚於模組基板100的第二區R2的厚度A2、第一基板210的厚度A3及第二基板220的厚度A4之和。可將第一基板210及第二基板220安裝於模組基板100的第一區R1上以使得半導體模組1的第一區R1的厚度A1能夠處於滿足半導體模組1的標準的範圍內。

在將第一分接頭310及第二分接頭320直接設置於模組基板100的第一表面100a及第二表面100b上的情形中，模組基板100的第二區R2的厚度A2可與半導體模組1的第一區R1的厚度相同或相似。在某些實施例中，模組基板100的第二區R2的厚度A2可小於半導體模組1的第一區R1的厚度A1。舉例而言，可將模組基板100的第一表面100a定位於較第一基板210的頂表 面210a低的水平高度處。可將模組基板100的第二表面100b定位於較第二基板220的底表面220b高的水平高度處。可將半導體晶片510、520以及電子組件410、420安裝於模組基板100的第二區R2上。因此，半導體模組1的第二區R2可具有薄的厚度(例如厚度A5)，且因此，可減小半導體模組1的尺寸。

圖1C是根據本發明概念實施例說明分接頭與模組基板之間的電連接的放大剖視圖。圖1C所示剖視圖可對應於圖1B所示部分‘II’。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

結合圖1B來參照圖1C，第一基板210可包括第一基礎層211及第一導電圖案。第一基礎層211可包含絕緣材料。第一導電圖案可為或可包括穿透第一基礎層211的第一通孔212。第一導電圖案亦可設置於第一基礎層211的頂表面及底表面上。第一保護層213可被設置成覆蓋第一基板210的頂表面210a。作為實例，第一基板210可為印刷電路板。第一基板210中的電路圖案(例如位於頂表面210a上)可被第一保護層213暴露出，且此種電路圖案可用作第一分接頭310。第一分接頭310可經由第一導電圖案的第一通孔212而電性連接至模組基板100的一或多個金屬圖案109。本發明中的通孔及導電圖案可由任意眾所習知的導電材料(例如銅或鋁)形成。

第二基板220可包括第二基礎層221及第二導電圖案。第二導電圖案可為或可包括穿透過第二基礎層221的第二通孔 222。第二保護層223可被設置成覆蓋第二基板220的底表面220b。第二基板220中的電路圖案(例如位於底表面220b上)可被第二保護層223暴露出，且此類電路圖案可用作第二分接頭320。第二分接頭320可經由第二導電圖案的第二通孔222而電性連接至模組基板100的金屬圖案109中的一或多者。以上闡述並說明模組基板100的絕緣層及金屬圖案109的某些實例，但本發明概念並非僅限於此。

圖1D是根據本發明概念實施例說明分接頭與模組基板之間的電連接的放大剖視圖。圖1D所示剖視圖可對應於圖1B所示部分‘II’。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖1D，第一基板210及第二基板220可安裝於模組基板100的第一區R1上。模組基板100可被配置成具有與上述特徵相同或實質上相同的特徵。可設置多個第一基礎層211來作為第一基板210，且第一導電圖案可包括一或多個第一導電層214及多個第一通孔212。每一第一導電層214可內插於相應一對堆疊的第一基礎層211之間。第一基板210中的電路圖案(例如位於頂表面210a上)可被第一保護層213暴露出，且此類電路圖案可用作第一分接頭310。第一分接頭310可經由第一通孔212、第一導電層214及第一連接部250而電性連接至模組基板100。

第二基板220可被設置成具有與圖1C所示結構相同或實質上相同的結構。可設置多個第二基礎層221，且第二導電圖案 可包括一或多個第二導電層224s及多個第二通孔222。每一第二導電層224可內插於相應一對堆疊的第二基礎層221之間。第二基板220中的電路圖案可被第二保護層223暴露出，且此類電路圖案可用作第二分接頭320。第二分接頭320可經由第二通孔222及第二導電層224而電性連接至模組基板100。

閱讀圖1C及圖1D將進一步理解，模組基板100可為包括多個堆疊層的印刷電路板，且模組基板100使用包括通孔及導電層的導電圖案來提供電性連接。

圖3A是說明根據本發明概念實施例的半導體模組的剖視圖。舉例而言，圖3A說明沿圖1A所示的線I-I’截取的半導體模組的垂直剖面。

結合圖1A來參照圖3A，半導體模組2可包括模組基板100、第一基板210、第一分接頭310、第一電子組件410、所述一或多個第一半導體晶片510及第一模具層610。與圖1B中所示實施例不同，可不設置第二基板220、第二半導體晶片520、第二電子組件420、第二模具層620及第二分接頭320。

第一基板210可被設置成使得半導體模組2的第一區R1的厚度A1能夠處於滿足半導體模組的標準的範圍內。模組基板100的第二區R2的厚度A2可小於半導體模組2的第一區R1的厚度A1。模組基板100的第二區R2的第一表面100a可定位於較第一基板210的頂表面210a低的水平高度處。第一電子組件410及第一半導體晶片510可安裝於模組基板100的第二區R2的第 一表面100a上。

圖3B是說明根據本發明概念實施例的半導體模組的剖視圖。舉例而言，圖3B說明沿圖1A所示的線I-I’截取的半導體模組的垂直剖面。

結合圖1A來參照圖3B，半導體模組3可包括模組基板100、第一分接頭310、第二分接頭320、一或多個第一半導體晶片510、一或多個第二半導體晶片520、第一電子組件410、第二電子組件420、第一模具層610及第二模具層620。模組基板100、第一分接頭310及第二分接頭320、電子組件410及電子組件420、半導體晶片510及半導體晶片520以及模具層610及模具層620可被配置成具有與參照圖1A及圖1B所述的特徵相同或實質上相同的特徵。

在模組基板100與第一基板210之間可內插有第三基板218。在模組基板100與第三基板218之間可設置有一或多個第三連接部258。在第三基板218與第一基板210之間可設置有一或多個第一連接部259。第一分接頭310可設置於第一基板210的頂表面210a上。第一分接頭310可經由第一基板210、第一連接部259、第三基板218及第三連接部258而電性連接至模組基板100。第一連接部259可在第三方向D3上對齊至第三連接部258。第一連接部259及第三連接部258可為焊料或焊料球。

在模組基板100與第二基板220之間可內插有第四基板228。第二分接頭320可設置於第二基板220的底表面220b上。 第二分接頭320可經由第二基板220、第二連接部269、第四基板228及第四連接部268而電性連接至模組基板100。第二連接部269可不在第三方向D3上對齊至第四連接部268。舉例而言，第二連接部269可在第一方向D1上相對於第四連接部268位移且可經由設置於第四基板228中的通孔及電路圖案而電性耦接至第四連接部268。第一連接部至第四連接部259、269、258、268之間的垂直對齊以及第一基板至第四基板210、220、218、228中的電路及通孔圖案的排列可有各種變化。第二連接部269及第四連接部268可為焊料或焊料球。

第一基板至第四基板210、220、218、228可設置於模組基板100的第一區R1上以使得半導體模組3的第一區R1的厚度A1能夠處於滿足半導體模組的標準的範圍內。堆疊於模組基板100上的第一基板至第四基板210、220、218、228的數目可不僅限於圖3B中所示者。模組基板100的第二區R2的厚度A2可小於半導體模組3的第一區R1的厚度A1。此外，模組基板100的厚度、第一基板210的厚度、第二基板220的厚度、第三基板218的厚度及/或第四基板228的厚度可為相同的。

圖3C是說明根據本發明概念實施例的半導體模組的剖視圖。舉例而言，圖3說明沿圖1A所示的線I-I’截取的半導體模組的垂直剖面。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖3C，半導體模組4可包括模組基板100、第一基 板210、第二基板220、第一電子組件410、第二電子組件420、第一半導體晶片510、第二半導體晶片520、第一模具層610及第二模具層620。半導體模組4的第一區R1的厚度A1可處於滿足半導體模組的標準的範圍內。在第一基板210的底表面210b上可設置有第一墊215。在第二基板220的頂表面220a上可設置有第二墊225。

在模組基板100與第一基板210之間可內插有第一連接部251。可使用各向異性導電膜(anisotropic conductive film)來作為第一連接部251。舉例而言，第一連接部251可包含第一絕緣聚合物251i及第一導電顆粒251c，且第一導電顆粒251c可設置於絕緣聚合物251i中。第一導電顆粒251c可耦合至第一墊215及上部墊115。模組基板100可經由第一導電顆粒251c而電性連接至第一分接頭310。

在模組基板100與第二基板220之間可內插有第二連接部261。第二連接部261可包括各向異性導電膜。舉例而言，第二連接部261可包括第二絕緣聚合物261i及第二導電顆粒261c。第二導電顆粒261c可耦合至第二墊225及下部墊125，且因此，第二分接頭320可電性連接至模組基板100。

圖3D是說明根據本發明概念實施例的半導體模組的剖視圖。舉例而言，圖3D說明沿圖1A所示的線I-I’截取的半導體模組的垂直剖面。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖3D，半導體模組5可包括模組基板100、第一基板210、第二基板220、第一電子組件410、第二電子組件420、第一半導體晶片510、第二半導體晶片520、第一模具層610及第二模具層620。

第一連接部252可為或可包括結合導線。第一墊215可設置於第一基板210的頂表面210a上。第一分接頭310可經由以虛線繪示的第一基板210而耦合至第一墊215。第一連接部252可設置於第一基板210的頂表面210a上且可電性耦合至第一墊215及上部墊115。第一模具層610可自模組基板100的第二區R2的第一表面100a延伸以覆蓋第一基板210的頂表面210a的至少一部分。第一模具層610可被設置成密閉地覆蓋或密封第一墊215及第一連接部252並暴露出第一分接頭310。

第二連接部262可為或可包括結合導線。第二墊225可設置於第二基板220的底表面220b上。第二分接頭320可經由以虛線繪示的第二基板220而耦合至第二墊225。第二連接部262可設置於第二基板220的底表面220b上且可電性耦合至第二墊225及下部墊125。第二模具層620可延伸以覆蓋第二基板220的底表面220b的一部分並密閉地覆蓋或密封第二墊225及第二連接部262。第二分接頭320可被第二模具層620暴露出。

圖4A是說明根據本發明概念實施例的半導體模組的剖視圖。舉例而言，圖4A說明沿圖1A所示的線I-I’截取的半導體模組的垂直剖面。為簡潔起見，可由相似或相同的參考編號來辨識 先前所述元件，而不再對其予以贅述。

參照圖4A，半導體模組6可除模組基板100、第一基板210、第一分接頭310、第二分接頭320、第二基板220、第一電子組件410、第二電子組件420、第一半導體晶片510、第二半導體晶片520、第一模具層610及第二模具層620以外亦包括第三半導體晶片530及記憶體晶片540。模組基板100、基板210及基板220、分接頭310及分接頭320、電子組件410及電子組件420、半導體晶片510及半導體晶片520以及模具層610及模具層620可被配置成具有與參照圖1A及圖1B所述的特徵相同或實質上相同的特徵。

半導體模組6可為固態驅動機(solid state drive，SSD)模組。舉例而言，半導體模組6可被配置成因應於來自外部電子裝置(例如圖2所示1000)的讀取/寫入請求自記憶體晶片540讀取資料或向記憶體晶片540寫入資料。第一分接頭310及第二分接頭320可用作將半導體模組6電性連接至電子裝置1000的訊號路徑。

記憶體晶片540可堆疊於模組基板100的第二區R2的第一表面100a上。如所示，記憶體晶片540可錯列堆疊，以使得結合導線可電性連接各記憶體晶片540。記憶體晶片540可為非揮發性記憶體晶片。舉例而言，記憶體晶片540可包括反及快閃記憶體裝置。作為另一選擇，記憶體晶片540可包括PRAM記憶體裝置、MRAM記憶體裝置、ReRAM記憶體裝置、鐵電式隨機存取記 憶體(ferroelectric random access memory，FRAM)記憶體裝置或反或快閃記憶體裝置。記憶體晶片540的數目及排列可不僅限於圖4A中所示者。

第一半導體晶片510、第二半導體晶片520及第三半導體晶片530中的一者可充當介面，另一者可充當控制器，而其餘一者可充當緩衝記憶體晶片(buffer memory chip)。為簡明起見，以下說明將提及第一半導體晶片510、第二半導體晶片520及第三半導體晶片530分別用作介面、控制器及緩衝記憶體晶片的實例；但本發明概念可並非僅限於此。

第一半導體晶片510可包括輸入/輸出介面電路。舉例而言，第一半導體晶片510可被配置成根據主機(host)的匯流排格式在電子裝置1000與半導體模組6之間執行介面操作。

第二半導體晶片520可被配置成控制經由第一半導體晶片510將記憶體晶片540連接至外部裝置(例如電子裝置1000)的操作。第二半導體晶片520可因應於來自電子裝置1000的命令自記憶體晶片540讀取資料或向記憶體晶片540寫入資料。第三半導體晶片530可用作緩衝記憶體晶片。舉例而言，第三半導體晶片530可暫時儲存欲在第二半導體晶片520與記憶體晶片540之間及/或第二半導體晶片520與電子裝置1000之間傳輸的資料。第三半導體晶片530可由至少一個隨機存取記憶體裝置(例如DRAM或靜態隨機存取記憶體(static random access memory，SRAM))組成或包括所述至少一個隨機存取記憶體裝置。

作為另一實例，可省略第一半導體晶片至第三半導體晶片510、520、530中的至少一者。舉例而言，可省略第二半導體晶片520。在此種情形中，第一半導體晶片510或第三半導體晶片530可被配置成充當控制器。在某些實施例中，可省略第二半導體晶片520及第三半導體晶片530，且第一半導體晶片510可被配置成充當介面、控制器及緩衝記憶體晶片。

圖4B是說明根據本發明概念實施例的半導體模組的剖視圖。舉例而言，圖4B說明沿圖1A所示的線I-I’截取的半導體模組的垂直剖面。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖4B，半導體模組7可除模組基板100、第一基板210、第二基板220、第一分接頭310、第二分接頭320、第一電子組件410、第二電子組件420、第一模具層610及第二模具層620以外更包括第一封裝550、第二封裝560及第三封裝570。

第一封裝550可設置於模組基板100的第二區R2的第一表面100a上。第一封裝550可包括第一封裝基板551、第一晶片552及第一模製圖案553。第一封裝550可經由第一連接端子555而電性連接至模組基板100。更具體而言，第一晶片552可經由第一封裝基板551而電性連接至模組基板100。第二封裝560可設置於模組基板100的第二區R2的第一表面100a上。第二封裝560可包括第二封裝基板561、第二晶片562及第二模製圖案563。在第二封裝基板561上可堆疊有多個第二晶片562。第二封裝560可 經由第二連接端子565而耦合至模組基板100。更具體而言，各第二晶片562可彼此電性連接，並經由第二封裝基板561而電性連接至模組基板100。

在模組基板100與第一基板210之間可內插有第一底部填充層611以密閉地覆蓋或密封第一連接部250。在模組基板100與第一電子組件410之間可內插有第一裝置底部填充層612。在模組基板100與第一封裝550之間及模組基板100與第二封裝560之間可分別內插有第一封裝底部填充層613及第二封裝底部填充層614。所述底部填充層在本發明中可為插入材料的底部填充層。第一模具層610可設置於模組基板100的第一表面100a上以覆蓋第一電子組件410、第一封裝550及第二封裝560。儘管未示出，然而可省略第一底部填充層611、第一裝置底部填充層612、第一封裝底部填充層613及第二封裝底部填充層614，且第一模具層610可被設置成密閉地覆蓋或密封第一連接部250、第一內插器415、第一連接端子555及第二連接端子565。在某些實施例中，可省略第一模具層610。

第三封裝570可安裝於模組基板100的第二區R2的第一表面100a上。第三封裝570可包括下部封裝571及位於下部封裝571上的上部封裝575。下部封裝571可包括下部基板572、下部晶片573及下部模製圖案574。上部封裝575可包括上部基板576、上部晶片577及上部模製圖案578。在下部基板572與上部基板576之間可設置有連接凸塊579且連接凸塊579耦合至下部基板 572及上部基板576。第三封裝570可經由第三連接端子585而耦合至模組基板100。下部基板572及上部基板576將上部晶片577電性連接至模組基板100，且下部基板572將下部晶片573電性連接至模組基板100。

在模組基板100與第二基板220之間可內插有第二底部填充層621以密閉地覆蓋或密封第二連接部260。在模組基板100與第二電子組件420之間可設置有第二裝置底部填充層622。在模組基板100與第三封裝570之間可設置有第三封裝底部填充層623。第二模具層620可設置於模組基板100的第二表面100b上以覆蓋第二電子組件420及第三封裝570。作為實例，可省略第二底部填充層621、第二裝置底部填充層622、第三封裝底部填充層623，且第二模具層620可被設置成密閉地覆蓋或密封第一連接部250、第二內插器425及第三連接端子585。在某些實施例中，可省略第二模具層620。

在以上實施例中，第一封裝550可為記憶體控制器，第二封裝560可為非揮發性記憶體裝置，且第三封裝570可為應用處理器。

在下文中，將闡述製造半導體模組的製程。

圖5A、圖6A及圖7A是根據本發明概念實施例說明製造半導體模組的製程的平面圖。圖5B、圖6B及圖7B是沿圖5A、圖6A及圖7A所示的線III-III’分別截取的剖面。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖5A及圖5B，可提供包括多個模組區102的模組條帶(module strip)101。如圖5A中所示，當在平面圖中觀察時，模組區102可在第一方向D1及第二方向D2上排列。可由切割道(scribe line)151及切割道152界定模組區102。如圖5B中所示，切割道151及切割道152可為形成於模組條帶101的第一表面100a及第二表面100b上的凹陷區。模組區102中的每一者可包括第一區R1及第二區R2。在某些實施例中，可將模組條帶101配置成包括多個第一區R1。可將第一區R1設置成相鄰於模組條帶101的側邊101c。

可將第一連接墊131及第二連接墊132設置於模組條帶101的第二區R2上。可將第一連接墊131及第二連接墊132分別設置於模組條帶101的第一表面100a及第二表面100b上。模組條帶101可具有均勻厚度。舉例而言，模組條帶101的第二區R2的厚度A2可與第一區R1的厚度相同或實質上相同。

參照圖6A及圖6B，可將第一基板210及第二基板220安裝於模組條帶101上。在某些實施例中，可準備設置有第一分接頭310的第一基板210。舉例而言，可使用印刷電路板來作為第一基板210，且第一分接頭310可為設置於第一基板210中的電路圖案中的某些電路圖案。可將第一基板210設置於模組條帶101的第一表面100a上。可將第一基板210設置於模組基板100的第一表面100a上且可將第一基板210設置成在第二方向D2上延伸並與多個模組區102交叉。當在平面圖中觀察時，第一基板210可 與所述多個第一區R1重疊。第一基板210可不覆蓋第二區R2。

可準備設置有第二分接頭320的第二基板220。可將第二基板220設置於模組條帶101的第二表面100b上。如圖6A中所示，可將第二基板220設置成在第二方向D2上延伸並與多個模組區102交叉。當在平面圖中觀察時，第二基板220可與第一區R1重疊。

模組條帶101的第一區R1可具有厚度A1，厚度A1被定義為第一分接頭310的頂表面與第二分接頭320的底表面之間的距離。模組條帶101的第一區R1的厚度A1可實質上等於或大於模組區102的第二區R2的厚度A2、第一基板210的厚度A3及第二基板220的厚度A4之和。可將第一基板210及第二基板220設置成使得模組條帶101的第一區R1的厚度A1能夠處於滿足半導體模組的標準的範圍內。模組條帶101的第二區R2的厚度A2可小於模組條帶101的第一區R1的厚度A1。

參照圖7A及圖7B，可將第一半導體晶片510、第一電子組件410及第一模具層610安裝於模組條帶101的第一表面100a上。可將第二半導體晶片520、第二電子組件420及第二模具層620安裝於模組條帶101的第二表面100b上。結合圖1A及圖1B來參照圖7A及圖7B，可在模組條帶101上沿切割道151及152執行鋸切製程(sawing process)，且因此，模組條帶101可被劃分成多個模組區102。在鋸切製程之後，可使用模組條帶101的模組區102中的每一者作為圖1A及圖1B所示模組基板100。在某些 實施例中，可藉由鋸切製程將第一基板210、第二基板220以及模具層610及模具層620與模組條帶101一起進行劃分。所得結構可具有與參照圖1A及圖1B所述的半導體模組1相同的結構。

圖8A、圖8B及圖8C是根據本發明概念實施例，說明形成半導體模組的製程的剖視圖。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖8A，可準備第一基板210及模組基板100。舉例而言，第一基板210及模組基板100可由半導體材料(例如矽)形成或包含所述半導體材料。可在模組基板100的第一區R1上將第一基板210設置成使得第一基板210的第一墊215對齊至模組基板100的上部墊115。在沈積第一基板210之前，可在第一基板210的底表面210b及模組基板100的第一表面100a的第一區R1上執行電漿蝕刻製程(plasma etching process)及使用化學溶液的處理製程(treatment process)。可使用氧、氬、氮、CF₄或NH₃中的至少一者來執行電漿蝕刻製程。可使用氫氧化銨、NH₄F或HF作為化學溶液來執行處理製程。可執行所述電漿蝕刻製程及處理製程以在第一基板210的底表面210b及模組基板100的第一區R1的第一表面100a上形成活性官能基(activated functional group)。所述活性官能基可為Si-NH₂或Si-F。

參照圖8B，可將第一基板210直接結合於模組基板100上。舉例而言，第一基板210的底表面210b上的活性官能基可與模組基板100的第一表面100a上的活性官能基反應，且因此，第 一基板210可附接至模組基板100。可將第一墊215耦合至上部墊115，且因此，第一基板210可電性連接至模組基板100。可在室溫(例如約25℃)下對第一基板210執行直接結合(direct bonding)。作為另一實例，在將第一基板210附接至模組基板100的過程期間，可進一步在第一基板210上執行退火製程(annealing process)。可在為200℃或低於200℃的溫度下執行所述退火製程。

參照圖8C，可將第二基板220直接結合於模組基板100的第二表面100b上。第二基板220可由半導體材料(例如矽)形成或包含所述半導體材料。可使用與用於圖8A及圖8B所示第一基板210的方法相同的方法來對第二基板220執行直接結合。可將第一電子組件410、第一半導體晶片510及第一模具層610、第二電子組件420、第二半導體晶片520及第二模具層620安裝於模組基板100上。作為以上製程的結果，可製造出半導體模組8。

圖9A及圖9B是根據本發明概念實施例說明形成半導體模組的製程的剖視圖。舉例而言，圖9A及圖9B中的每一者說明沿圖1A所示的線I-I’截取的半導體模組的垂直剖面。為簡潔起見，可由相同的參考編號來辨識先前所述元件，而不再對其予以贅述。

參照圖9A，可製造包括第一基板210及第二基板220的模組基板100。舉例而言，可準備具有第一分接頭310及第二分接頭320的模組基板100。此處，模組基板100可為印刷電路板。此後，可移除(例如藉由蝕刻、研磨(grinding)等)模組基板100的某些部分，以如由虛線繪示在模組基板100的頂表面及底表面 上分別形成第一凹陷區121及第二凹陷區122。可將第一凹陷區121形成為界定第一基板210。模組基板100的第二區R2的第一表面100a可對應於第一凹陷區121的底表面且可定位於較第一基板210的頂表面210a低的水平高度處。可將第二凹陷區122形成為界定第二基板220。模組基板100的第二區R2的第二表面100b可對應於第二凹陷區122的底表面且可定位於較第二基板220的底表面220b低的水平高度處。結合圖1C及圖1D來參照圖9A，可以與參照圖1C或圖1D所述的方式相似的方式在第一基板210及第二基板220與模組基板100之間建立電連接。在某些實施例中，可省略圖1C及圖1D所示連接部250及連接部260，且可將第一基板210及第二基板220的第一導電圖案及第二導電圖案直接耦合至模組基板100的金屬圖案109。

參照圖9B，可在第一凹陷區121中安裝第一電子組件410、第一半導體晶片510及第一模具層610，且可在第二凹陷區122中安裝第二電子組件420、第二半導體晶片520及第二模具層620。半導體模組9的第一區R1的厚度A1可大於模組基板100的第二區R2的厚度A2。因此，可製造出半導體模組9。

根據本發明概念的某些實施例，半導體模組的第一區可插入至電子裝置中。第一基板及第二基板可安裝於模組基板的第一區上。第一基板及第二基板可被設置成使得半導體模組的第一區的厚度能夠處於滿足半導體模組的厚度的標準的範圍內。模組基板的第二區的厚度可小於半導體模組的第一區的厚度。半導體 晶片可安裝於模組基板的第二區上。因此，可減小半導體封裝的尺寸。

儘管已具體示出並闡述了本發明概念的示例性實施例，然而此項技術中具有通常知識者應理解，在不背離隨附申請專利範圍的精神及範圍的條件下，可作出形式及細節上的變化。

1:半導體模組

100:模組基板

100c:側邊

210:基板/第一基板

220:基板/第二基板

310:分接頭/第一分接頭

320:分接頭/第二分接頭

410:電子組件/第一電子組件

420:電子組件/第二電子組件

510:半導體晶片/第一半導體晶片

520:半導體晶片/第二半導體晶片

D1:第一方向

D2:第二方向

I-I’:線

R1:第一區

R2:第二區

Claims (23)

1. 一種半導體模組，包括：模組基板，具有第一區及第二區；以及第一基板，安裝於所述模組基板的第一表面上並電性連接至所述第一表面，所述第一基板具有所述半導體模組的一或多個第一電性連接器，所述第一基板將所述第一電性連接器電性連接至所述模組基板，其中所述第一基板在所述模組基板上安裝於所述第一區中，其中所述半導體模組在所述第一區處的厚度滿足標準化連接器的厚度要求，且所述第二區的厚度小於所述第一區的厚度。
2. 如申請專利範圍第1項所述的半導體模組，其中所述第一基板的邊緣與所述模組基板的邊緣對齊。
3. 如申請專利範圍第2項所述的半導體模組，其中所述第一電性連接器是在所述第一基板的外表面上垂直地自所述第一基板的所述邊緣延伸的分接頭。
4. 如申請專利範圍第3項所述的半導體模組，其中所述第一基板包括沿所述第一基板的所述邊緣排列成行的多個分接頭。
5. 如申請專利範圍第4項所述的半導體模組，更包括：模具層，位於所述模組基板的所述第一表面之上並局部地覆蓋所述第一基板以使所述多個分接頭保持被暴露出。
6. 如申請專利範圍第1項所述的半導體模組，其中所述第一電性連接器是在所述第一基板的外表面上垂直地自所述第一基 板的所述邊緣延伸的分接頭。
7. 如申請專利範圍第1項所述的半導體模組，其中所述第一基板的外表面處於與所述第二區中所述模組基板的所述第一表面不同的水平高度處。
8. 如申請專利範圍第1項所述的半導體模組，更包括：至少一個晶片，在所述第二區中安裝至所述模組基板。
9. 如申請專利範圍第1項所述的半導體模組，更包括：至少一個封裝，在所述第二區中安裝至所述模組基板。
10. 如申請專利範圍第1項所述的半導體模組，其中至少一個焊料球將所述第一基板電性連接至所述模組基板。
11. 如申請專利範圍第1項所述的半導體模組，更包括：第二基板，安裝於所述模組基板的第二表面上並電性連接至所述第二表面，所述第二表面與所述第一表面相對，所述第二基板具有用於所述半導體模組的一或多個第二電性連接器，所述第二基板將所述第二電性連接器電性連接至所述模組基板。
12. 如申請專利範圍第11項所述的半導體模組，其中所述第一基板及所述第二基板在所述第一區中安裝於所述模組基板上。
13. 如申請專利範圍第12項所述的半導體模組，其中所述第一基板的邊緣與所述模組基板的邊緣對齊，且所述第二基板的邊緣與所述模組基板的所述邊緣對齊。
14. 一種半導體模組，包括： 主基板，具有第一區及第二區；以及連接基板及至少一個晶片，安裝於所述主基板的第一表面上，所述連接基板經由所述主基板電性連接至所述晶片，且所述連接基板包括用於將所述半導體模組電性連接至外部裝置的一或多個分接頭，其中所述連接基板在所述主基板上安裝於所述第一區中，其中所述半導體模組在所述第一區處的厚度滿足標準化連接器的厚度要求，且所述第二區的厚度小於所述第一區的厚度。
15. 一種半導體模組，包括：模組基板，具有連接區及系統區，所述模組基板具有第一表面及第二表面，所述第二表面與所述第一表面相對；第一基板，在所述連接區中安裝於所述模組基板的所述第一表面上並電性連接至所述第一表面，所述第一基板具有一或多個第一電性連接器，所述第一基板將所述第一電性連接器電性連接至所述模組基板；以及至少一個第一系統結構，在所述系統區中安裝於所述模組基板的所述第一表面上，其中所述半導體模組在所述連接區處的厚度滿足標準化連接器的厚度要求，且所述系統區的厚度小於所述連接區的厚度。
16. 如申請專利範圍第15項所述的半導體模組，其中所述第一系統結構是晶片。
17. 如申請專利範圍第15項所述的半導體模組，其中所述 第一系統結構是封裝。
18. 如申請專利範圍第15項所述的半導體模組，更包括：第二基板，在所述連接區中安裝於所述模組基板的所述第二表面上並電性連接至所述第二表面，所述第二基板具有一或多個第二電性連接器，所述第二基板將所述第二電性連接器電性連接至所述模組基板；以及至少一個第二系統結構，在所述系統區中安裝於所述模組基板的所述第二表面上。
19. 如申請專利範圍第18項所述的半導體模組，其中所述第一系統結構是晶片與封裝中的一者，且所述第二系統結構是晶片與封裝中的一者。
20. 如申請專利範圍第18項所述的半導體模組，其中所述半導體模組是固態驅動機。
21. 如申請專利範圍第18項所述的半導體模組，其中所述第一基板的外表面處於與所述系統區中所述模組基板的所述第一表面不同的水平高度處，且所述第二基板的外表面處於與所述系統區中所述模組基板的所述第二表面不同的另一水平高度處。
22. 一種製造半導體模組的方法，包括：將第一基板在模組基板的第一區中安裝於所述模組基板的第一表面上，所述第一基板在所述第一基板的外表面上包括用於所述半導體模組的至少一個第一電性連接器；將第一裝置結構在所述模組基板的第二區中安裝於所述模組 基板的所述第一表面上，所述模組基板將所述第一基板電性連接至所述第一裝置結構；以及在所述模組基板的所述第一表面之上形成第一模具層，以覆蓋所述第一裝置結構及覆蓋所述第一基板的一部分，以使所述第一電性連接器保持被暴露出，其中所述半導體模組在所述第一區處的厚度滿足標準化連接器的厚度要求，且所述第二區的厚度小於所述第一區的厚度。
23. 如申請專利範圍第22項所述的製造半導體模組的方法，更包括：將第二基板在所述模組基板的所述第一區中安裝於所述模組基板的第二表面上，所述第二基板在所述第二基板的外表面上包括至少一個第二電性連接器，所述第二表面與所述第一表面相對；將第二裝置結構在所述模組基板的所述第二區中安裝於所述模組基板的所述第二表面上，所述模組基板將所述第二基板電性連接至所述第一裝置結構及所述第二裝置結構中的至少一者；以及在所述模組基板的所述第二表面之上形成第二模具層，以覆蓋所述第二裝置結構及覆蓋所述第二基板的一部分，以使所述第二電性連接器保持被暴露出。

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