TWI681519B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI681519B
TWI681519B TW108102511A TW108102511A TWI681519B TW I681519 B TWI681519 B TW I681519B TW 108102511 A TW108102511 A TW 108102511A TW 108102511 A TW108102511 A TW 108102511A TW I681519 B TWI681519 B TW I681519B
Authority
TW
Taiwan
Prior art keywords
wafers
build
parts
semiconductor device
chips
Prior art date
Application number
TW108102511A
Other languages
English (en)
Other versions
TW202011546A (zh
Inventor
小坂善幸
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Application granted granted Critical
Publication of TWI681519B publication Critical patent/TWI681519B/zh
Publication of TW202011546A publication Critical patent/TW202011546A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48149—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0635—Acrylic polymer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Wire Bonding (AREA)

Abstract

一個實施形態之半導體裝置具備基板、第1積層零件、第2積層零件、及被覆樹脂。上述第1積層零件包含第1晶片，層積於上述基板之表面。上述第2積層零件包含第2晶片，層積於上述表面。上述被覆樹脂覆蓋上述表面、上述第1積層零件、及上述第2積層零件。上述複數個第1晶片中自上述表面第二個隔開之一者之上述第1上表面、與上述複數個第2晶片中自上述表面第二個隔開之一者之上述第2上表面於上述第1方向上處於不同之位置。

Description

半導體裝置
本實施形態一般而言係關於一種半導體裝置。
作為半導體裝置，已知有具備層積於基板上之複數個晶片之裝置。層積之晶片例如藉由接合線相互連接並且連接於基板。
於一個半導體裝置中，存在層積於基板上之複數個晶片與層積於該基板上之其他複數個晶片並排之情況。於該情形時，半導體裝置會於與積層方向交叉之方向上大型化。
實施形態提供一種能夠小型化之半導體裝置。
一個實施形態之半導體裝置具備基板、複數個第1積層零件、複數個第1導線、複數個第2積層零件、複數個第2導線、及被覆樹脂。上述基板具有朝向第1方向之表面、及設置於上述表面之複數個電極。上述複數個第1積層零件包含複數個第1晶片，且層積於上述表面。上述複數個第1導線將上述複數個第1晶片與上述複數個電極連接。上述複數個第2積層零件包含複數個第2晶片，且層積於上述表面。上述複數個第2導線將上述複數個第2晶片與上述複數個電極連接。上述被覆樹脂覆蓋上述表面、上述複數個第1積層零件、上述複數個第1導線、上述複數個第2積層零件、及上述複數個第2導線，具有朝向上述第1方向之外表面，且於上述外表面設置有形成標記之凹部。包含上述複數個第1晶片之上述複數個第1積層零件分別具有朝向上述第1方向之第1上表面。包含上述複數個第2晶片之上述複數個第2積層零件分別具有朝向上述第1方向之第2上表面。上述複數個第1晶片中自上述表面第二個隔開之一者之上述第1上表面與上述複數個第2晶片中自上述表面第二個隔開之一者之上述第2上表面於上述第1方向上處於不同之位置。上述凹部位於上述外表面中之如下區域之外，該區域與上述複數個第1積層零件中自上述表面最隔開之一者之上述第1上表面及上述複數個第2積層零件中自上述表面最隔開之一者之上述第2上表面中距上述表面更遠之一者於上述第1方向上重疊。
(第1實施形態)
以下，參照圖1對第1實施形態進行說明。再者，於本說明書中，實施形態之構成要素及該要素之說明有時以複數個表述記載。構成要素及其說明並不由本說明書之表述限定。構成要素可由與本說明書中之名稱不同之名稱特定。又，構成要素可由與本說明書之表述不同之表述而言明。
圖1係概略性地表示第1實施形態之電子設備1之一部分之剖視圖。作為本實施形態中之一例之電子設備1為智慧型手機。電子設備1例如亦可為個人電腦、可攜式電腦、平板、行動電話、電視接收機、硬碟驅動器(Hard Disk Drive：HDD)、固態驅動器(Solid State Drive：SSD)、USB(Universal Serial Bus，通用串列匯流排)快閃驅動器、SD(Secure Digital，安全數位)卡、eMMC(Embedded Multi Media Card，嵌入式多媒體卡)(註冊商標)、通用閃存(Universal Flash Storage：UFS)、記憶體卡、其他記憶裝置、可穿戴裝置、智慧型揚聲器、家用電氣設備、及其他裝置。
如圖1所示，電子設備1具有電路基板5、及半導體裝置10。電路基板5例如為印刷電路板(PCB)。於電路基板5搭載半導體裝置10。進而，亦可於電路基板5搭載如對電子設備1進行控制之中央處理裝置(CPU)般之其他裝置。
作為本實施形態中之一例之半導體裝置10為球狀柵格陣列(Ball Grid Array：BGA)之半導體封裝。再者，半導體裝置10亦可具有其他構造，亦可為如平面柵格陣列(Land Grid Array：LGA)般之其他標準之半導體封裝。
如圖式所示，於本說明書中，定義X軸、Y軸及Z軸。X軸、Y軸及Z軸相互正交。X軸沿著半導體裝置10之寬度。Y軸沿著半導體裝置10之長度(深度)。Z軸沿著半導體裝置10之高度(厚度)。
半導體裝置10具有基板11、複數個第1積層零件12、複數個第1導線13、複數個第2積層零件14、複數個第2導線15、控制器晶片16、複數個第3導線17、以及密封樹脂18。密封樹脂18為被覆樹脂之一例。
基板11例如為印刷配線板(PWB)。基板11具有第1表面11a及第2表面11b。第1表面11a為表面之一例。第1表面11a為朝向Z軸之正方向(Z軸之箭頭所示之方向)之大致平坦之面。Z軸之正方向為第1方向之一例，亦可稱為積層方向。第2表面11b位於第1表面11a之相反側，為朝向Z軸之負方向(Z軸之箭頭之相反方向)之大致平坦之面。
基板11進而具有複數個焊墊21。焊墊21為電極之一例，例如，亦可稱為焊盤。焊墊21設置於基板11之第1表面11a。第1表面11a之除焊墊21以外之部分例如由阻焊劑製成。另一方面，於基板11之第2表面11b，設置複數個焊料球22。
複數個焊墊21與複數個焊料球22例如經由設置於基板11之通孔24或配線25相互電性地連接。再者，至少一個焊墊21與其他焊墊21電性地連接，亦可與焊料球22電性地隔開。焊料球22電性地連接於設置於電路基板5之焊盤。藉此，將半導體裝置10搭載於電路基板5。
複數個第1積層零件12包含複數個第1晶片31。而且，複數個第1晶片31包含複數個第1記憶體晶片33。於本實施形態中，所有第1積層零件12為第1晶片31，所有第1晶片31為第1記憶體晶片33。再者，第1晶片31亦可包含如控制器晶片般之與第1記憶體晶片33不同之晶片。
第1記憶體晶片33例如為NAND(Not And，與非)型快閃記憶體，記憶資訊。再者，第1記憶體晶片33亦可為如NOR(或非)型快閃記憶體般之其他記憶體晶片。第1記憶體晶片33包含矽基板(矽晶片)34，該矽基板(矽晶片)34係由包含矽(Si)之材料製成之層。矽為無機材料之一例。
包含複數個第1記憶體晶片33之複數個第1積層零件12層積於基板11之第1表面11a。於本實施形態中，四個第1積層零件12(第1晶片31、第1記憶體晶片33)層積於第1表面11a。再者，第1積層零件12之數量並不限定於該例。
以下，為了說明，有時將四個第1記憶體晶片33個別地稱為第1記憶體晶片33A、33B、33C、33D。再者，至於在四個第1記憶體晶片33共通之說明，稱為第1記憶體晶片33進行說明。
包含複數個第1晶片31(第1記憶體晶片33)之複數個第1積層零件12分別具有朝向Z軸之正方向之大致平坦之第1上表面12a。亦即，複數個第1記憶體晶片33分別具有第1上表面12a。於複數個第1積層零件12包含其他晶片或其他零件之情形時，該其他晶片或其他零件亦具有第1上表面12a。
再者，於本說明書中，表示如上及下般之方向之表述為了方便說明，以如圖1般之各圖式為基準使用。亦即，使用如上及下般之表述之名稱或說明並不限定電子設備1之構成要素之位置及方向。例如，第1上表面12a亦可朝向鉛垂下方。
於複數個第1記憶體晶片33分別設置第1接著層36。第1接著層36為晶片黏結膜(Die Attach Film：DAF)，例如，由包含丙烯酸聚合物與環氧樹脂之材料製成。晶片黏結膜亦可稱為晶片鍵合膜(Die Bonding Film)。再者，第1接著層36例如亦可為接著劑。
設置於第1記憶體晶片33A之第1接著層36將第1記憶體晶片33A與基板11之第1表面11a相互接著。亦即，複數個第1接著層36中之一者介置於第1記憶體晶片33A與基板11之第1表面11a之間。
設置於第1記憶體晶片33B之第1接著層36將第1記憶體晶片33B與第1記憶體晶片33A之第1上表面12a相互接著。設置於第1記憶體晶片33C之第1接著層36將第1記憶體晶片33C與第1記憶體晶片33B之第1上表面12a相互接著。設置於第1記憶體晶片33D之第1接著層36將第1記憶體晶片33D與第1記憶體晶片33C之第1上表面12a相互接著。亦即，複數個第1接著層36介置於複數個第1記憶體晶片33之間。
於本實施形態中，設置於第1記憶體晶片33A之第1接著層36較分別設置於第1記憶體晶片33B、33C、33D之第1接著層36厚。換言之，基板11之第1表面11a與第1記憶體晶片33A之間之距離較複數個第1記憶體晶片33之間之距離長。
如上所述，第1接著層36將複數個第1記憶體晶片33中之一者與基板11之第1表面11a之間，或複數個第1記憶體晶片33之間相互接著。藉此，複數個第1記憶體晶片33於基板11之第1表面11a層積。
複數個第1記憶體晶片33(第1晶片31)分別具有設置於第1上表面12a之第1端子38。第1端子38亦可設置於第1記憶體晶片33之其他部分。
於本實施形態中，第1端子38設置於X軸之負方向(X軸之箭頭之相反方向)上之第1上表面12a之端部。複數個第1記憶體晶片33以第1端子38露出之方式層積。換言之，第1記憶體晶片33B、33C、33D接著於第1上表面12a之偏離第1端子38之部分。因此，複數個第1記憶體晶片33層積為該第1記憶體晶片33之數量越多則於X軸之正方向(X軸之箭頭所示之方向)越長之階梯狀。
第1導線13之一端部連接於對應之第1記憶體晶片33之第1端子38。第1導線13之另一端部連接於對應之其他第1記憶體晶片33之第1端子38、或基板11之焊墊21。藉此，複數個第1導線13將複數個第1記憶體晶片33(第1晶片31)與複數個焊墊21電性地連接。
第1記憶體晶片33之第1端子38與該第1記憶體晶片33層積於其上之其他第1記憶體晶片33或基板11之第1表面11a於Z軸之正方向重疊。藉此，於藉由打線接合將第1導線13安裝於第1端子38時，上述其他第1記憶體晶片33或基板11可穩定地支持第1記憶體晶片33。
進而，第1記憶體晶片33之重心與該第1記憶體晶片33層積於其上之其他第1記憶體晶片33或基板11之第1表面11a於Z軸之正方向重疊。藉此，上述其他第1記憶體晶片33或基板11可穩定地支持第1記憶體晶片33。
於本實施形態中，第1記憶體晶片33D較第1記憶體晶片33A、33B、33C薄。第1記憶體晶片33A、33B、33C之厚度相互大致相等。再者，第1記憶體晶片33之厚度並不限定於該例。第1記憶體晶片33之厚度之差異例如藉由矽基板34之研削來設定。
複數個第2積層零件14包含複數個第2晶片41及間隔件42。而且，複數個第2晶片41包含複數個第2記憶體晶片43。於本實施形態中，所有第2晶片41為第2記憶體晶片43。再者，第2晶片41亦可包含如控制器晶片般之與第2記憶體晶片43不同之晶片。
第2記憶體晶片43例如為NAND型快閃記憶體，記憶資訊。再者，第2記憶體晶片43亦可為其他記憶體晶片。第2記憶體晶片43包含矽基板44，該矽基板44係由包含矽之材料製成之層。
包含複數個第2記憶體晶片43之複數個第2積層零件14於自複數個第1積層零件12於X軸之正方向隔開之位置，層積於基板11之第1表面11a。於本實施形態中，包含四個第2晶片41(第2記憶體晶片43)與一個間隔件42之五個第2積層零件14層積於第1表面11a。亦即，複數個第2積層零件14之數量與複數個第1積層零件12之數量不同。再者，第2積層零件14之數量並不限定於該例。
以下，為了說明，有時將四個第2記憶體晶片43個別地稱為第2記憶體晶片43A、43B、43C、43D。再者，至於在四個第2記憶體晶片43共通之說明，稱為第2記憶體晶片43進行說明。
包含複數個第2晶片41(第2記憶體晶片43)及間隔件42之複數個第2積層零件14分別具有朝向Z軸之正方向之大致平坦之第2上表面14a。亦即，複數個第2記憶體晶片43與間隔件42分別具有第2上表面14a。於複數個第2積層零件14包含其他晶片或其他零件之情形時，該其他晶片或其他零件亦具有第2上表面14a。
於間隔件42及複數個第2記憶體晶片43分別設置第2接著層46。第2接著層46為接著層之一例，為晶片黏結膜(DAF)。再者，第2接著層46例如亦可為接著劑。
設置於間隔件42之第2接著層46將作為第2積層零件14之間隔件42與基板11之第1表面11a相互接著。亦即，複數個第2接著層46中之一者介置於間隔件42與基板11之第1表面11a之間。
設置於第2記憶體晶片43A之第2接著層46將第2記憶體晶片43A與間隔件42之第2上表面14a相互接著。間隔件42支持第2記憶體晶片43A。
設置於第2記憶體晶片43B之第2接著層46將第2記憶體晶片43B與第2記憶體晶片43A之第2上表面14a相互接著。設置於第2記憶體晶片43C之第2接著層46將第2記憶體晶片43C與第2記憶體晶片43B之第2上表面14a相互接著。設置於第2記憶體晶片43D之第2接著層46將第2記憶體晶片43D與第2記憶體晶片43C之第2上表面14a相互接著。亦即，複數個第2接著層46介置於複數個第2記憶體晶片43之間。
於本實施形態中，設置於間隔件42之第2接著層46較分別設置於複數個第2記憶體晶片43之第2接著層46厚。換言之，基板11之第1表面11a與間隔件42之間之距離較間隔件42與第2記憶體晶片43之間之距離長，且較複數個第2記憶體晶片43之間之距離長。
如上所述，第2接著層46將間隔件42與基板11之第1表面11a之間、間隔件42與複數個第2記憶體晶片43中之一者之間、或複數個第2記憶體晶片43之間相互接著。藉此，複數個第2記憶體晶片43於基板11之第1表面11a層積。
複數個第2記憶體晶片43(第2晶片41)分別具有設置於第2上表面14a之第2端子48。第2端子48為端子之一例。第2端子48亦可設置於第2記憶體晶片43之其他部分。
於本實施形態中，第2端子48設置於X軸之正方向上之第2上表面14a之端部。複數個第2記憶體晶片43以第2端子48露出之方式層積。換言之，第2記憶體晶片43B、43C、43D接著於第2上表面14a之偏離第2端子48之部分。因此，複數個第2記憶體晶片43層積為該第2記憶體晶片43之數量越多則於X軸之負方向越長之階梯狀。換言之，複數個第2記憶體晶片43層積為如向複數個第1積層零件12接近般之階梯狀。
第2導線15之一端部連接於對應之第2記憶體晶片43之第2端子48。第2導線15之另一端部連接於對應之其他第2記憶體晶片43之第2端子48、或基板11之焊墊21。藉此，複數個第2導線15將複數個第2記憶體晶片43(第2晶片41)與複數個焊墊21連接。
第2記憶體晶片43之第2端子48設置於與該第2記憶體晶片43層積於其上之其他第2記憶體晶片43或間隔件42於Z軸之正方向重疊之位置。藉此，於藉由打線接合將第2導線15安裝於第2端子48時，上述其他第2記憶體晶片43或間隔件42能夠穩定地支持第2記憶體晶片43。
進而，第2記憶體晶片43之重心與該第2記憶體晶片43層積於其上之其他第2記憶體晶片43或間隔件42於Z軸之正方向重疊。藉此，上述其他第2記憶體晶片43或間隔件42能夠穩定地支持第2記憶體晶片43。
間隔件42位於第2記憶體晶片43A與基板11之第1表面11a之間。再者，複數個第2積層零件14亦可進而包含位於複數個第2記憶體晶片43之間之間隔件42。
於本實施形態中，間隔件42例如由用於半導體之製造之矽製成。亦即，間隔件42之材料與第1記憶體晶片33及第2記憶體晶片43之材料均包含矽。再者，間隔件42亦可由其他材料製成。
於本實施形態中，第2記憶體晶片43A較第2記憶體晶片43B、43C、43D厚。第2記憶體晶片43C、43D較第2記憶體晶片43A、43B薄。第2記憶體晶片43C、43D之厚度相互大致相等。再者，第2記憶體晶片43之厚度並不限定於該例。第2記憶體晶片43之厚度之差異例如藉由矽基板44之研削來設定。
第2記憶體晶片43A較第1記憶體晶片33A、33B、33C、33D厚。進而，第2記憶體晶片43C、43D較第1記憶體晶片33A、33B、33C薄。如此，複數個第1晶片31中之一者之厚度與複數個第2晶片41中之一者之厚度不同。
第1記憶體晶片33A、33B、33C、33D之第1上表面12a與對應之第2記憶體晶片43A、43B、43C、43D之第2上表面14a於Z軸之正方向上處於不同之位置。換言之，所積層之複數個第1記憶體晶片33中第n段之第1記憶體晶片33之第1上表面12a、與所積層之複數個第2記憶體晶片43中第n段之第2記憶體晶片43之第2上表面14a於Z軸之正方向上處於不同之位置。
例如，複數個第1記憶體晶片33中自第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a、與複數個第2記憶體晶片43中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a於Z軸之正方向上處於不同之位置。因此，層積於第1記憶體晶片33C之上之第1記憶體晶片33D與層積於第2記憶體晶片43C之上之第2記憶體晶片43D於Z軸之正方向上處於不同之位置。
於本實施形態中，第2記憶體晶片43A、43B、43C、43D之第2上表面14a與對應之第1記憶體晶片33A、33B、33C、33D之第1上表面12a相比，於Z軸之正方向上更遠離基板11之第1表面11a(處於上方向)。複數個第2積層零件14中自第1表面11a最隔開之一者即第2記憶體晶片43D之第2上表面14a、與複數個第1積層零件12中自第1表面11a最隔開之一者即第1記憶體晶片33D之第1上表面12a相比，更遠離第1表面11a。
再者，第1記憶體晶片33A、33B之第1上表面12a與第2記憶體晶片43A、43B之第2上表面14a亦可於Z軸之正方向上處於相同之位置。
控制器晶片16例如對複數個第1記憶體晶片33及複數個第2記憶體晶片43之記憶及讀出進行控制。再者，控制器晶片16並不限定於對第1記憶體晶片33及第2記憶體晶片43進行控制，亦可對半導體裝置10中所包含之其他電子零件進行控制。
於本實施形態中，控制器晶片16配置於基板11之第1表面11a。控制器晶片16於X軸方向上，位於複數個第1積層零件12與複數個第2積層零件14之間。再者，控制器晶片16亦可配置於其他位置。
複數個第3導線17將控制器晶片16與第1表面11a之複數個焊墊21連接。如此，控制器晶片16藉由打線接合與設置於基板11之配線電性地連接。再者，控制器晶片16並不限定於該例，例如，亦可藉由如覆晶安裝般之其他方法搭載於第1表面11a。
複數個第3導線17中之至少一個局部地埋於將第1記憶體晶片33A接著於基板11之第1表面11a之第1接著層36中。進而，複數個第3導線17中之至少一個局部地埋於將間隔件42接著於基板11之第1表面11a之第2接著層46中。
如上所述，第1記憶體晶片33A與第1表面11a之間之第1接著層36相對較厚。又，間隔件42與第1表面11a之間之第2接著層46相對較厚。因此，埋於第1接著層36或第2接著層46中之第3導線17自第1記憶體晶片33A或間隔件42隔開。
第1接著層36及第2接著層46分別具有電絕緣性。因此，第1接著層36抑制複數個第3導線17與例如第1記憶體晶片33之間之短路。
密封樹脂18例如由包含混合有如二氧化矽般之無機物之環氧樹脂之合成樹脂製成。再者，密封樹脂18亦可由包含其他合成樹脂之材料製成。密封樹脂18將基板11之第1表面11a、複數個第1積層零件12、複數個第1導線13、複數個第2積層零件14、複數個第2導線15、控制器晶片16、及複數個第3導線17密封並覆蓋。
複數個第1積層零件12、複數個第1導線13、複數個第2積層零件14、複數個第2導線15、控制器晶片16、及複數個第3導線17埋於密封樹脂18中。根據其他表述，複數個第1積層零件12、複數個第1導線13、複數個第2積層零件14、複數個第2導線15、控制器晶片16、及複數個第3導線17收容於密封樹脂18而處於密封樹脂18之中。
密封樹脂18具有朝向Z軸之正方向之大致平坦之外表面18a。於外表面18a設置凹部18b。凹部18b例如藉由雷射對外表面18a進行切削而形成。再者，凹部18b亦可利用其他方法形成。
凹部18b於外表面18a形成標記。標記例如為如編號、文字、條形碼、或二維條形碼般之與半導體裝置10之溯源性相關之標記或與銷售方或標準相關之標記。再者，凹部18b所形成之標記並不限定於該例。
凹部18b位於外表面18a中與第2記憶體晶片43D之第2上表面14a於Z軸之正方向上重疊之區域R之外。根據另外之表述，於Z軸之正方向之俯視下，凹部18b位於第2記憶體晶片43D之第2上表面14a之外。圖1中將區域R利用兩點鏈線概略性地區隔表示。
第2記憶體晶片43D為複數個第2記憶體晶片43中自基板11之第1表面11a最隔開之一者。第2記憶體晶片43D之第2上表面14a與第1記憶體晶片33D之第1上表面12a相比，更遠離第1表面11a。
再者，複數個第1積層零件12中自第1表面11a最隔開之第1記憶體晶片33D之第1上表面12a與複數個第2積層零件14中自第1表面11a最隔開之第2記憶體晶片43D之第2上表面14a相比，亦可更遠離第1表面11a。於該情形時，凹部18b位於外表面18a中與第1記憶體晶片33D之第1上表面12a於Z軸之正方向上重疊之區域之外。
第1積層零件12之第1晶片31(第1記憶體晶片33)、與第2積層零件14之第2晶片41(第2記憶體晶片43)之間之距離以成為較特定之距離長之方式設定。藉此，抑制第1晶片31與第2晶片41之干涉(接觸)。
於本實施形態中，X軸方向上之第1記憶體晶片33D與第2記憶體晶片43D之間之距離亦可較上述特定之距離短。然而，於三維空間中，第1記憶體晶片33D與第2記憶體晶片43D之間之距離較上述特定之距離長。因此，抑制第1記憶體晶片33D與第2記憶體晶片43D之干涉。
上述特定之間隔例如以可防止由製造公差所致之第1記憶體晶片33及第2記憶體晶片43之干涉，且密封樹脂18能夠通過第1記憶體晶片33及第2記憶體晶片43之間之方式設定。
於本實施形態中，第1記憶體晶片33D與第2記憶體晶片43D於X軸方向隔開。然而，第1記憶體晶片33D與第2記憶體晶片43D亦可於Z軸之正方向重疊。
以上，對第1實施形態之半導體裝置10進行了說明。一般而言，晶片於藉由打線接合搭載於基板之情形時，為了將接合線連接於連接端子，而積層為階梯狀。因此，於設置複數個積層之晶片之情形時，該晶片越多地層積，則於與Z軸之正方向交叉之方向(例如X軸方向)上佔有之範圍越大，會導致半導體裝置之大型化。另一方面，於本實施形態中，複數個第1晶片31中自基板11之第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a、與複數個第2晶片41中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a於Z軸之正方向上處於不同之位置。亦即，至少可使最遠離第1表面11a之第1記憶體晶片33D之位置與最遠離第1表面11a之第2記憶體晶片43D之位置於Z軸之正方向上不同。因此，可於第1晶片31與第2晶片41之間設置三維空間中之特定之距離，且於與Z軸之正方向交叉之方向上使複數個第1晶片31與複數個第2晶片41接近。因此，可於與Z軸之正方向交叉之方向上使半導體裝置10小型化，可於電路基板5中擴大能夠安裝零件之面積。
進而，於本實施形態中，形成標記之凹部18b係使用雷射製作於密封樹脂18之外表面18a。一般而言，為了抑制由雷射之熱所致之影響，而於密封樹脂之外表面與晶片之間設置特定之距離。另一方面，於本實施形態中，凹部18b位於外表面18a中之如下區域R之外，該區域R與複數個第1積層零件12中自第1表面11a最隔開之第1記憶體晶片33D之第1上表面12a、及複數個第2積層零件14中自第1表面11a最隔開之第2記憶體晶片43D之第2上表面14a中距第1表面11a更遠之一者於Z軸之正方向上重疊。藉此，例如，可於更接近第1表面11a之第1上表面12a與凹部18b之間保持特定之距離，並且可使距第1表面11a更遠之第2上表面14a接近外表面18a。因此，無須於第2上表面14a與外表面18a之間設置較大之距離，可於Z軸之正方向上使半導體裝置10小型化。
複數個第1積層零件12之數量與複數個第2積層零件14之數量不同。藉此，可容易地使複數個第1晶片31中自第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a之位置、與複數個第2晶片41中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a之位置於Z軸之正方向上不同。
複數個第1晶片31中之一者之厚度與複數個第2晶片41中之一者之厚度不同。藉此，可容易地使複數個第1晶片31中自第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a之位置、與複數個第2晶片41中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a之位置於Z軸之正方向上不同。
一個第2接著層46將複數個第2積層零件14中之間隔件42與第1表面11a相互接著。將控制器晶片16與焊墊21連接之第3導線17之至少一部分埋於該第2接著層46中。藉此，即便控制器晶片16於與Z軸之正方向交叉之方向與第2積層零件14並排，亦可抑制第3導線17與第2積層零件14干涉。因此，可於與Z軸之正方向交叉之方向使控制器晶片16與第2積層零件14接近，可於與Z軸交叉之方向上使半導體裝置10小型化。
複數個第2積層零件14包含位於複數個第2晶片41中之第2記憶體晶片43A與第1表面11a之間之間隔件42。藉此，可容易使複數個第1晶片31中自第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a之位置、與複數個第2晶片41中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a之位置於Z軸之正方向上不同。
複數個第2晶片41中之第2記憶體晶片43A具有由間隔件42支持、且供複數個第2導線15中之一者連接之第2端子48。第2端子48設置於與間隔件42於Z軸之正方向重疊之位置。因此，於將第2導線15連接於第2端子48時間隔件42支持第2端子48，故而將第2導線15連接於第2端子48之作業穩定。
複數個第1晶片31及複數個第2晶片41中之至少一個包含矽基板34、44，該等矽基板34、44由包含作為間隔件42之材料之無機材料之材料製成。藉此，可使矽基板34、44之材料與間隔件42之材料共通化，從而可降低半導體裝置10之製造成本。
(第2實施形態)
以下，參照圖2對第2實施形態進行說明。再者，於以下之複數個實施形態之說明中，存在具有與已經說明之構成要素相同之功能之構成要素被標註與該已經敍述之構成要素相同之符號，而且又省略說明之情況。又，標註有相同之符號之複數個構成要素並不限定於所有功能及性質共通，亦可具有與各實施形態對應之不同之功能及性質。
圖2係概略性地表示第2實施形態之電子設備1之一部分之剖視圖。如圖2所示，於第2實施形態中，控制器晶片16代替利用第3導線17之打線接合，藉由覆晶安裝搭載於基板11。
於第2實施形態中，第1記憶體晶片33A之厚度較第1記憶體晶片33B、33C、33D厚。進而，間隔件42之厚度較第2記憶體晶片43A、43B、43C、43D厚，且較第1記憶體晶片33A、33B、33C、33D厚。
另一方面，設置於第1記憶體晶片33A之第1接著層36之厚度與分別設置於第1記憶體晶片33B、33C、33D之第1接著層36之厚度大致相等。進而，設置於間隔件42之第2接著層46之厚度與分別設置於第2記憶體晶片43A、43B、43C、43D之第2接著層46之厚度大致相等。
於以上所說明之第2實施形態之半導體裝置10中，控制器晶片16藉由覆晶安裝搭載於基板11之第1表面11a。藉此，可防止第3導線17與第1積層零件12及第2積層零件14干涉(接觸)，可使第1積層零件12及第2積層零件14於與Z軸之正方向交叉之方向接近控制器晶片16。因此，可於與Z軸交叉之方向上使半導體裝置10小型化。
(第3實施形態)
以下，參照圖3對第3實施形態進行說明。圖3係概略性地表示第3實施形態之電子設備1之一部分之剖視圖。如圖3所示，控制器晶片16及複數個第2積層零件14等同於第2實施形態。
第3實施形態之複數個第1積層零件12包含間隔件51。亦即，包含四個第1晶片31(第1記憶體晶片33)與一個間隔件51之五個第1積層零件12層積於第1表面11a。因此，複數個第1積層零件12之數量與複數個第2積層零件14之數量相同。間隔件51與間隔件42相同地由矽製成。作為第1積層零件12之一個之間隔件51包含第1上表面12a。
於複數個第1記憶體晶片33及間隔件51分別設置第1接著層36。設置於間隔件51之第1接著層36將間隔件51與基板11之第1表面11a接著。亦即，複數個第1接著層36中之一者介置於間隔件51與第1表面11a之間。設置於第1記憶體晶片33A之第1接著層36將第1記憶體晶片33A與間隔件51之第1上表面12a相互接著。
第1記憶體晶片33A之厚度與第1記憶體晶片33B、33C之厚度大致相等，且較第1記憶體晶片33D之厚度厚。間隔件51之厚度與第1記憶體晶片33A、33B、33C之厚度大致相等，且較第1記憶體晶片33D之厚度厚。間隔件51之厚度較間隔件42之厚度薄。進而，設置於間隔件51之第1接著層36之厚度與分別設置於第1記憶體晶片33A、33B、33C、33D之第1接著層36之厚度大致相等。
於以上所說明之第3實施形態之半導體裝置10中，複數個第1積層零件12包含間隔件51。複數個第1積層零件12之間隔件51之厚度較複數個第2積層零件14之間隔件42之厚度薄。藉此，可容易地使複數個第1晶片31中自第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a之位置、與複數個第2晶片41中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a之位置於Z軸之正方向上不同。
(第4實施形態)
以下，參照圖4對第4實施形態進行說明。圖4係概略性地表示第4實施形態之電子設備1之一部分之剖視圖。第4實施形態中，關於間隔件42之材料，與第2實施形態不同。
於第4實施形態中，間隔件42例如由包含混合有如二氧化矽般之無機物之環氧樹脂之合成樹脂製成。亦即，間隔件42與密封樹脂18均由合成樹脂製成。再者，第3實施形態之間隔件51亦可由合成樹脂製成。
於以上所說明之第4實施形態之半導體裝置10中，間隔件42由作為密封樹脂18之材料之合成樹脂製成。藉此，可使間隔件42之材料與密封樹脂18之材料共通化，從而可降低半導體裝置10之製造成本。
(第5實施形態)
以下，參照圖5對第5實施形態進行說明。圖5係概略性地表示第5實施形態之電子設備1之一部分之剖視圖。如圖5所示，控制器晶片16及複數個第1積層零件12等同於第2實施形態。
於第5實施形態中，複數個第2積層零件14包含四個第2晶片41(第2記憶體晶片43)，不包含間隔件42。因此，複數個第1積層零件12之數量與複數個第2積層零件14之數量相同。
設置於第2記憶體晶片43A之第2接著層46將第2記憶體晶片43A與基板11之第1表面11a相互接著。第2記憶體晶片43A之厚度較第2記憶體晶片43B、43C、43D之厚度厚，且較第1記憶體晶片33A、33B、33C、33D之厚度厚。
於以上所說明之第5實施形態之半導體裝置10中，複數個第1積層零件12之數量與複數個第2積層零件14之數量相同。藉此，不伴隨零件點數之增加，可使複數個第1晶片31中自第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a之位置、與複數個第2晶片41中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a之位置於Z軸之正方向上不同。
第1記憶體晶片33A較第1記憶體晶片33B、33C、33D之各者厚。第2記憶體晶片43A較第2記憶體晶片43B、43C、43D之各者厚，且較第1記憶體晶片33A厚。如此，複數個第1積層零件12與複數個第2積層零件14分別包含厚度不同之多種第1晶片31及第2晶片41。藉此，可容易地使複數個第1晶片31中自第1表面11a第二個隔開之第1記憶體晶片33C之第1上表面12a之位置、與複數個第2晶片41中自第1表面11a第二個隔開之第2記憶體晶片43C之第2上表面14a之位置於Z軸之正方向上不同。
(第6實施形態)
以下，參照圖6對第6實施形態進行說明。圖6係概略性地表示第6實施形態之電子設備1之一部分之剖視圖。第6實施形態中，關於第1晶片31及第2晶片41之厚度，與第5實施形態不同。
如圖6所示，第6實施形態之複數個第1記憶體晶片33A、33B、33C、33D之厚度互為相等。複數個第2記憶體晶片43B、43C、43D之厚度互為相等。
第1記憶體晶片33A、33B、33C、33D之厚度與複數個第2記憶體晶片43B、43C、43D之厚度互為相等。另一方面，第2記憶體晶片43A之厚度較第1記憶體晶片33A、33B、33C、33D之厚度厚，且較複數個第2記憶體晶片43B、43C、43D之厚度厚。
於以上所說明之第6實施形態之半導體裝置10中，複數個第1積層零件12及複數個第2積層零件14包含厚度互為相等之第1記憶體晶片33A、33B、33C、33D及第2記憶體晶片43B、43C、43D、與較其他記憶體晶片厚之第2記憶體晶片43A。藉此，可減少第1晶片31及第2晶片41之種類，從而可降低半導體裝置10之成本。
(第7實施形態)
以下，參照圖7對第7實施形態進行說明。圖7係概略性地表示第7實施形態之電子設備1之一部分之剖視圖。第7實施形態中，關於第2晶片41之厚度，與第6實施形態不同。
如圖7所示，第2記憶體晶片43A、43B、43C、43D之厚度互為相等。另一方面，第2記憶體晶片43A、43B、43C、43D之各者之厚度較第1記憶體晶片33A、33B、33C、33D之各者之厚度厚。藉此，於第7實施形態之半導體裝置10中，可減少第1晶片31及第2晶片41之種類，從而可降低半導體裝置10之成本。
(第8實施形態)
以下，參照圖8對第8實施形態進行說明。圖8係概略性地表示第8實施形態之電子設備1之一部分之剖視圖。如圖8所示，複數個第1積層零件12等同於第2實施形態。
於第8實施形態中，控制器晶片16包含於複數個第2晶片41。包含四個第2記憶體晶片43與一個控制器晶片16之五個第2晶片41(第2積層零件14)層積於第1表面11a。因此，控制器晶片16具有第2上表面14a，設置第2接著層46。
控制器晶片16配置於基板11之第1表面11a。設置於控制器晶片16之第2接著層46將控制器晶片16與基板11之第1表面11a相互接著。
設置於第2記憶體晶片43A之第2接著層46將第2記憶體晶片43A與控制器晶片16之第2上表面14a相互接著。設置於第2記憶體晶片43A之第2接著層46較設置於控制器晶片16之第2接著層46厚，且較設置於第2記憶體晶片43B、43C、43D之第2接著層46厚。
複數個第3導線17將控制器晶片16與第1表面11a之複數個焊墊21連接。複數個第3導線17中之至少一個局部地埋於設置於第2記憶體晶片43A之第2接著層46中。第3導線17自第2記憶體晶片43A隔開。
控制器晶片16及複數個第3導線17亦可埋於第2接著層46中。又，控制器晶片16亦可利用覆晶安裝搭載於基板11之第1表面11a。
於第8實施形態中，第2記憶體晶片43D與第1記憶體晶片33D於Z軸之正方向重疊。再者，第2記憶體晶片43D自第1記憶體晶片33D於Z軸之正方向隔開。
於以上所說明之第8實施形態之半導體裝置10中，複數個第1晶片31包含複數個第1記憶體晶片33。複數個第2晶片41包含複數個第2記憶體晶片43及控制器晶片16。亦即，控制器晶片16亦與複數個第2記憶體晶片43一起層積，故而無須將控制器晶片16與複數個第1積層零件12及複數個第2積層零件14於與Z軸之正方向交叉之方向並排，可於與Z軸之正方向交叉之方向上使半導體裝置10小型化。
將控制器晶片16與焊墊21連接之第3導線17之至少一部分埋於第2接著層46中。藉此，抑制第3導線17與複數個第2積層零件14中之其他一者干涉，可將控制器晶片16與複數個第2記憶體晶片43一起層積。
(第9實施形態)
以下，參照圖9對第9實施形態進行說明。圖9係概略性地表示第9實施形態之電子設備1之一部分之剖視圖。如圖9所示，第9實施形態關於間隔件42之有無與複數個第1積層零件12之方向，與第8實施形態不同。
第9實施形態之複數個第2晶片41與第8實施形態相同，包含四個第2記憶體晶片43及一個控制器晶片16。進而，第9實施形態之第2積層零件14包含間隔件42。間隔件42由矽製成，但亦可由合成樹脂製成。
間隔件42位於控制器晶片16與第2記憶體晶片43A之間。設置於間隔件42之第2接著層46將間隔件42與控制器晶片16之第2上表面14a相互接著。設置於第2記憶體晶片43A之第2接著層46將第2記憶體晶片43A與間隔件42之第2上表面14a相互接著。
間隔件42位於複數個第3導線17之間，且自複數個第3導線17隔開。間隔件42之第2上表面14a較控制器晶片16之第2上表面14a窄。
於第9實施形態中，第2記憶體晶片43A之厚度較第2記憶體晶片43B、43C、43D之厚度厚。例如，第2記憶體晶片43A之厚度以將第2導線15連接於第2端子48之作業穩定之方式設定。
又，於第9實施形態中，第1端子38與第2端子48相同，設置於X軸之正方向上之第1上表面12a之端部。複數個第1記憶體晶片33以第1端子38露出之方式層積。因此，複數個第1記憶體晶片33層積為該第1記憶體晶片33之數量越多則於X軸之負方向越長之階梯狀。
於以上所說明之第9實施形態之半導體裝置10中，間隔件42位於控制器晶片16與第2記憶體晶片43A之間，支持第2記憶體晶片43A。藉此，無須將第3導線17埋於第2接著層46中，第2接著層46之溫度管理變得容易。
第1端子38設置於與Z軸之正方向交叉之X軸之正方向上之第1上表面12a之端部。第2端子48亦設置於X軸之正方向上之第2上表面14a之端部。藉此，複數個第1晶片31與複數個第2晶片41於同一方向以階梯狀層積，故而抑制複數個第1晶片31與複數個第2晶片41干涉。
(變化例)
以上，對複數個實施形態進行了說明，但如圖1至圖9中兩點鏈線所示，複數個第1積層零件12亦可包含構件61。設置於構件61之第1接著層36將構件61與第1記憶體晶片33D相互接著。複數個第1積層零件12中自基板11之第1表面11a最隔開之構件61之第1上表面12a、與複數個第2積層零件14中自第1表面11a最隔開之第2記憶體晶片43D之第2上表面14a於Z軸之正方向上處於互為相同之位置。
構件61之材料根據作為複數個第2積層零件14之整體之熱膨脹係數來決定。例如，於複數個第2積層零件14具有由矽製成之間隔件42之情形時，構件61由矽製成。又，於複數個第2積層零件14具有由合成樹脂製成之間隔件42之情形時，構件61由合成樹脂製成。藉此，作為複數個第1積層零件12之整體之熱膨脹係數與作為複數個第2積層零件14之整體之熱膨脹係數相等、或接近。因此，抑制由於熱膨脹係數之差異而半導體裝置10變形。
於以上所說明之變化例之半導體裝置10中，複數個第1積層零件12中自第1表面11a最隔開之構件61之第1上表面12a、與複數個第2積層零件14中自第1表面11a最隔開之第2記憶體晶片43D之第2上表面14a於Z軸之正方向上處於相同之位置。亦即，複數個第1積層零件12之高度與複數個第2積層零件14之高度相同。因此，層積有複數個第1積層零件12之部分與層積有複數個第2積層零件14之部分之熱膨脹係數相等、或接近，抑制半導體裝置10產生由熱膨脹差所致之變形。
於以上所說明之第1至第7實施形態及變化例中，例如，半導體裝置10亦可不具有控制器晶片16。於該情形時，半導體裝置10之第1記憶體晶片33及第2記憶體晶片43例如由搭載於電路基板5之控制器晶片16來控制。
根據以上所說明之至少一個實施形態，複數個第1晶片中自表面第二個隔開之一者之第1上表面與複數個第2晶片中自表面第二個隔開之一者之第2上表面於第1方向上處於不同之位置。亦即，至少可使最遠離表面之第1晶片之位置與最遠離表面之第2晶片之位置於第1方向上不同。因此，可確保第1晶片與第2晶片之間之距離，且可於與第1方向交叉之方向上使複數個第1晶片與複數個第2晶片接近。因此，可於與第1方向交叉之方向上使半導體裝置小型化。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍中。
[相關申請案]
本申請案享有2018年8月31日申請之日本專利申請案編號2018-163200之優先權之利益，該日本專利申請案之所有內容引用於本申請案中。
1‧‧‧電子設備 5‧‧‧電路基板 10‧‧‧半導體裝置 11‧‧‧基板 11a‧‧‧第1表面 11b‧‧‧第2表面 12‧‧‧第1積層零件 12a‧‧‧第1上表面 13‧‧‧第1導線 14‧‧‧第2積層零件 14a‧‧‧第2上表面 15‧‧‧第2導線 16‧‧‧控制器晶片 17‧‧‧第3導線 18‧‧‧密封樹脂 18a‧‧‧外表面 18b‧‧‧凹部 21‧‧‧焊墊 22‧‧‧焊料球 24‧‧‧通孔 25‧‧‧配線 31‧‧‧第1晶片 33‧‧‧第1記憶體晶片 33A‧‧‧第1記憶體晶片 33B‧‧‧第1記憶體晶片 33C‧‧‧第1記憶體晶片 33D‧‧‧第1記憶體晶片 34‧‧‧矽基板(矽晶片) 36‧‧‧第1接著層 38‧‧‧第1端子 41‧‧‧第2晶片 42‧‧‧間隔件 43‧‧‧第2記憶體晶片 43A‧‧‧第2記憶體晶片 43B‧‧‧第2記憶體晶片 43C‧‧‧第2記憶體晶片 43D‧‧‧第2記憶體晶片 44‧‧‧矽基板 46‧‧‧第2接著層 48‧‧‧第2端子 61‧‧‧構件 R‧‧‧區域
圖1係概略性地表示第1實施形態之電子設備之一部分之剖視圖。 圖2係概略性地表示第2實施形態之電子設備之一部分之剖視圖。 圖3係概略性地表示第3實施形態之電子設備之一部分之剖視圖。 圖4係概略性地表示第4實施形態之電子設備之一部分之剖視圖。 圖5係概略性地表示第5實施形態之電子設備之一部分之剖視圖。 圖6係概略性地表示第6實施形態之電子設備之一部分之剖視圖。 圖7係概略性地表示第7實施形態之電子設備之一部分之剖視圖。 圖8係概略性地表示第8實施形態之電子設備之一部分之剖視圖。 圖9係概略性地表示第9實施形態之電子設備之一部分之剖視圖。
1‧‧‧電子設備
5‧‧‧電路基板
10‧‧‧半導體裝置
11‧‧‧基板
11a‧‧‧第1表面
11b‧‧‧第2表面
12‧‧‧第1積層零件
12a‧‧‧第1上表面
13‧‧‧第1導線
14‧‧‧第2積層零件
14a‧‧‧第2上表面
15‧‧‧第2導線
16‧‧‧控制器晶片
17‧‧‧第3導線
18‧‧‧密封樹脂
18a‧‧‧外表面
18b‧‧‧凹部
21‧‧‧焊墊
22‧‧‧焊料球
24‧‧‧通孔
25‧‧‧配線
31‧‧‧第1晶片
33‧‧‧第1記憶體晶片
33A‧‧‧第1記憶體晶片
33B‧‧‧第1記憶體晶片
33C‧‧‧第1記憶體晶片
33D‧‧‧第1記憶體晶片
34‧‧‧矽基板(矽晶片)
36‧‧‧第1接著層
38‧‧‧第1端子
41‧‧‧第2晶片
42‧‧‧間隔件
43‧‧‧第2記憶體晶片
43A‧‧‧第2記憶體晶片
43B‧‧‧第2記憶體晶片
43C‧‧‧第2記憶體晶片
43D‧‧‧第2記憶體晶片
44‧‧‧矽基板
46‧‧‧第2接著層
48‧‧‧第2端子
61‧‧‧構件
R‧‧‧區域

Claims (15)

  1. 一種半導體裝置，其具備： 基板，其具有朝向第1方向之表面、及設置於上述表面之複數個電極； 複數個第1積層零件，其等包含複數個第1晶片，層積於上述表面； 複數個第1導線，其等將上述複數個第1晶片與上述複數個電極連接； 複數個第2積層零件，其等包含複數個第2晶片，層積於上述表面； 複數個第2導線，其等將上述複數個第2晶片與上述複數個電極連接；以及 被覆樹脂，其覆蓋上述表面、上述複數個第1積層零件、上述複數個第1導線、上述複數個第2積層零件、及上述複數個第2導線，具有朝向上述第1方向之外表面，且於上述外表面設置有形成標記之凹部； 包含上述複數個第1晶片之上述複數個第1積層零件分別具有朝向上述第1方向之第1上表面， 包含上述複數個第2晶片之上述複數個第2積層零件分別具有朝向上述第1方向之第2上表面， 上述複數個第1晶片中自上述表面第二個隔開之一者之上述第1上表面與上述複數個第2晶片中自上述表面第二個隔開之一者之上述第2上表面於上述第1方向上處於不同之位置， 上述凹部位於上述外表面中之如下區域之外，該區域與上述複數個第1積層零件中自上述表面最隔開之一者之上述第1上表面及上述複數個第2積層零件中自上述表面最隔開之一者之上述第2上表面中距上述表面更遠之一者於上述第1方向上重疊。
  2. 如請求項1之半導體裝置，其中上述複數個第1積層零件之數量與上述複數個第2積層零件之數量不同。
  3. 如請求項1之半導體裝置，其中上述複數個第1積層零件之數量與上述複數個第2積層零件之數量相同。
  4. 如請求項1之半導體裝置，其中上述複數個第1晶片中之一者之厚度與上述複數個第2晶片中之一者之厚度不同。
  5. 如請求項1之半導體裝置，其中 上述複數個第1晶片包含記憶資訊之複數個第1記憶體晶片， 上述複數個第2晶片包含記憶資訊之複數個第2記憶體晶片、以及對上述複數個第1記憶體晶片及上述複數個第2記憶體晶片進行控制之控制器晶片。
  6. 如請求項5之半導體裝置，其進而具備： 複數個第3導線，其等將上述控制器晶片與上述複數個電極連接；以及 接著層，其將上述複數個第2積層零件中之一者與上述控制器晶片相互接著； 上述控制器晶片配置於上述表面， 上述第3導線之至少一部分埋於上述接著層。
  7. 如請求項1之半導體裝置，其進而具備： 控制器晶片，其配置於上述表面； 複數個第3導線，其將上述控制器晶片與上述複數個電極連接；以及 接著層，其將上述複數個第2積層零件中之一者與上述表面相互接著； 上述複數個第1晶片包含記憶資訊並且由上述控制器晶片控制之複數個第1記憶體晶片， 上述複數個第2晶片包含記憶資訊並且由上述控制器晶片控制之複數個第2記憶體晶片， 上述第3導線之至少一部分埋於上述接著層。
  8. 如請求項1之半導體裝置，其中上述複數個第2積層零件包含位於上述複數個第2晶片之間、或上述複數個第2晶片中之一者與上述表面之間之間隔件。
  9. 如請求項8之半導體裝置，其中 上述複數個第2晶片中之一者具有供上述複數個第2導線中之一者連接之端子，且由上述間隔件支持， 上述端子設置於與上述間隔件於上述第1方向重疊之位置。
  10. 如請求項8之半導體裝置，其中 上述間隔件由無機材料製成， 上述複數個第1晶片及上述複數個第2晶片中之至少一個包含由包含上述無機材料之材料製成之層。
  11. 如請求項8之半導體裝置，其中 上述被覆樹脂由合成樹脂製成， 上述間隔件由上述合成樹脂製成。
  12. 如請求項1之半導體裝置，其中上述複數個第1積層零件中自上述表面最隔開之一者與上述複數個第2積層零件中自上述表面最隔開之一者於上述第1方向上重疊。
  13. 一種半導體裝置，其具備： 基板，其具有朝向第1方向之表面、及設置於上述表面之複數個電極； 複數個第1積層零件，其等包含複數個第1晶片，層積於上述表面； 複數個第1導線，其等將上述複數個第1晶片與上述複數個電極連接； 複數個第2積層零件，其等包含複數個第2晶片，層積於上述表面； 複數個第2導線，其等將上述複數個第2晶片與上述複數個電極連接；以及 被覆樹脂，其覆蓋上述表面、上述複數個第1積層零件、上述複數個第1導線、上述複數個第2積層零件、及上述複數個第2導線； 包含上述複數個第1晶片之上述複數個第1積層零件分別具有朝向上述第1方向之第1上表面， 包含上述複數個第2晶片之上述複數個第2積層零件分別具有朝向上述第1方向之第2上表面， 上述複數個第1晶片中自上述表面第二個隔開之一者之上述第1上表面與上述複數個第2晶片中自上述表面第二個隔開之一者之上述第2上表面於上述第1方向上處於不同之位置。
  14. 如請求項13之半導體裝置，其中上述複數個第1積層零件中自上述表面最隔開之一者之上述第1上表面、與上述複數個第2積層零件中自上述表面最隔開之一者之上述第2上表面於上述第1方向上處於相同之位置。
  15. 如請求項13之半導體裝置，其中上述複數個第1積層零件中自上述表面最隔開之一者與上述複數個第2積層零件中自上述表面最隔開之一者於上述第1方向上重疊。
TW108102511A 2018-08-31 2019-01-23 半導體裝置 TWI681519B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-163200 2018-08-31
JP2018163200A JP2020035957A (ja) 2018-08-31 2018-08-31 半導体装置

Publications (2)

Publication Number Publication Date
TWI681519B true TWI681519B (zh) 2020-01-01
TW202011546A TW202011546A (zh) 2020-03-16

Family

ID=69640695

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108102511A TWI681519B (zh) 2018-08-31 2019-01-23 半導體裝置

Country Status (4)

Country Link
US (2) US10971473B2 (zh)
JP (1) JP2020035957A (zh)
CN (1) CN110875259B (zh)
TW (1) TWI681519B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020035957A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体装置
KR20210101802A (ko) * 2020-02-11 2021-08-19 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
JP2022036756A (ja) * 2020-08-24 2022-03-08 キオクシア株式会社 半導体装置
US11309281B2 (en) 2020-08-26 2022-04-19 Micron Technology, Inc. Overlapping die stacks for NAND package architecture
JP2022039620A (ja) * 2020-08-28 2022-03-10 キオクシア株式会社 半導体装置
CN112349655B (zh) * 2020-10-21 2021-10-19 长江存储科技有限责任公司 一种半导体器件及其安装结构、封装模具和制作方法
KR20220055112A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 반도체 칩들을 갖는 반도체 패키지
JP2022135727A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置
JP2022135735A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置およびその製造方法
JP2023042073A (ja) * 2021-09-14 2023-03-27 キオクシア株式会社 半導体装置
US11830849B2 (en) 2021-11-04 2023-11-28 Western Digital Technologies, Inc. Semiconductor device with unbalanced die stackup
JP2023141098A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110907B2 (en) * 2008-02-14 2012-02-07 Elpida Memory, Inc. Semiconductor device including first substrate having plurality of wires and a plurality of first electrodes and a second substrate including a semiconductor chip being mounted thereon, and second electrodes connected with first electrodes of first substrate
US8203204B2 (en) * 2007-11-13 2012-06-19 Hynix Semiconductor Inc. Stacked semiconductor package
TWI511249B (zh) * 2013-03-25 2015-12-01 Toshiba Kk Semiconductor device and manufacturing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3644859B2 (ja) * 1999-12-02 2005-05-11 沖電気工業株式会社 半導体装置
JP2006134917A (ja) 2004-11-02 2006-05-25 Apic Yamada Corp 樹脂封止方法
TWI359069B (en) 2004-11-02 2012-03-01 Apic Yamada Corp Resin molding equipment and resin molding method
JP5325495B2 (ja) 2008-08-12 2013-10-23 学校法人慶應義塾 半導体装置及びその製造方法
KR20110124063A (ko) * 2010-05-10 2011-11-16 하나 마이크론(주) 적층형 반도체 패키지
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
JP2017055052A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置および半導体装置の製造方法
KR102505206B1 (ko) * 2015-12-15 2023-03-03 삼성전자주식회사 반도체 패키지
KR102576764B1 (ko) * 2016-10-28 2023-09-12 에스케이하이닉스 주식회사 비대칭 칩 스택들을 가지는 반도체 패키지
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
KR102653893B1 (ko) * 2018-03-22 2024-04-02 삼성전자주식회사 반도체 패키지
KR20190121560A (ko) * 2018-04-18 2019-10-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10522512B2 (en) * 2018-05-02 2019-12-31 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
JP2020035957A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8203204B2 (en) * 2007-11-13 2012-06-19 Hynix Semiconductor Inc. Stacked semiconductor package
US8110907B2 (en) * 2008-02-14 2012-02-07 Elpida Memory, Inc. Semiconductor device including first substrate having plurality of wires and a plurality of first electrodes and a second substrate including a semiconductor chip being mounted thereon, and second electrodes connected with first electrodes of first substrate
TWI511249B (zh) * 2013-03-25 2015-12-01 Toshiba Kk Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
TW202011546A (zh) 2020-03-16
CN110875259B (zh) 2023-10-31
US20210193617A1 (en) 2021-06-24
US10971473B2 (en) 2021-04-06
US11538789B2 (en) 2022-12-27
CN110875259A (zh) 2020-03-10
US20200075543A1 (en) 2020-03-05
JP2020035957A (ja) 2020-03-05

Similar Documents

Publication Publication Date Title
TWI681519B (zh) 半導體裝置
US10008488B2 (en) Semiconductor module adapted to be inserted into connector of external device
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
US20130093103A1 (en) Layered Semiconductor Package
US9356002B2 (en) Semiconductor package and method for manufacturing the same
TW201537700A (zh) 薄堆疊封裝
KR20130117109A (ko) 반도체 패키지 및 그 제조 방법
JP2006196709A (ja) 半導体装置およびその製造方法
US10008476B2 (en) Stacked semiconductor package including a smaller-area semiconductor chip
TWI655737B (zh) 包含複數個堆疊晶片之半導體封裝
US20100044880A1 (en) Semiconductor device and semiconductor module
TWI529918B (zh) 半導體記憶卡
US11476240B2 (en) Semiconductor device
US20090057916A1 (en) Semiconductor package and apparatus using the same
KR20160047841A (ko) 반도체 패키지
US11101242B2 (en) Semiconductor device and method of manufacturing same
US20160013161A1 (en) Semiconductor package
US9397020B2 (en) Semiconductor package
KR102578797B1 (ko) 반도체 패키지
US20160086912A1 (en) Methods for semiconductor package
US11282818B2 (en) Semiconductor device
TWI753898B (zh) 半導體模組以及製造其的方法
TWI670806B (zh) 包含平面堆疊半導體晶片的半導體封裝
JP2023183142A (ja) 半導体装置および半導体装置の製造方法
JP2006040983A (ja) 半導体装置の製造方法