JP2017055052A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体チップの積層構造における接着強度を向上可能とする半導体装置および半導体装置の製造方法を提供すること。【解決手段】実施形態によれば、半導体装置は、構造体、第２の半導体チップであるコントローラチップ１２、および第３の半導体チップであるＤＲＡＭチップ１３を備える。構造体は、第１の半導体チップであるＮＡＮＤチップ１１を含む。構造体は、基板１０の第１の領域に設けられている。第２の半導体チップは、基板１０の第２の領域に設けられている。第３の半導体チップは、構造体の上面と第２の半導体チップの上面とに架け渡らせて配置されている。【選択図】図１

Description

本実施形態は、半導体装置および半導体装置の製造方法に関する。

従来、互いに異なる面積の半導体チップを積層させた半導体装置が知られている。半導体装置は、半導体チップの積層構造における接着強度を向上できることが望まれている。

米国特許第８６９１６２８号明細書

一つの実施形態は、半導体チップの積層構造における接着強度を向上可能とする半導体装置および半導体装置の製造方法を提供することを目的とする。

一つの実施形態によれば、半導体装置は、構造体、第２の半導体チップおよび第３の半導体チップを備える。構造体は、第１の半導体チップを含む。構造体は、基板の第１の領域に設けられている。第２の半導体チップは、基板の第２の領域に設けられている。第３の半導体チップは、構造体の上面と第２の半導体チップの上面とに架け渡らせて配置されている。

図１は、実施形態にかかる半導体装置の構成を模式的に示す断面図である。 図２は、実施形態にかかる半導体装置の概略構成を示す平面図である。 図３は、実施形態の半導体装置の製造方法の手順を説明する図である。 図４は、実施形態の半導体装置の製造方法の手順を説明する図である。

以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
図１は、実施形態にかかる半導体装置の構成を模式的に示す断面図である。図２は、実施形態にかかる半導体装置の概略構成を示す平面図である。半導体装置は、半導体チップの積層構造を備える。半導体装置は、例えば、コントローラ組み込み型のＮＡＮＤフラッシュメモリである。

半導体装置は、基板１０上にＮＡＮＤチップ１１、コントローラチップ１２およびＤＲＡＭチップ１３が混載されている。なお、図２は、図１に示す構成を上から見たときにおける基板１０、ＮＡＮＤチップ１１、コントローラチップ１２およびＤＲＡＭチップ１３の配置を示している。図２では、後述する電極２７，２８、接続端子２４，２５，２６、ワイヤ２１，２２，２３および封止部材１４の図示を省略している。

第１の半導体チップであるＮＡＮＤチップ１１は、データを保持する不揮発性のメモリチップである。半導体装置は、４つのＮＡＮＤチップ１１が積層された構造体を備える。構造体は、基板１０の第１の領域に設けられている。

４つのＮＡＮＤチップ１１は、いずれも矩形の平面形状を備える。ＮＡＮＤチップ１１の上面の一辺側には、電極２７が設けられている。電極２７は、例えばアルミパッドである。４つのＮＡＮＤチップ１１は、上面のうち電極２７が設けられている部分が覆われないように、互いに位置をずらして積層されている。４つのＮＡＮＤチップ１１は、電極２７が設けられている部分が階段をなすように積層されている。

各ＮＡＮＤチップ１１の下面には、それぞれ接着層１５が設けられている。４つのＮＡＮＤチップ１１のうち最下段のＮＡＮＤチップ１１は、接着層１５を介して基板１０の上面に接合されている。ＮＡＮＤチップ１１同士は、接着層１５を介して互いに接合されている。

ワイヤ２１は、各ＮＡＮＤチップ１１の電極２７と、基板１０に設けられている接続端子２４とを電気的に接続する。ワイヤ２１による電極２７と接続端子２４との接続は、ワイヤボンディングにより形成される。各ＮＡＮＤチップ１１を階段状に積層することで、各ＮＡＮＤチップ１１の電極２７へのワイヤボンディングが可能とされている。

第２の半導体チップであるコントローラチップ１２は、ＮＡＮＤチップ１１およびＤＲＡＭチップ１３でのデータの書き込みおよび読み出しを制御するコントローラである。コントローラチップ１２は、基板１０の第２の領域に設けられている。第２の領域は、第１の領域とは異なる領域であって、第１の領域の隣に位置する領域である。

コントローラチップ１２は、ＮＡＮＤチップ１１より小さい矩形の平面形状を備える。コントローラチップ１２の下面には、接着層１６が設けられている。コントローラチップ１２は、接着層１６を介して基板１０の上面に接合されている。コントローラチップ１２の上面には、不図示の複数の電極が設けられている。電極は、例えばアルミパッドである。ワイヤ２２は、コントローラチップ１２の上面に設けられている電極と、基板１０に設けられている接続端子２５とを電気的に接続する。

第３の半導体チップであるＤＲＡＭチップ１３は、データを保持する揮発性のメモリチップである。半導体装置は、２つのＤＲＡＭチップ１３を備える。２つのＤＲＡＭチップ１３は、ＮＡＮＤチップ１１が積層された構造体と、コントローラチップ１２との上に積層されている。２つのＤＲＡＭチップ１３のうち下側のＤＲＡＭチップ１３は、構造体の上面とコントローラチップ１２の上面とに架け渡らせて配置されている。

２つのＤＲＡＭチップ１３は、いずれもＮＡＮＤチップ１１より大きい矩形の平面形状を備える。図２に示すように、２つのＤＲＡＭチップ１３は、長辺の向きが互いに垂直となるように、矩形の向きを異ならせて重ね合わせられている。ＤＲＡＭチップ１３の上面のうちの第１辺側の部分と第２辺側の部分とには、それぞれ電極２８が設けられている。第１辺は矩形のうちの１つの辺であって、第２辺は第１辺に向かい合う辺とする。電極２８は、例えばアルミパッドである。ワイヤ２３は、電極２８と、基板１０に設けられている接続端子２６とを電気的に接続する。ワイヤ２３による電極２８と接続端子２６との接続は、ワイヤボンディングにより形成される。

各ＤＲＡＭチップ１３の下面には、それぞれ接着層１７が設けられている。２つのＤＲＡＭチップ１３のうち下側のＤＲＡＭチップ１３は、接着層１７を介して、最上段のＮＡＮＤチップ１１の上面と、コントローラチップ１２の上面とに接合されている。ワイヤ２１のうちＮＡＮＤチップ１１の上面より上にある部分は、この接着層１７に埋め込まれている。ワイヤ２２のうちコントローラチップ１２の上面より上にある部分は、この接着層１７に埋め込まれている。

ＤＲＡＭチップ１３同士は、接着層１７を介して互いに接着されている。下側のＤＲＡＭチップ１３の上面のうち電極２８が設けられている部分は、上側のＤＲＡＭチップ１３との接合のための接着層１７によって覆われている。

下側のＤＲＡＭチップ１３の電極２８に接続されたワイヤ２３のうち、下側のＤＲＡＭチップ１３の上面より上にある部分は、ＤＲＡＭチップ１３同士の間の接着層１７に埋め込まれている。

接続端子２４，２５，２６は、基板１０の上面に形成されている。接続端子２４，２５，２６は、例えば、銅で構成された端子にニッケルおよび金を無電解めっきしたものである。基板１０の下面には、不図示の外部接続端子が形成されている。外部接続端子は、例えば、半田ボールあるいは半田バンプである。基板１０には、接続端子２４，２５，２６と外部接続端子とを電気的に接続する部材、例えば配線層およびビアホールが形成されている。ワイヤ２１，２２，２３は、例えば金、銅あるいは銀を材料としている。

封止部材１４は、基板１０上に設けられているＮＡＮＤチップ１１、コントローラチップ１２およびＤＲＡＭチップ１３を封止するモールド樹脂である。

実施形態の半導体装置は、ＮＡＮＤチップ１１を積層させた構造体とコントローラチップ１２との上に、ＮＡＮＤチップ１１より大きい平面形状のＤＲＡＭチップ１３を設けている。半導体装置は、ＮＡＮＤチップ１１の構造体とＤＲＡＭチップ１３とを基板１０上にて並べて配置する場合に比べて、平面構成を小型にすることができる。

図１に示す断面において、ＤＲＡＭチップ１３の電極２８に接続される接続端子２６は、基板１０上面に設けられた各要素の中で基板１０の外縁に近い位置に配置されている。接続端子２６は、図２に示す基板１０のうち、ＤＲＡＭチップ１３の周囲の限られた範囲に配置されている。

ＮＡＮＤチップ１１の電極２７に接続される接続端子２４は、接続端子２６より基板１０上面の中心側に配置されている。ＮＡＮＤチップ１１の構造体をＤＲＡＭチップ１３より下に配置することで、かかる接続端子２４，２６の配置に対しワイヤ２１，２３同士の接触を回避可能とする。仮に、ＮＡＮＤチップ１１の構造体がＤＲＡＭチップ１３より上に配置される場合、接続端子２６より基板１０の外縁側に、接続端子２４を配置するスペースを要することになる。半導体装置は、ＮＡＮＤチップ１１の構造体をＤＲＡＭチップ１３より下に配置することで、平面構成を小型にすることができる。

実施形態の半導体装置において、基板１０の上面からコントローラチップ１２の上面までの高さは、基板１０の上面からＮＡＮＤチップ１１の構造体の上面までの高さに揃えられている。基板１０の上面において、コントローラチップ１２および接着層１６を含めた高さが、４つのＮＡＮＤチップ１１と４つの接着層１５を含めた高さに揃えられている。

コントローラチップ１２の上面とＮＡＮＤチップ１１の構造体の上面とで高さが揃えられていることで、ＤＲＡＭチップ１３は、基板１０の上面と平行に配置されている。なお、実施形態において「高さが揃えられている」とは、互いの高さが同じである場合のほか、互いの高さが略同じ高さである場合を含むものとする。

実施形態の半導体装置の構成は、適宜変更しても良い。ＮＡＮＤチップ１１を積層させた構造体は、４つのＮＡＮＤチップ１１から構成されたものである場合に限られない。構造体を構成するＮＡＮＤチップ１１の数は適宜変更しても良い。半導体装置は、２つのＤＲＡＭチップ１３を備えるものに限られない。ＮＡＮＤチップ１１の構造体およびコントローラチップ１２の上に積層されるＤＲＡＭチップ１３の数は適宜変更しても良い。

半導体装置は、ＮＡＮＤチップ１１の構造体およびコントローラチップ１２の上に積層されたＤＲＡＭチップ１３のうち少なくとも１つが、互いに並列された複数のＤＲＡＭチップに置き換えられても良い。例えば、ＮＡＮＤチップ１１の構造体およびコントローラチップ１２の上に２つのＤＲＡＭチップを並列させて設け、その２つのＤＲＡＭチップの上に、さらに２つのＤＲＡＭチップを並列させて設けても良い。２つのＤＲＡＭチップを並列させる方向は、１層目と２層目とで異ならせても良い。

図３および図４は、実施形態の半導体装置の製造方法の手順を説明する図である。図３（ａ）に示す基板１０には、ＮＡＮＤチップ１１を積層させた構造体とコントローラチップ１２とが実装されている。かかる構造体およびコントローラチップ１２が実装された基板１０は、図３（ａ）に示す工程より前の工程にて製造されたものとする。

基板１０上に４つのＮＡＮＤチップ１１を積層してから、各ＮＡＮＤチップ１１の電極２７と接続端子２４とをワイヤボンディングにより順次接続することで、ワイヤ２１が形成される。４つのＮＡＮＤチップ１１が階段状に積層されることで、１つのＮＡＮＤチップ１１を配置するごとにワイヤボンディングを実施する手間を省くことができる。コントローラチップ１２の上面に設けられている電極と接続端子２５とは、ワイヤ２２により接続される。

図３（ａ）に示す工程では、基板１０上のＮＡＮＤチップ１１の構造体とコントローラチップ１２との上に、１層目のＤＲＡＭチップ１３が配置される。ＤＲＡＭチップ１３の下面には、接着層１７が貼り付けられている。マウント治具３０は、接着層１７が貼り付けられている側を下に向けてＤＲＡＭチップ１３を持ち上げる。マウント治具３０は、持ち上げたＤＲＡＭチップ１３を搬送し、ＮＡＮＤチップ１１の構造体とコントローラチップ１２との上にＤＲＡＭチップ１３を載置する。ＤＲＡＭチップ１３は、ＮＡＮＤチップ１１の構造体の上面とコントローラチップ１２の上面とに架け渡されて配置される。

ＤＲＡＭチップ１３に貼り付けられている接着層１７は、熱硬化性樹脂で構成された絶縁性フィルムである。かかる接着層１７を加熱しながら、ＮＡＮＤチップ１１の構造体とコントローラチップ１２とへ接着層１７が押し付けられる。これにより、ワイヤ２１のうち最上段のＮＡＮＤチップ１１の上面より上の部分と、ワイヤ２２のうちコントローラチップ１２の上面より上にある部分とは、同時に接着層１７へ埋め込まれる。コントローラチップ１２から引き出されたワイヤ２２が接着層１７において固定されることで、ワイヤ２２同士の接触が低減される。

接着層１７は、最上段のＮＡＮＤチップ１１の上面と、コントローラチップ１２の上面とに到達する。図３（ｂ）に示すように、ＤＲＡＭチップ１３は、接着層１７を介してＮＡＮＤチップ１１およびコントローラチップ１２に接着される。このときＮＡＮＤチップ１１のワイヤ２１とコントローラチップ１２のワイヤ２２は、いずれも接着層１７に埋め込まれておりかつＤＲＡＭチップ１３にまで到達していない。かかる条件を満足するように、コントローラチップ１２の高さは、ＮＡＮＤチップ１１の構造体の高さに揃えられている。接着層１７が硬化することで、ＤＲＡＭチップ１３は、接着層１７を介してＮＡＮＤチップ１１の上面およびコントローラチップ１２の上面に保持される。

ＤＲＡＭチップ１３がＮＡＮＤチップ１１およびコントローラチップ１２に接着されることで、ＮＡＮＤチップ１１の構造体およびコントローラチップ１２によりＤＲＡＭチップ１３が支持された状態となる。ワイヤ２１の一部とワイヤ２２の一部とが接着層１７に埋め込まれることで、ワイヤ２１，２２とＤＲＡＭチップ１３との接触を防ぐことができる。接着層１７は、後述する封止部材１４による封止の際の加熱および加圧により、さらに硬化する。

図３（ｃ）に示す工程では、ＤＲＡＭチップ１３の電極２８と基板１０上の接続端子２６とをワイヤ２３で接続するワイヤボンディングを実施する。この工程では、ボンディングツールであるキャピラリ３１内を通されたワイヤの先端を、電極２８に圧着させる。ワイヤは、金、銅あるいは銀を材料として構成されている。キャピラリ３１からワイヤを繰り出しながらキャピラリ３１を接続端子２６にまで移動させていき、接続端子２６にてワイヤを圧着させる。これにより、接続端子２６へワイヤを接合させる。接続端子２６へのワイヤの接合を終えてからワイヤを切断することで、電極２８と接続端子２６とを接続するワイヤ２３が形成される。

ＮＡＮＤチップ１１の構造体およびコントローラチップ１２の２つの構造によってＤＲＡＭチップ１３が支持されていることで、電極２８へのワイヤ２３の圧着によるＤＲＡＭチップ１３のたわみを抑制することができる。コントローラチップ１２から引き出されたワイヤ２２が接着層１７において絶縁されるため、チップ搭載およびワイヤボンディングにおける外力の影響で生じ得るワイヤ２２同士の接触による短絡を防止できる。

図４（ａ）に示す工程では、１層目のＤＲＡＭチップ１３の上に、２層目のＤＲＡＭチップ１３が配置される。ＤＲＡＭチップ１３の下面には、１層目のＤＲＡＭチップ１３の場合と同様に、接着層１７が貼り付けられている。マウント治具３０は、ＤＲＡＭチップ１３を持ち上げて搬送し、１層目のＤＲＡＭチップ１３の上に２層目のＤＲＡＭチップ１３を載置する。

ＤＲＡＭチップ１３に貼り付けられている接着層１７を加熱しながら、１層目のＤＲＡＭチップ１３へ接着層１７が押し付けられる。これにより、ワイヤ２３のうち１層目のＤＲＡＭチップ１３の上面より上の部分は、接着層１７へ埋め込まれる。

接着層１７は、１層目のＤＲＡＭチップ１３の上面に到達する。２層目のＤＲＡＭチップ１３は、接着層１７を介して１層目のＤＲＡＭチップ１３に接着される。接着層１７が硬化することで、２層目のＤＲＡＭチップ１３は、接着層１７を介して１層目のＤＲＡＭチップ１３の上面に接着される。ワイヤ２３の一部が接着層１７に埋め込まれることで、１層目のＤＲＡＭチップ１３に接続されたワイヤ２３と２層目のＤＲＡＭチップ１３との接触を防ぐことができる。接着層１７は、後述する封止部材１４による封止の際の加熱および加圧により、さらに硬化する。

ＮＡＮＤチップ１１の構造体およびコントローラチップ１２の２つの構造によって１層目のＤＲＡＭチップ１３が支持されていることで、ＤＲＡＭチップ１３同士の十分な接着が可能となる。コントローラチップ１２から引き出されたワイヤ２２が１層目のＤＲＡＭチップ１３の下の接着層１７において絶縁されるため、チップ搭載およびワイヤボンディングにおける外力の影響で生じ得るワイヤ２２同士の接触による短絡を防止できる。

図４（ｂ）に示す工程では、２層目のＤＲＡＭチップ１３の電極２８と基板１０上の接続端子２６とをワイヤ２３で接続するワイヤボンディングを実施する。２層目のＤＲＡＭチップ１３の電極２８は、１層目のＤＲＡＭチップ１３の電極２８と接続された接続端子２６以外の接続端子２６に接続される。図４（ｂ）に示す工程におけるワイヤボンディングは、図３（ｃ）に示す工程におけるワイヤボンディングと同様に実施される。

これにより、図４（ｃ）に示すように、ＮＡＮＤチップ１１を積層させた構造体、コントローラチップ１２および２層のＤＲＡＭチップ１３が基板１０に実装される。かかる基板１０上の構成物は、封止部材１４によって封止される。以上の工程により、図１に示す構成を備える半導体装置を得ることができる。

仮に、コントローラチップ１２の高さが、ＮＡＮＤチップ１１が積層された構造体の高さに比べて低い場合において、図３（ａ）に示す工程が実施されたとする。この場合、１層目のＤＲＡＭチップ１３は、最上段のＮＡＮＤチップ１１に載置される一方、ＤＲＡＭチップ１３とコントローラチップ１２との間に大幅な空きが生じることになる。ＤＲＡＭチップ１３は、ＮＡＮＤチップ１１の構造体のみによって支持された状態となる。

かかる状態から図３（ｃ）に示す工程と同様のワイヤボンディングが実施されたとする。ＤＲＡＭチップ１３のうちコントローラチップ１２から空間を置いて上の部分は、下からの支持がない状態とされている。コントローラチップ１２の上方に位置する電極２８へのワイヤボンディングを実施することで、ＤＲＡＭチップ１３は、当該電極２８を含む部分が下へたわむように変形することがある。

さらに、図４（ａ）に示す工程と同様に２層目のＤＲＡＭチップ１３が配置される場合に、上述のように１層目のＤＲＡＭチップ１３が変形していることで、たわみが生じている部分においてＤＲＡＭチップ１３同士の接着が不十分となる。接着不十分となっている箇所には下からの支えがないため、かかる接着不良を解消することが困難となる。

接着不良の改善のためにマウント治具３０による荷重を増加させると、ＤＲＡＭチップ１３あるいはＮＡＮＤチップ１１の破損が生じ易くなる。１層目のＤＲＡＭチップ１３がコントローラチップ１２の上面付近にまで押し下げられた場合、コントローラチップ１２の上面に接続されているワイヤ２２の破損も起こり得る。

これに対し、コントローラチップ１２の高さがＮＡＮＤチップ１１の構造体の高さに揃えられていることで、ＤＲＡＭチップ１３は、ＮＡＮＤチップ１１の構造体とコントローラチップ１２とによって支持される。コントローラチップ１２による下方からの支持が確保されることで、ワイヤボンディングによるＤＲＡＭチップ１３のたわみを抑制することができる。

１層目のＤＲＡＭチップ１３のたわみによる変形を抑制することで、１層目のＤＲＡＭチップ１３と２層目のＤＲＡＭチップ１３との接着不良を解消することができる。１層目のＤＲＡＭチップ１３と２層目のＤＲＡＭチップ１３とを十分に接着可能とすることで、マウント治具３０の荷重による半導体チップの破損を低減できる。ワイヤ２２のうちコントローラチップ１２の上面より上の部分が接着層１７に埋め込まれていることで、ＤＲＡＭチップ１３に対するワイヤボンディングによるワイヤ２２の破損を低減することができる。半導体装置は、半導体チップの接着不良および破損と、ワイヤ２２の破損を低減することで、製造プロセスに起因する不良を改善できる。

実施形態の半導体装置は、ＮＡＮＤチップ１１を積層させた構造体、コントローラチップ１２およびＤＲＡＭチップ１３を備えるものに限られない。半導体装置は、第１、第２および第３の半導体チップとして、互いに平面形状のサイズが異なるいずれの半導体チップを備えるものであっても良い。小型の半導体チップの上に大型の半導体チップを積層する構成において大型の半導体チップを下方から支持することで、半導体装置は、半導体チップの接着不良および破損を低減できる。

実施形態によると、半導体装置は、第１の半導体チップを含む構造体の上面と、第２の半導体チップの上面とに架け渡らせて第３の半導体チップが配置される。半導体装置は、第１の半導体チップを含む構造体と第２の半導体チップとによって第３の半導体チップが支持されることで、第３の半導体チップのたわみを抑制することができる。半導体装置は、第３の半導体チップのたわみによって生じる半導体チップ同士の接着不良を抑制することができる。これにより、半導体装置は、半導体チップの接着強度を向上できるという効果を得ることができる。

本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 基板、１１ ＮＡＮＤチップ、１２ コントローラチップ、１３ ＤＲＡＭチップ、１７ 接着層、２２ ワイヤ。

Claims (5)

1. 基板の第１の領域に設けられ、第１の半導体チップを含む構造体と、
   前記基板の第２の領域に設けられた第２の半導体チップと、
   前記構造体の上面と前記第２の半導体チップの上面とに架け渡らせて配置された第３の半導体チップと、を備えることを特徴とする半導体装置。
2. 前記基板から前記第２の半導体チップの前記上面までの高さが、前記基板から前記構造体の前記上面までの高さに揃えられていることを特徴とする請求項１に記載の半導体装置。
3. 前記第３の半導体チップは、前記構造体の上面および前記第２の半導体チップの上面に、接着層を介して接着され、
   前記第２の半導体チップの前記上面から引き出されているワイヤの一部が前記接着層に埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
4. 基板の第１の領域に、第１の半導体チップを含む構造体を設け、
   前記基板の第２の領域に、第２の半導体チップを設け、
   接着層が形成された第３の半導体チップを、前記構造体の上面と前記第２の半導体チップの上面とに架け渡らせて配置し、
   前記構造体の上面および前記第２の半導体チップの上面に、前記接着層を介して、前記第３の半導体チップを接着させることを特徴とする半導体装置の製造方法。
5. 前記第２の半導体チップの前記上面から引き出されているワイヤの一部を、前記接着層に埋め込ませることを特徴とする請求項４に記載の半導体装置の製造方法。

Images