JP2016063002A - 半導体装置およびその製造方法 - Google Patents

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永悟 松浦
eigo Matsuura
永悟 松浦
康男 竹本
Yasuo Takemoto
康男 竹本
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Abstract

【課題】基板に複数の半導体チップが設けられた半導体装置の薄型化を可能とする。
【解決手段】一の実施形態によれば、半導体装置は、第１面と、前記第１面の反対側の第２面と、前記第１面と前記第２面とをつなぐ開口部とを有する基板を備える。さらに、前記装置は、前記基板の前記第１面に設けられた第１の半導体チップと、前記基板の前記第２面に設けられ、前記開口部に面する第２の半導体チップとを備える。さらに、前記装置は、前記開口部内において、前記第２の半導体チップの前記基板側の面に接着剤を介して設けられた第３の半導体チップを備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の回路基板に、複数のメモリチップと、これらのメモリチップの動作を制御する制御チップとを搭載する場合、半導体装置の薄型化が難しいことが問題となる。
例えば、回路基板の上面に第１のメモリチップを搭載し、第１のメモリチップの上面に第２のメモリチップを搭載する場合、第２のメモリチップの上面の高さは、これらのメモリチップを隣接して搭載する場合に比べて高くなる。また、第１のメモリチップの上面に第２のメモリチップを搭載する場合、第２のメモリチップの上面に接続されるボンディングワイヤの最上部の高さは、第２のメモリチップの上面よりもさらに高くなる。よって、回路基板を覆う封止樹脂の厚さが、このボンディングワイヤの最上部の高さに応じて厚くなる。そのため、ボンディングワイヤが、半導体装置の薄型化の妨げとなってしまう。
また、制御チップは一般に、メモリチップと同程度の厚みを有する。よって、回路基板の上面に第１のメモリチップと制御チップとを搭載し、回路基板の下面に第２のメモリチップを搭載する場合、制御チップの上面に接続されるボンディングワイヤの最上部の高さは、第１のメモリチップの上面や制御チップの上面よりも高くなる。よって、回路基板を覆う封止樹脂の厚さが、制御チップ用のボンディングワイヤの高さに応じて厚くなる。そのため、このボンディングワイヤが、半導体装置の薄型化の妨げとなってしまう。
特許第４７５１３５１号公報
基板に複数の半導体チップが設けられた半導体装置の薄型化を可能とする。
一の実施形態によれば、半導体装置は、第１面と、前記第１面の反対側の第２面と、前記第１面と前記第２面とをつなぐ開口部とを有する基板を備える。さらに、前記装置は、前記基板の前記第１面に設けられた第１の半導体チップと、前記基板の前記第２面に設けられ、前記開口部に面する第２の半導体チップとを備える。さらに、前記装置は、前記開口部内において、前記第２の半導体チップの前記基板側の面に接着剤を介して設けられた第３の半導体チップを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す上面図および下面図である。 第１実施形態の比較例の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。 第２実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。 第４実施形態の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図２(ａ)および図２(ｂ)はそれぞれ、第１実施形態の半導体装置の構造を示す上面図および下面図である。
以下、本実施形態の半導体装置の構造を、主に図１を参照して説明する。この説明中において、図２(ａ)および図２(ｂ)も適宜参照する。
本実施形態の半導体装置は、基板の例である回路基板１と、第１の半導体チップの例である第１のメモリチップ２と、第２の半導体チップの例である第２のメモリチップ３と、第３の半導体チップの例である制御チップ４と、封止樹脂５とを備えている。
［回路基板１］
回路基板１は、第１面Ｓ１と、第１面Ｓ１の反対側の第２面Ｓ２と、第１面Ｓ１と第２面Ｓ２とをつなぐ第１開口部Ｈ１と、第１面Ｓ１と第２面Ｓ２とをつなぐ第２開口部Ｈ２とを有している。符号σ１は、第１開口部Ｈ１の側面を示す。符号σ２は、第２開口部Ｈ２の側面を示す。符号Ｔ１は、回路基板１の厚さを示す。厚さＴ１は、例えば５０μｍ〜１５０μｍである。
図１は、第１面Ｓ１や第２面Ｓ２に平行で、互いに垂直なＸ方向およびＹ方向と、第１面Ｓ１や第２面Ｓ２に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、図１の第１面Ｓ１と第２面Ｓ２との位置関係は、第１面Ｓ１が第２面Ｓ２の上方に位置していると表現される。なお、−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
回路基板１は、絶縁基板１１と、第１および第２配線層１２ａ、１２ｂと、第１および第２絶縁層１３ａ、１３ｂと、第１端子の例である複数の第１接続端子１４と、第２端子の例である複数の第２接続端子１５と、第３端子の例である複数の第３接続端子１６と、複数の第４接続端子１７とを備えている。
第１配線層１２ａと第１絶縁層１３ａは、回路基板１の上面（第１面Ｓ１側の面）に順番に形成されている。第１および第３接続端子１４、１６は、回路基板１の第１面Ｓ１に設けられ、第１配線層１２ａに電気的に接続されている。第１および第３接続端子１４、１６は、第２開口部Ｈ２付近に配置されている（図２(ａ)を参照）。
第２配線層１２ｂと第２絶縁層１３ｂは、回路基板１の下面（第２面Ｓ２側の面）に順番に形成されている。第２および第４接続端子１５、１７は、回路基板１の第２面Ｓ２に設けられ、第２配線層１２ｂに電気的に接続されている。第２接続端子１５は、第１開口部Ｈ１付近に配置されている（図２(ｂ)を参照）。第４接続端子１７は、本実施形態の半導体装置を外部と接続するための外部接続端子として使用される。
なお、回路基板１は、絶縁基板１１と、第１および第２配線層１２ａ、１２ｂと、第１および第２絶縁層１３ａ、１３ｂとを貫通する１つ以上の貫通孔内に、第１配線層１２ａと第２配線層１２ｂとを電気的に接続する導電層を備えていてもよい。
［第１のメモリチップ２］
第１のメモリチップ２は、回路基板１の第１面Ｓ１に搭載されており、接着剤６で回路基板１に接着されている。接着剤６は、第１の接着剤の例である。第１のメモリチップ２は、回路基板１の第１面Ｓ１に接着剤６を介して設けられている。符号Ｔ２は、第１のメモリチップ２の厚さを示す。厚さＴ２は、例えば８０μｍ以下である。
第１のメモリチップ２は、第１開口部Ｈ１に面する複数の第１接続パッド２１を備えている。第１接続パッド２１は、第１パッドの例である。各第１接続パッド２１は、第１開口部Ｈ１内に設けられた第１ボンディングワイヤ５１により第２接続端子１５に電気的に接続されている。第１ボンディングワイヤ５１は、第１ワイヤの例である。
［第２のメモリチップ３］
第２のメモリチップ３は、回路基板１の第２面Ｓ２に搭載されており、接着剤７で回路基板１に接着されている。接着剤７は、第２の接着剤の例である。第２のメモリチップ３は、回路基板１の第２面Ｓ２に接着剤７を介して設けられている。符号Ｔ３は、第２のメモリチップ３の厚さを示す。厚さＴ３は、例えば８０μｍ以下である。
第２のメモリチップ３は、第２開口部Ｈ２に面する複数の第２接続パッド３１を備えている。第２接続パッド３１は、第２パッドの例である。各第２接続パッド３１は、第２開口部Ｈ２内に設けられた第２ボンディングワイヤ５２により第１接続端子１４に電気的に接続されている。第２ボンディングワイヤ５２は、第２ワイヤの例である。
［制御チップ４］
制御チップ４は、第２開口部Ｈ２内において、第２のメモリチップ３の上面（回路基板１側の面）に搭載されており、接着剤７で第２のメモリチップ３に接着されている。制御チップ４は、第２のメモリチップ３の上面に接着剤７を介して設けられている。符号Ｔ４は、制御チップ４の厚さを示す。厚さＴ４は、例えば８０μｍ以下である。本実施形態の厚さＴ４は、厚さＴ２、Ｔ３と同程度に設定されている（Ｔ４≒Ｔ２、Ｔ３）。また、本実施形態の厚さＴ４は、厚さＴ１より小さくてもよいし、厚さＴ１より大きくてもよい。制御チップ４は、第１および第２のメモリチップ２、３の動作を制御する。
制御チップ４は、複数の第３接続パッド４１と、複数の第４接続パッド４２とを上面に備えている。第３および第４接続パッド４１、４２はそれぞれ、第３および第４パッドの例である。各第３接続パッド４１は、第３ボンディングワイヤ５３により第３接続端子１６と電気的に接続されている。各第４接続パッド４２は、第４ボンディングワイヤ５４により第２接続パッド３１と電気的に接続されている。第３および第４ボンディングワイヤ５３、５４はそれぞれ、第３および第４ワイヤの例である。
以上のように、制御チップ４は、第２開口部Ｈ２内に配置されている。よって、本実施形態の第２開口部Ｈ２のＸＹ平面内の面積は、第１開口部Ｈ１のＸＹ平面内の面積よりも広く設定されている。なお、制御チップ４は、本実施形態では第２ボンディングワイヤ５２と同じ開口部（第２開口部Ｈ２）内に配置されているが、第２ボンディングワイヤ５２と異なる開口部内に配置されていてもよい。
［封止樹脂５］
封止樹脂５は、回路基板１の第１面Ｓ１と第２面Ｓ２とを覆っている。第１から第４ボンディングワイヤ５１〜５４や制御チップ４は、封止樹脂５により完全に覆われている。一方、第１のメモリチップ２は、その側面が封止樹脂５で覆われており、その上面が封止樹脂５から露出している。同様に、第２のメモリチップ３は、その側面が封止樹脂５で覆われており、その下面が封止樹脂５から露出している。よって、本実施形態の封止樹脂５の厚さは、おおむねＴ１＋Ｔ２＋Ｔ３である。
本実施形態の半導体装置はさらに、複数の第１ソルダーボール５５を備えている。第１ソルダーボール５５は、本実施形態の半導体装置を外部と接続するために使用される。各第１ソルダーボール５５は、第４接続端子１７に電気的に接続されている。各第１ソルダーボール５５は、その側面が封止樹脂５で覆われており、その下面が封止樹脂５から露出している。各第１ソルダーボール５５の下面は、封止樹脂５の下面と同じ高さに位置していてもよいし、封止樹脂５の下面より低い高さに位置していてもよい。すなわち、各第１ソルダーボール５５の下面は、封止樹脂５の下面からはみ出ていてもよいし、封止樹脂５の下面からはみ出ていなくてもよい。
（１）第１実施形態の比較例
図３は、第１実施形態の比較例の半導体装置の構造を示す断面図である。
本比較例の半導体装置は、回路基板１の第１面Ｓ１に搭載された第１のメモリチップ２と、第１のメモリチップ２上に搭載された第２のメモリチップ３とを備えている。本比較例の半導体装置はさらに、回路基板１の第１面Ｓ１に搭載され、接着剤８で回路基板１に接着された制御チップ４を備えている。本比較例においては、第１から第３接続端子１４〜１６が回路基板１の第１面Ｓ１に設けられ、第４接続端子１７が回路基板１の第２面Ｓ２に設けられている。
本比較例において、第２のメモリチップ３の上面に接続された第２ボンディングワイヤ５２の最上部の高さは、第２のメモリチップ３の上面よりも高い。よって、封止樹脂５の厚さＴ５は、第１および第２のメモリチップ２、３の厚さの和よりも大きい（Ｔ５＞Ｔ２＋Ｔ３）。
本比較例の半導体装置の厚さは、おおむね回路基板１の厚さＴ１と、封止樹脂５の厚さＴ５と、第１ソルダーボール５５の厚さとの和である。よって、本比較例の半導体装置の厚さは、Ｔ１＋Ｔ２＋Ｔ３よりも大きい。一方、第１実施形態の半導体装置の厚さは、おおむねＴ１＋Ｔ２＋Ｔ３である。よって、第１実施形態の半導体装置の厚さは、本比較例の半導体装置の厚さよりも薄い。
以上のように、本実施形態によれば、第１および第２のメモリチップ２、３をそれぞれ回路基板１の第１面Ｓ１と第２面Ｓ２とに搭載することにより、半導体装置の厚さを、図３の比較例に比べて薄くすることが可能となる。具体的には、本実施形態によれば、半導体装置の厚さを、値Ｔ５−Ｔ２−Ｔ３と、第１ソルダーボール５５の厚さの分だけ、比較例に比べて薄くすることが可能となる。
また、比較例の第２のメモリチップ３を第１面Ｓ１から第２面Ｓ２に移し替えた場合、比較例の半導体装置の厚さは、おおむね回路基板１の厚さＴ１と、制御チップ４の第３ボンディングワイヤ５３の最上部の高さと、第２のメモリチップ３の厚さＴ３との和となる。ここで、第３ボンディングワイヤ５３の最上部の高さは、制御チップ４の厚さＴ４よりも大きく、制御チップ４の厚さＴ４は、第１のメモリチップ２の厚さＴ２と同程度である。そのため、この場合の半導体装置の厚さは、Ｔ１＋Ｔ２＋Ｔ３よりも大きくなる。
一方、本実施形態の半導体装置の厚さは、制御チップ４が第２開口部Ｈ２内に配置されているため、おおむねＴ１＋Ｔ２＋Ｔ３である。このように、本実施形態によれば、半導体装置の厚さを、制御チップ２を第１面Ｓ１または第２面Ｓ２に搭載する場合に比べて薄くすることが可能となる。
（２）第１半導体装置の半導体装置の製造方法
図４〜図７は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図１の回路基板１を用意する（図４(ａ)）。次に、回路基板１の第１面Ｓ１に第１のメモリチップ２を搭載する（図４(ａ)）。第１のメモリチップ２は、第１のメモリチップ２に塗られた接着剤６により回路基板１に接着される。また、第１のメモリチップ２は、第１接続パッド２１が第１開口部Ｈ１に面するように搭載される。
次に、回路基板１の上下を反転させる（図４(ｂ)）。次に、第１開口部Ｈ１内に第１ボンディングワイヤ５１を挿入し、このワイヤ５１により第１接続パッド２１と第２接続端子１５とを電気的に接続する（図４(ｂ)）。
次に、回路基板１の第２面Ｓ２に第２のメモリチップ３を搭載する（図５(ａ)）。第２のメモリチップ３は、第２のメモリチップ３に塗られた接着剤７により回路基板１に接着される。また、第２のメモリチップ３は、第２接続パッド３１が第２開口部Ｈ２に面するように搭載される。
次に、回路基板１の上下を反転させる（図５(ｂ)）。次に、第２開口部Ｈ２内において、第２のメモリチップ３の上面に制御チップ４を搭載する（図５(ｂ)）。制御チップ４は、第２のメモリチップ３に塗られた接着剤７により第２のメモリチップ３に接着される。
次に、第２開口部Ｈ２内に第２ボンディングワイヤ５２を挿入し、このワイヤ５２により第２接続パッド３１と第１接続端子１４とを電気的に接続する（図６(ａ)）。次に、第２開口部Ｈ２内に第３ボンディングワイヤ５３を挿入し、このワイヤ５３により第３接続パッド４１と第３接続端子１６とを電気的に接続する（図６(ａ)）。次に、第２開口部Ｈ２内に第４ボンディングワイヤ５４を挿入し、このワイヤ５４により第４接続パッド４２と第２接続パッド３１とを電気的に接続する（図６(ａ)）。
次に、回路基板１の第１面Ｓ１と第２面Ｓ２とを覆う封止樹脂５を形成する（図６(ｂ)）。本実施形態の封止樹脂５は例えば、金型を使用したトランスファモールドや、粉末樹脂を使用した圧縮モールドにより形成される。
次に、回路基板１の第２面Ｓ２側の封止樹脂５に、レーザーにより複数の開口部５ａを形成する（図７(ａ)）。その結果、開口部５ａ内に第４接続端子１７が露出する。
次に、開口部５ａ内に半田を充填する（図７(ｂ)）。その結果、開口部５ａ内に第１ソルダーボール５５が形成される。
なお、図４(ａ)〜図６(ａ)の工程は例えば、図４(ａ)、図５(ａ)、図５(ｂ)、図４(ｂ)、図６(ａ)の工程の順に行ってもよい。すなわち、第１のメモリチップ２、第２のメモリチップ３、および制御チップ４を搭載した後に、第１から第４ボンディングワイヤ５１〜５４をボンディングしてもよい。この場合、回路基板１の反転回数は、２回から４回に増加する。また、図４(ａ)〜図６(ａ)の工程を例えば、図４(ａ)、図５(ａ)、図５(ｂ)、図６(ａ)、図４(ｂ)の工程の順に行う場合には、回路基板１の反転回数は３回となる。
以上のように、本実施形態においては、第１および第２のメモリチップ２、３をそれぞれ回路基板１の第１面Ｓ１と第２面Ｓ２とに搭載し、制御チップ４を第２開口部Ｈ２内に搭載する。よって、本実施形態によれば、基板１に複数の半導体チップ２、３、４が設けられた半導体装置の薄型化を実現することが可能となる。
（第２から第４実施形態）
図８は、第２実施形態の半導体装置の構造を示す断面図である。
第１実施形態の第１ソルダーボール５５は、封止樹脂５で覆われている。一方、本実施形態の第１ソルダーボール５５は、封止樹脂５から露出している。本実施形態によれば、図７(ａ)の工程で封止樹脂５に開口部５ａを形成せずに、第１ソルダーボール５５を形成することができる。
図９は、第３実施形態の半導体装置の構造を示す断面図である。
第１実施形態の第１のメモリチップ２は、その側面が封止樹脂５で覆われ、その上面が封止樹脂５から露出している。一方、本実施形態の第１のメモリチップ２は、その側面と上面が封止樹脂５で覆われている。同様に、本実施形態の第２のメモリチップ３は、その側面と下面が封止樹脂５で覆われている。
本実施形態の構造は例えば、第１および第２のメモリチップの厚さＴ２、Ｔ３が薄い場合に採用される。この場合、第１ボンディングワイヤ５１の最下部が第２のメモリチップ３の下面よりも低くなることや、第２ボンディングワイヤ５２の最上部が第１のメモリチップ２の上面よりも高くなることがある。これらの場合、本実施形態の構造を採用することにより、第１および第２ボンディングワイヤ５１、５２を封止樹脂５で覆うことが可能となる。
また、本実施形態の構造は例えば、半導体装置の信頼性を高めたい場合に採用される。本実施形態によれば、第１および第２のメモリチップ２、３の角部付近で封止樹脂５に作用する応力を低減することができる。よって、本実施形態においては、封止樹脂５の温度が変化しても、封止樹脂５が第１および第２のメモリチップ２、３から剥離する可能性が低くなる。
図１０は、第４実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置は、第１の半導体装置１０１と、第２の半導体装置１０２とを備えている。
第１の半導体装置１０１は、図１の半導体装置と同様の構造を有する。ただし、第１の半導体装置１０１は、図１に示す構成要素に加えて、複数の第５接続端子１８と、複数の第２ソルダーボール５６とを備えている。
第５接続端子１８は、回路基板１の第１面Ｓ１に設けられ、第１配線層１２ａに電気的に接続されている。第５接続端子１８は、第４接続端子１７と同様に、第１の半導体装置１０１を外部と接続するための外部接続端子として使用される。
各第２ソルダーボール５６は、第５接続端子１８に電気的に接続されている。各第２ソルダーボール５６は、その側面が封止樹脂５で覆われ、その上面が封止樹脂５から露出している。各第２ソルダーボール５６の上面は、封止樹脂５の上面と同じ高さに位置していてもよいし、封止樹脂５の上面より高い高さに位置していてもよい。すなわち、各第２ソルダーボール５６の上面は、封止樹脂５の上面からはみ出ていてもよいし、封止樹脂５の上面からはみ出ていなくてもよい。
第２の半導体装置１０２は、第１の半導体装置１０１と同じ構造を有する。すなわち、第２の半導体装置１０２は、図１に示す構成要素に加えて、複数の第５接続端子１８と、複数の第２ソルダーボール５６とを備えている。
本実施形態においては、第１の半導体装置１０１の第１ソルダーボール５５と、第２の半導体装置１０２の第２ソルダーボール５６とが互いに接するように、第１の半導体装置１０１が第２の半導体装置１０２上に積載されている。その結果、これらのソルダーボール５５、５６が電気的に接続されており、第１および第２の半導体装置１０１、１０２が互いに信号を授受することが可能となる。
なお、第１の半導体装置１０１の第１ソルダーボール５５と第２の半導体装置１０２の第２ソルダーボール５６とが電気的に接続されていれば、第１の半導体装置１０１の下面と第２の半導体装置１０２の上面は、互いに接触していてもよいし、互いに離隔されていてもよい。
また、本実施形態の半導体装置は、第１および第２の半導体装置１０１、１０２と同じ構造を有する３台以上の半導体装置を積層して構成してもよい。
以上のように、第２から第４実施形態においては、第１および第２のメモリチップ２、３をそれぞれ回路基板１の第１面Ｓ１と第２面Ｓ２とに搭載し、制御チップ４を第２開口部Ｈ２内に搭載する。よって、これらの実施形態によれば、第１実施形態と同様に、基板１に複数の半導体チップ２、３、４が設けられた半導体装置の薄型化を実現することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：回路基板、２：第１のメモリチップ、３：第２のメモリチップ、
４：制御チップ、５：封止樹脂、５ａ：開口部、６、７、８：接着剤、
１１：絶縁基板、１２ａ：第１配線層、１２ｂ：第２配線層、
１３ａ：第１絶縁層、１３ｂ：第２絶縁層、
１４：第１接続端子、１５：第２接続端子、１６：第３接続端子、
１７：第４接続端子、１８：第５接続端子、
２１：第１接続パッド、３１：第２接続パッド、
４１：第３接続パッド、４２：第４接続パッド、
５１：第１ボンディングワイヤ、５２：第２ボンディングワイヤ、
５３：第３ボンディングワイヤ、５４：第４ボンディングワイヤ、
５５：第１ソルダーボール、５６：第２ソルダーボール、
１０１：第１の半導体装置、１０２：第２の半導体装置

Claims (6)

  1. 第１面と、前記第１面の反対側の第２面と、前記第１面と前記第２面とをつなぐ開口部とを有する基板と、
    前記基板の前記第１面に設けられた第１の半導体チップと、
    前記基板の前記第２面に設けられ、前記開口部に面する第２の半導体チップと、
    前記開口部内において、前記第２の半導体チップの前記基板側の面に接着剤を介して設けられた第３の半導体チップと、
    を備える半導体装置。
  2. 前記基板は、前記第１面に設けられた第１端子と、前記第２面に設けられた第２端子とを備え、
    前記第１の半導体チップは、前記基板の前記第１面と前記第２面とをつなぐ第１開口部に面する第１パッドを備え、前記第１パッドは、前記第１開口部内に設けられた第１ワイヤにより前記第２端子と電気的に接続されており、
    前記第２の半導体チップは、前記基板の前記第１面と前記第２面とをつなぐ第２開口部に面する第２パッドを備え、前記第２パッドは、前記第２開口部内に設けられた第２ワイヤにより前記第１端子と電気的に接続されている、
    請求項１に記載の半導体装置。
  3. 前記第２の半導体チップは、前記接着剤を介して前記基板の前記第２面に設けられ、
    前記第３の半導体チップは、前記第２開口部内に設けられている、
    請求項２に記載の半導体装置。
  4. 前記基板は、前記第１面に設けられた第３端子を備え、
    前記第３の半導体チップは、第３ワイヤにより前記第３端子と電気的に接続された第３パッドと、第４ワイヤにより前記第２の半導体チップの前記第２パッドに電気的に接続された第４パッドとを備える、
    請求項２または３に記載の半導体装置。
  5. 第１面と、前記第１面の反対側の第２面と、前記第１面と前記第２面とをつなぐ開口部とを有する基板を用意し、
    前記基板の前記第１面に第１の接着剤を介して第１の半導体チップを搭載し、
    前記基板の前記第２面に、前記開口部に面するように第２の接着剤を介して第２の半導体チップを搭載し、
    前記開口部内において、前記第２の半導体チップの前記基板側の面に前記第２の接着剤を介して第３の半導体チップを搭載する、
    ことを含む半導体装置の製造方法。
  6. 前記第１の半導体チップは、前記基板の前記第１面と前記第２面とをつなぐ第１開口部に第１パッドが面するように、前記基板の前記第１面に搭載され、
    前記第２の半導体チップは、前記基板の前記第１面と前記第２面とをつなぐ第２開口部に第２パッドが面するように、前記基板の前記第２面に搭載され、
    さらに、
    前記第１開口部内に挿入された第１ワイヤにより、前記第１の半導体チップの前記第１パッドと、前記基板の前記第２面に設けられた第２端子とを電気的に接続し、
    前記第２開口部内に挿入された第２ワイヤにより、前記第２の半導体チップの前記第２パッドと、前記基板の前記第１面に設けられた第１端子とを電気的に接続する、
    ことを含む請求項５に記載の半導体装置の製造方法。
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