JP2010140981A - チップ構造、チップ積層構造、半導体パッケージ構造、およびメモリ。 - Google Patents

チップ構造、チップ積層構造、半導体パッケージ構造、およびメモリ。 Download PDF

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Abstract

【課題】 薄型化に伴うチップの反りを防止することが可能なチップ構造を提供する。
【解決手段】 チップ構造１は、背面同士が接着されたチップ３ａとチップ３ｂを有している。
チップ３ａとチップ３ｂは、互いに接着面に対して鏡面反転した平面形状を有している。
このような構造とすることにより、チップ３ａとチップ３ｂの反り応力がキャンセルされるため、チップ３ａとチップ３ｂを薄型化しても、チップ構造１の全体の反りを防止できる。
【選択図】 図４

Description

本発明は、チップ構造、チップ積層構造、半導体パッケージ構造、およびメモリに関する。
近年、電子機器の小型化、高性能化に伴い、電子機器に用いられる半導体チップの小型化、薄型化が求められている。
一方で、半導体チップをバックグラインド等により薄型化すると、チップが反ってしまうという問題があった。
これは、主にシリコン等で構成されるチップ本体と、チップ本体の表面に設けられ、樹脂等で構成される表面の保護膜との熱膨張率が異なるため、チップを薄型化すると、熱膨張率の差により発生する応力に対するチップ本体の耐性が低下し、応力に耐えられなくなるためである。
チップが反った状態で半導体パッケージに組み込む場合は、反りを許容できるパッケージ厚を確保しなければならないため、薄型化の妨げとなり、また、コスト増大の原因ともなる。
そのため、チップの反りを極力防止する構造が望ましい。
チップの反りを防止する構造としては、２つの半導体チップを背中合わせに接着することにより、半導体チップの反り応力を互いに打ち消す（キャンセルする）構造がある（特許文献１）。
一方、このような構造では、接着した状態での半導体チップ表面の保護層のパターン形状が上下で一致しないため、反り応力を完全に打ち消すことができず、やはりチップが反ってしまうという問題があった。
そこで、２つの半導体チップを断面形状が上下対称になるように背中合わせに接着することにより、反りを防止した構造が知られている（特許文献２）。
特開２００５−１５０７１９号公報 特開２０００−２７７６８２号公報
しかしながら、特許文献２では断面形状を上下対称にした旨が開示されているのみであり、平面形状については考慮されていない。
そのため、チップの反りを防止する構造としては不十分であった。
本発明は、このような問題に鑑みてなされたもので、その目的は、薄型化に伴うチップの反りを防止することが可能なチップ構造を提供することにある。
前述した目的を達成するために、本発明の第１の態様は、第１のチップと、前記第１のチップの背面に設けられた第２のチップと、を有し、前記第１のチップと前記第２のチップとは、互いに前記背面に対して鏡面反転した平面形状を有することを特徴とするチップ構造である。
本発明の第２の態様は、第１の態様に記載のチップ構造を積層した構造を有することを特徴とするチップ積層構造である。
本発明の第３の態様は、第１の態様に記載のチップ構造を有することを特徴とする半導体パッケージである。
本発明の第３の態様は、第１の態様に記載のチップ積層構造を有することを特徴とする半導体パッケージである。
本発明の第４の態様は、第１の態様に記載のチップ構造を有することを特徴とするメモリである。
本発明の第５の態様は、第１の態様に記載のチップ積層構造を有することを特徴とするメモリである。
本発明によれば、薄型化に伴うチップの反りを防止することが可能なチップ構造を提供することができる。
以下、図面に基づいて本発明に好適な実施例を詳細に説明する。
まず、図１を参照して、本発明の第１の実施形態に係るチップ構造１の概略構成を説明する。
ここではチップ構造１として、半導体チップを用いた構造を開示している。
図１に示すように、チップ構造１は第１のチップとしてのチップ３ａ、チップ３ａの背面に設けられた第２のチップとしてのチップ３ｂ、チップ３ａとチップ３ｂを接着するエポキシ樹脂等の接着層５とを有している。なお、チップ３ａとチップ３ｂは背面同士が接着されている。
チップ３ａ、３ｂはそれぞれ半導体メモリ等であるチップ本体７ａ、７ｂと、チップ本体７ａ、７ｂの表面に設けられたポリイミド等の保護層９ａ、９ｂを有している。
次に、図２〜図４を参照してチップ構造１についてさらに詳細に説明する。
図２〜図４に示すように、チップ本体７ａ、７ｂは、集積回路１２ａ、１２ｂを有しており、表面の外周には、集積回路１２ａ、１２ｂをボンディングワイヤと接続するためのボンディングパッド１３ａ、１３ｂが設けられている。
チップ本体７ａ、７ｂの表面のうち、ボンディングパッド１３ａ、１３ｂが設けられた部分以外の部分には、保護層９ａ、９ｂが設けられている。
即ち、保護層９ａ、９ｂは、ボンディングパッド１３ａ、１３ｂが設けられた部分が開口し、保護層パターン１１ａ、１１ｂを形成した平面形状となっている。
ここで、一般的に、保護層パターン１１ａ、１１ｂを決めるボンディングパッド１３ａ、１３ｂの配置は、チップ本体７ａ、７ｂのセンタラインを基準として線対称に配置するのが不可能であるため、２つのチップを背面合わせにすると、上下の保護層パターン１１ａ、１１ｂの配置は互いに一致せず、チップの反りが発生してしまう。
しかしながら、図２〜図４から明らかなように、チップ構造１においては、保護層パターン１１ａと保護層パターン１１ｂとは互いにその平面上の配置形状が背面（接着面、接着層５）に対して鏡面反転した形状（平面形状）を有している。
また、ボンディングパッド１３ａとボンディングパッド１３ｂも、互いにその平面上の配置形状が背面（接着面、接着層５）に対して鏡面反転した形状（平面形状）を有している。
即ち、チップ３ａとチップ３ｂは互いに平面形状が鏡面反転したチップであり、チップ構造１は、その背面同士が、平面形状が鏡面反転するように接着された構造を有している。
そのため、チップ３ａとチップ３ｂは、保護層パターン１１ａ、１１ｂが設けられた領域（保護層９ａ、９ｂの反り応力が小さい領域）と、保護層パターン１１ａ、１１ｂが設けられていない領域（保護層９ａ、９ｂの反り応力が大きい領域）とがチップ構造１の上下で一致し、チップ３ａとチップ３ｂ（保護層９ａと保護層９ｂ）の反り応力がキャンセルされ、チップ構造１の全体の反りを防止できる。
そのため、特にパッケージ製造において、チップ構造１の品質を向上させることができる。
また、反りが防止されることにより、反ったチップの平滑化のための工程が不要となり、チップの製造工程が簡略化され、コストが低減される。
さらに、反りが防止されることにより、より薄型のチップを製造でき、今後の更なる薄型化にも対応可能となる。
また、チップ３ａとチップ３ｂは、平面形状が鏡面反転した構造であるため、互いの電気的特性、遅延量、端子容量等も同等である。そのため、チップ構造１においては、チップ間の特性の違いを考慮した設計が不要であり、チップ３ａ、３ｂがメモリの場合は、チップ構造１を用いることにより、容易に容量２倍のメモリ製品を製造可能である。
また、反りが防止されることにより、チップ構造１は複数組を積層可能となる。
なお、図２〜図４において、ボンディングパッド１３ａ、１３ｂが設けられている場所に、ヒューズ窓１４ａを設けてもよい。
この場合でも保護層パターン１１ａと保護層パターン１１ｂとは、互いにその配置が背面（接着面、接着層５）に対して鏡面反転した平面形状を有し、チップ３ａとチップ３ｂも、平面形状が背面（接着面、接着層５）に対して鏡面反転した構造となるように構成される。
ここで、チップ構造１の製造方法について簡単に説明する。
まず、チップ３ａかチップ３ｂの一方を設計する。
次に、設計したチップの平面形状のデータを鏡面反転したデータを作成し、他方のチップの平面形状のデータとする。
次に、作成したデータに基づき、チップ３ａ、３ｂを製造する。
最後にチップ３ａとチップ３ｂを、接着層５を用いて、平面形状が鏡面反転するような位置で背中合わせに接着する。
以上の工程により、チップ構造１が製造される。
このように、第１の実施形態によれば、チップ構造１はチップ３ａと、チップ３ａの背面に設けられたチップ３ｂを有し、チップ３ａとチップ３ｂは、互いに背面（接着面、接着層５）に対して鏡面反転した平面形状を有している。
そのため、チップ３ａとチップ３ｂの反り応力がキャンセルされ、全体の反りを防止できる。
その結果、チップ構造１の品質を向上させることができる。
また、反りが防止されることにより、反ったチップの平滑化のための工程が不要となり、チップの製造工程が簡略化され、コストが低減される。
さらに、反りが防止されることにより、より薄型のチップを製造できる。
さらに、チップ３ａとチップ３ｂは、鏡面反転した構造であるため、チップ間の特性の違いを考慮した設計が不要となる。
次に、第２の実施形態について、図５を参照して説明する。
第２の実施形態に係る半導体パッケージ１０１は、チップ構造１をＢＧＡ（Ball Grid Array）のパッケージに組み込み、半導体パッケージ１０１としたものである。
なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。
図５に示すように、半導体パッケージ１０１は基板２５を有し、基板２５の一方の面の上方にはチップ構造１が設けられている。
基板２５の他の面には、半導体パッケージ１０１を外部と電気的に接続するためのハンダボール２７が設けられている。
一方、基板２５の一方の面には図示しない接続パッドが設けられ、図示しない接続パッドとチップ構造１のボンディングパッド１３ａ、１３ｂとはボンディングワイヤ２９を用いて電気的に接続されている。
また、図示しない接続パッドとハンダボール２７とは、基板２５内の図示しない配線を用いて接続されている。
即ち、チップ構造１とハンダボール２７とは、ボンディングパッド１３ａ、１３ｂ、ボンディングワイヤ２９、図示しない接続パッド、図示しない配線を介してハンダボール２７と接続されている。
さらに、基板２５の一方の面には、チップ構造１とボンディングワイヤ２９を覆うようにして封止部２１が設けられている。
このように、チップ構造１はＢＧＡ（Ball Grid Array）のパッケージに組み込むことができる。
ここで、チップ構造１はチップ３ａとチップ３ｂの反り応力がキャンセルされ、全体の反りを防止された構造となっている。
そのため、半導体パッケージ１０１の品質を向上させることができる。
また、反りが防止されることにより、反ったチップの平滑化のための工程が不要となり、半導体パッケージ１０１を製造する際の工程が簡略化され、コストが低減される。
さらに、反りが防止されることにより、より薄型の半導体パッケージ１０１を製造でき、今後の更なる薄型化にも対応可能となる。
さらに、チップ３ａとチップ３ｂは、鏡面反転した構造であるため、互いの電気的特性、遅延量、端子容量等も同等である。そのため、チップ間の特性の違いを考慮した半導体パッケージ１０１の設計が不要であり、チップ３ａ、３ｂがメモリの場合は、半導体パッケージ１０１を、容易に容量２倍のメモリ製品として製造可能である。
なお、図５では半導体パッケージ１０１はＢＧＡのパッケージであるが、ＢＧＡではなく、ＰＧＡ（Pin grid array）パッケージ、ＳＯＰ（Small Outline Package）等の他の構造のパッケージであってもよい。
半導体パッケージ１０１の製造方法としては、公知のＢＧＡの製造方法と同様であり、例えば、チップ構造１を基板２５の上方にマウントし、ボンディングワイヤ２９を用いてチップ構造１と基板２５を電気的に接続し、チップ構造１を封止部２１で封入し、最後に基板２５の他の面にハンダボール２７をマウントすることにより、製造される。
このように、第２の実施形態によれば、半導体パッケージ１０１がチップ構造１を有している。
そのため、第１の実施形態と同様の効果を奏する。
次に第３の実施形態について、図６を参照して説明する。
第３の実施形態は第１の実施形態において、ボンディングパッド１３ａ、１３ｂ間に、チップ３ａとチップ３ｂを貫通する貫通ビア３１を設けたものである。
なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。
図６に示すように、チップ構造１ａは、チップ３ａとチップ３ｂを貫通する貫通ビア３１を有している。
貫通ビア３１が設けられる平面上の位置は、第１の実施形態においてボンディングパッド１３ａ、１３ｂが設けられていた位置である。
チップ構造１ａは、チップ構造１と同様に、チップ３ａを有し、チップ３ａの背面にはチップ３ｂが設けられている。
また、チップ３ａとチップ３ｂは、互いに背面に対して鏡面反転した平面形状を有している。
そのため、ボンディングパッド１３ａ、１３ｂの位置が上下で一致するため、この位置に貫通ビア３１を設けることができる。
このように、貫通ビア３１を設けることにより、チップ構造１ａの積層が容易となる。
このように、第３の実施形態によれば、チップ構造１ａは背面同士が接着されたチップ３ａ、３ｂを有し、チップ３ａ、３ｂは、互いに接着面に対して鏡面反転した平面形状を有している。
従って、第１の実施形態と同様の効果を奏する。
また、第３の実施形態によれば、チップ構造１ａは、チップ３ａとチップ３ｂを貫通する貫通ビア３１を有している。
そのため、第１の実施形態と比べてチップ構造１ａの積層が容易となる。
次に、第４の実施形態について、図７を参照して説明する。
第４の実施形態は、第３の実施形態に係るチップ構造１ａをＢＧＡ（Ball Grid Array）のパッケージに組み込み、半導体パッケージ１０１ａとしたものである。
なお、第４の実施形態において、第１〜３の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。
図７に示すように、半導体パッケージ１０１ａは、基板２５の上方にチップ構造１ａを有し、チップ構造１ａの貫通ビア３１の下端にはハンダボール３３が設けられている。
また、基板２５には接続パッド３５が設けられている。
接続パッド３５とハンダボール３３は電気的に接続され、接続パッド３５は基板２５内に設けられた図示しない配線を介してハンダボール２７と電気的に接続されている。
即ち、チップ構造１ａは、ハンダボール３３、接続パッド３５、および図示しない配線を介してハンダボール２７と電気的に接続されている。
さらに、ハンダボール３３、接続パッド３５、チップ構造１ａは、封止部２１で封止されている。
このように、チップ構造１ａはＢＧＡ（Ball Grid Array）のパッケージに組み込むことができる。
なお、図７では半導体パッケージ１０１ａはＢＧＡのパッケージであるが、ＢＧＡではなく、ＰＧＡ（Pin grid array）パッケージ、ＳＯＰ（Small Outline Package）等の他の構造のパッケージであってもよい。
なお、半導体パッケージ１０１ａの製造方法は公知のものを用いることができる。例えば、まず、チップ構造１ａの貫通ビア３１の下端にハンダボール３３を設け、基板２５の一方の面に接続パッド３５を設ける。
次に、ハンダボール３３を接続パッド３５に接触させることにより、チップ構造１ａを基板２５上にマウントし、チップ構造１を封止部２１で封入し、最後に基板２５の他の面にハンダボール２７をマウントする。以上の工程により、半導体パッケージ１０１ａが製造される。
このように、第４の実施形態によれば、半導体パッケージ１０１ａがチップ構造１ａを有している。
そのため、第３の実施形態と同等以上の効果を奏する。
次に、第５の実施形態について、図８を参照して説明する。
第５の実施形態は、第３の実施形態において、チップ構造１ａを積層してチップ積層構造５１としたものである。
なお、第５の実施形態において、第１〜第４の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。
図８に示すように、チップ積層構造５１は複数のチップ構造１ａを厚さ方向に積層した構造を有しており、複数のチップ構造１ａは貫通ビア３１で互いに電気的に接続されている。
このように、チップ構造１ａは厚さ方向に積層することができる。
なお、図８ではチップ構造１ａを２組積層しているが、３組以上積層してもよい。
このように、第５の実施形態によれば、チップ積層構造５１は複数のチップ構造１ａを厚さ方向に積層した構造を有している。
従って、第３の実施形態と同等以上の効果を奏する。
次に、第６の実施形態について、図９を参照して説明する。
第６の実施形態は、第５の実施形態に係るチップ積層構造５１をＢＧＡ（Ball Grid Array）のパッケージに組み込み、半導体パッケージ１０１ｂとしたものである。
なお、第６の実施形態において、第１〜第５の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。
図９に示すように半導体パッケージ１０１ｂは、封止部２１の内部にチップ積層構造５１が設けられており、チップ積層構造５１は、ハンダボール３３、接続パッド３５、基板２５内に設けられた図示しない配線を介してハンダボール２７と電気的に接続されている。
このように、チップ積層構造５１はＢＧＡ（Ball Grid Array）のパッケージに組み込むことができる。
なお、図９では半導体パッケージ１０１ｂはＢＧＡのパッケージであるが、ＢＧＡではなく、ＰＧＡ（Pin grid array）パッケージ、ＳＯＰ（Small Outline Package）等の他の構造のパッケージであってもよい。
また、半導体パッケージ１０１ｂの製造方法は半導体パッケージ１０１ａの製造方法と同様であるため、説明を省略する。
このように、第６の実施形態によれば、半導体パッケージ１０１ｂがチップ積層構造５１を有している。
そのため、第５の実施形態と同等以上の効果を奏する。
上記した実施形態では、本発明を半導体メモリに適用した場合について説明したが、本発明は、何等、これに限定されることなく、他の半導体部品にも適用することができる。
第１の実施形態に係るチップ構造１の側面図である。 図１のＡ１方向矢視図である。 図１のＡ２方向矢視図である。 図２のＢ−Ｂ’断面図である。 半導体パッケージ１０１の断面図である。 チップ構造１ａの断面図である。 半導体パッケージ１０１ａの断面図である。 チップ積層構造５１の断面図である。 半導体パッケージ１０１ｂの断面図である。
符号の説明
１…………チップ構造
３ａ………チップ
５…………接着層
７ａ………チップ本体
９ａ………保護層
１１ａ……保護層パターン
１２ａ……集積回路
１３ａ……ボンディングパッド
１４ａ……ヒューズ窓
２１………封止部
２５………基板
２７………ハンダボール
３１………貫通ビア
３３………ハンダボール
３５………接続パッド
５１………チップ積層構造
１０１……半導体パッケージ
１０１ａ…半導体パッケージ
１０１ｂ…半導体パッケージ

Claims (10)

  1. 第１のチップと、
    前記第１のチップの背面に設けられた第２のチップと、
    を有し、
    前記第１のチップと前記第２のチップとは、互いに前記背面に対して鏡面反転した平面形状を有することを特徴とするチップ構造。
  2. 前記第１のチップと前記第２のチップは背面同士が接着されており、
    前記第１のチップと前記第２のチップは、互いに接着面に対して鏡面反転した平面形状を有することを特徴とする請求項１記載のチップ構造。
  3. 前記第１のチップおよび前記第２のチップは各々が、チップ本体と、前記チップ本体の表面に設けられた保護層とを有し、
    前記第１のチップおよび前記第２のチップの前記チップ本体および前記保護層は、各々の平面形状が接着面に対して鏡面反転した構造を有することを特徴とする請求項２記載のチップ構造。
  4. 前記チップ本体は、
    表面に設けられたボンディングパッドおよび／またはヒューズ窓を有し、
    前記保護層は、
    前記チップ本体の表面の、前記ボンディングパッドおよび／またはヒューズ窓が設けられた場所が開口してなる保護層パターンを有し、
    前記第１のチップおよび前記第２のチップの前記ボンディングパッドおよび／またはヒューズ窓、および前記保護層パターンは、各々の平面上の配置形状が接着面に対して鏡面反転していることを特徴とする請求項３記載のチップ構造。
  5. 前記第１のチップと前記第２のチップを貫通して設けられたビアホールをさらに有することを特徴とする、請求項１〜４のいずれかに記載のチップ構造。
  6. 請求項５記載のチップ構造を積層した構造を有することを特徴とするチップ積層構造。
  7. 請求項１〜５のいずれかに記載のチップ構造を有することを特徴とする半導体パッケージ。
  8. 請求項６に記載のチップ積層構造を有することを特徴とする半導体パッケージ。
  9. 請求項１〜５のいずれかに記載のチップ構造を有することを特徴とするメモリ。
  10. 請求項６に記載のチップ積層構造を有することを特徴とするメモリ。
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