JP2006303079A - 積層型半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 配線基板の上面には半導体チップが固定され、半導体チップの電極と配線基板の上面の配線はワイヤで接続され、配線基板の下面には電極を有し、配線基板の上面の半導体チップ及びワイヤは絶縁性樹脂からなる封止体で覆われる構造の半導体装置を積層する積層型半導体装置である。第1の半導体装置は、複数の孔を有する絶縁体からなる枠状のガイドが配線基板の上面に固定されている。孔底には配線基板の上面の配線が位置している。ガイドの内側は封止体で覆われる構造となっている。第2の半導体装置は、配線基板の下面に設けられる電極が前記孔に対面する構造となっている。第2の半導体装置は第1の半導体装置に重なり、第2の半導体装置の電極は第1の半導体装置のガイド内に入れられる半田ボールの再加熱によって孔底の配線に接続される。第1の半導体装置の下面の電極が積層型半導体装置の実装電極になる。
【選択図】 図2
Description
本発明の他の目的は、製造コストの低減が可能な積層型半導体装置及びその製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
前記配線基板の上面に固定される半導体チップと、
前記半導体チップの電極と前記上面の配線を電気的に接続する接続手段と、
前記半導体チップ及び前記接続手段を覆う絶縁性樹脂からなる封止体と、
前記配線基板の下面の前記配線に重ねて形成される電極とを有する半導体装置を複数段に積層してなる積層型半導体装置であって、
上段と下段との関係にある二つの前記半導体装置において、
下段となる第1の半導体装置は、
前記配線基板の上面に固定される絶縁体からなる枠状のガイドと、
前記ガイドに支持され、下面が前記配線基板の前記配線に電気的に接続され、上面が露出する接続導体とを有し、
前記ガイドの内側に前記半導体チップ及び前記接続手段が位置し、
前記ガイドの内側が前記封止体で覆われてなり、
上段となる第2の半導体装置は、
前記配線基板の下面に設けられる前記電極が前記接続導体に対面する構造となり、
前記第2の半導体装置は前記第1の半導体装置に重なり、前記第2の半導体装置の前記電極は前記第1の半導体装置の前記接続導体に接続されてなり、
最下段の前記半導体装置の前記電極が積層型半導体装置の実装電極になっていることを特徴とする。
第1の半導体装置上に第2の半導体装置を積層して積層型半導体装置を製造する方法であって、
前記第1の半導体装置は、
(a)上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続されてなる製品形成部を、縦横に整列配置した配線母基板を準備する工程、
(b)前記製品形成部の上面の前記配線の導体接続部分に対応して設けられる貫通した孔を有する絶縁体からなる枠状のガイドを、前記各製品形成部の上面に固定する工程、
(c)前記各製品形成部の上面に半導体チップを固定する工程、
(d)前記各製品形成部において、前記半導体チップの電極と前記配線を接続手段で電気的に接続する工程、
(e)前記各製品形成部の各ガイドの内側を絶縁性樹脂で覆い、前記半導体チップ及び前記接続手段を覆う封止体を形成する工程、
(f)前記各製品形成部の下面の配線に電極を形成する工程、
(g)前記配線母基板を前記各製品形成部の境界線で切断して前記製品形成部を個片化する工程によって製造し、
前記第2の半導体装置は、
(k)上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続され、かつ前記下面の電極が形成される配線部分は前記第1の半導体装置の前記孔に対応する位置に配置される構造の製品形成部を、縦横に整列配置した配線母基板を準備する工程、
(l)前記各製品形成部の上面にそれぞれ半導体チップを固定する工程、
(m)前記半導体チップの電極と前記製品形成部の上面の前記配線を接続手段で電気的に接続する工程、
(n)前記配線母基板の上面を絶縁性樹脂で覆って樹脂層を形成する工程、
(o)前記配線母基板の下面の前記配線に電極を形成する工程、
(p)前記配線母基板及び前記樹脂層を切断して前記製品形成部を個片化する工程によって製造し、
(s)前記第1の半導体装置の前記孔内に接続導体を入れる工程、
(t)前記第2の半導体装置の前記電極を前記接続導体に接触するように前記第1の半導体装置を前記第2の半導体装置上に重ね、前記接続導体及び前記第2の半導体装置の前記電極を一次的に溶融させて前記第1の半導体装置上に前記第2の半導体装置を固定する工程、を有することを特徴とする。
(1)下面に電極(半田ボール)35を有する第2の半導体装置30を、第1の半導体装置10に重ねて積層する際、第1の半導体装置10の配線基板11の上面に接続導体2形成のため半田ボール47を付け、その後この半田ボール47上に第2の半導体装置30の電極35を重ねることから、第1の半導体装置10の封止体25が厚くても確実な積層が可能になる。即ち、最下段となる第1の半導体装置10の実装電極15の直径は、他の半導体装置(第2の半導体装置30)の電極35及び接続導体2(半田ボール47)の直径に比較して大きくなっている。この結果、第1の半導体装置10の封止体25の厚さが厚くとも、積層型半導体装置1の実装電極15の大きさに関わらず接続導体形成のためのボールを選ぶことができ、第1の半導体装置10の上に第2の半導体装置30を確実に積層することができる。
本実施例2においても実施例1と同様な効果が得られる。
本実施例3においても実施例1と同様な効果が得られる。
本実施例5の積層型半導体装置1によればさらに半導体装置の機能,容量向上等を図ることができる。
Claims (18)
- 上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続される配線基板と、
前記配線基板の上面に固定される半導体チップと、
前記半導体チップの電極と前記上面の配線を電気的に接続する接続手段と、
前記半導体チップ及び前記接続手段を覆う絶縁性樹脂からなる封止体と、
前記配線基板の下面の前記配線に重ねて形成される電極とを有する半導体装置を複数段に積層してなる積層型半導体装置であって、
上段と下段との関係にある二つの前記半導体装置において、
下段となる第1の半導体装置は、
前記配線基板の上面に固定される絶縁体からなる枠状のガイドと、
前記ガイドに支持され、下面が前記配線基板の前記配線に電気的に接続され、上面が露出する接続導体とを有し、
前記ガイドの内側に前記半導体チップ及び前記接続手段が位置し、
前記ガイドの内側が前記封止体で覆われてなり、
上段となる第2の半導体装置は、
前記配線基板の下面に設けられる前記電極が前記接続導体に対面する構造となり、
前記第2の半導体装置は前記第1の半導体装置に重なり、前記第2の半導体装置の前記電極は前記第1の半導体装置の前記接続導体に接続されてなり、
最下段の前記半導体装置の前記電極が積層型半導体装置の実装電極になっていることを特徴とする積層型半導体装置。 - 前記ガイドには上下を貫通する複数の孔が設けられ、前記各孔に前記接続導体が形成されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記電極及び前記接続導体は半田で形成されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記ガイドの内壁に接触する前記接続導体が形成され、かつ前記各接続導体の上面側は前記封止体の上面側に露出していることを特徴とする請求項1に記載の積層型半導体装置。
- 前記最下段の半導体装置の前記実装電極の融点は、他の前記半導体装置の前記電極及び前記接続導体の融点よりも低いことを特徴とする請求項1に記載の積層型半導体装置。
- 前記最下段の半導体装置の前記実装電極及び他の前記半導体装置の前記電極並びに前記接続導体は半田ボールで形成され、かつ前記他の半導体装置の前記電極及び前記接続導体の直径は前記実装電極の直径に比較して大きいことを特徴とする請求項1に記載の積層型半導体装置。
- 前記半導体装置のうちの少なくとも一つの半導体装置においては、前記配線基板の上面に前記半導体チップが固定され、前記半導体チップの上にさらに半導体チップが固定され、前記両半導体チップの各電極は前記接続手段を介して前記配線基板の上面の前記各配線に電気的に接続されていることを特徴とする請求項1に記載の積層型半導体装置。
- 前記配線基板は四角形となり、前記ガイドは四角形枠となり、前記ガイドの外周縁は前記配線基板の周縁と一致していることを特徴とする請求項1に記載の積層型半導体装置。
- 前記ガイドはガラス・エポキシ樹脂板で形成されていることを特徴とする請求項1に記載の積層型の半導体装置。
- 第1の半導体装置上に第2の半導体装置を積層して積層型半導体装置を製造する方法であって、
前記第1の半導体装置は、
(a)上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続されてなる製品形成部を、縦横に整列配置した配線母基板を準備する工程、
(b)前記製品形成部の上面の前記配線の導体接続部分に対応して設けられる貫通した孔を有する絶縁体からなる枠状のガイドを、前記各製品形成部の上面に固定する工程、
(c)前記各製品形成部の上面に半導体チップを固定する工程、
(d)前記各製品形成部において、前記半導体チップの電極と前記配線を接続手段で電気的に接続する工程、
(e)前記各製品形成部の各ガイドの内側を絶縁性樹脂で覆い、前記半導体チップ及び前記接続手段を覆う封止体を形成する工程、
(f)前記各製品形成部の下面の配線に電極を形成する工程、
(g)前記配線母基板を前記各製品形成部の境界線で切断して前記製品形成部を個片化する工程によって製造し、
前記第2の半導体装置は、
(k)上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続され、かつ前記下面の電極が形成される配線部分は前記第1の半導体装置の前記孔に対応する位置に配置される構造の製品形成部を、縦横に整列配置した配線母基板を準備する工程、
(l)前記各製品形成部の上面にそれぞれ半導体チップを固定する工程、
(m)前記半導体チップの電極と前記製品形成部の上面の前記配線を接続手段で電気的に接続する工程、
(n)前記配線母基板の上面を絶縁性樹脂で覆って樹脂層を形成する工程、
(o)前記配線母基板の下面の前記配線に電極を形成する工程、
(p)前記配線母基板及び前記樹脂層を切断して前記製品形成部を個片化する工程によって製造し、
(s)前記第1の半導体装置の前記孔内に接続導体を入れる工程、
(t)前記第2の半導体装置の前記電極を前記接続導体に接触するように前記第1の半導体装置を前記第2の半導体装置上に重ね、前記接続導体及び前記第2の半導体装置の前記電極を一次的に溶融させて前記第1の半導体装置上に前記第2の半導体装置を固定する工程、
を有することを特徴とする積層型半導体装置の製造方法。 - 前記第2の半導体装置を形成するための前記製品形成部の寸法を、前記第1の半導体装置を形成するための前記製品形成部の寸法以下にすることを特徴とする請求項10に記載の積層型半導体装置の製造方法。
- 前記下段となる前記第1の半導体装置の電極は、前記第2の半導体装置の電極及び前記接続導体の融点よりも低い融点からなる電極材料で形成することを特徴とする請求項10に記載の積層型半導体装置の製造方法。
- 前記第1及び第2半導体装置のうちの少なくとも一つの半導体装置の製造においては、前記配線基板の上面に前記半導体チップを固定し、その後前記半導体チップの上にさらに半導体チップを固定し、ついで前記両半導体チップの各電極と前記配線基板の上面の前記各配線を前記接続手段で電気的に接続することを特徴とする請求項10に記載の積層型の半導体装置の製造方法。
- 第1の半導体装置上に第2の半導体装置を積層して積層型半導体装置を製造する方法であって、
前記第1の半導体装置は、
(a)上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続されてなる製品形成部を、縦横に整列配置した配線母基板を準備する工程、
(b)前記製品形成部の上面の前記配線の導体接続部分が内周壁に近接するような絶縁体からなる枠状のガイドを、前記各製品形成部の上面に固定する工程、
(c)前記各製品形成部の上面に半導体チップを固定する工程、
(d)前記各製品形成部において、前記半導体チップの電極と前記配線を接続手段で電気的に接続する工程、
(e)前記ガイドの内周壁に寄り掛かるようにして前記各製品形成部の前記配線の前記接続部分上に接続導体を固定する工程、
(f)前記各製品形成部の各ガイドの内側を絶縁性樹脂で覆い、前記接続導体の上面を露出させ、かつ前記半導体チップ及び前記接続手段を覆う封止体を形成する工程、
(g)前記各製品形成部の下面の配線に電極を形成する工程、
(h)前記配線母基板を前記各製品形成部の境界線で切断して前記製品形成部を個片化する工程によって製造し、
前記第2の半導体装置は、
(k)上下面に所定パターンの配線を有し、前記上下面の前記配線の一部は前記上下面間を貫通する配線で接続され、かつ前記下面の電極が形成される配線部分は前記第1の半導体装置の前記導体接続部分に対応する位置に配置される構造の製品形成部を、縦横に整列配置した配線母基板を準備する工程、
(l)前記各製品形成部の上面にそれぞれ半導体チップを固定する工程、
(m)前記半導体チップの電極と前記製品形成部の上面の前記配線を接続手段で電気的に接続する工程、
(n)前記配線母基板の上面を絶縁性樹脂で覆って樹脂層を形成する工程、
(o)前記配線母基板の下面の前記配線に電極を形成する工程、
(p)前記配線母基板及び前記樹脂層を切断して前記製品形成部を個片化する工程によって製造し、
(s)前記第1の半導体装置の前記孔内に接続導体を入れる工程、
(t)前記第2の半導体装置の前記電極が前記第1の半導体装置の前記接続導体上に重なるように前記第1の半導体装置を前記第2の半導体装置上に重ね、前記接続導体及び前記第2の半導体装置の前記電極を一次的に溶融させて前記第1の半導体装置上に前記第2の半導体装置を固定する工程、
を有することを特徴とする積層型半導体装置の製造方法。 - 前記第2の半導体装置を形成するための前記製品形成部の寸法は、前記第1の半導体装置を形成するための前記製品形成部の寸法以下になっていることを特徴とする請求項14に記載の積層型半導体装置の製造方法。
- 前記下段となる前記第1の半導体装置の電極は、前記第2の半導体装置の電極及び前記導体の融点よりも低い融点からなる電極材料で形成することを特徴とする請求項14に記載の積層型半導体装置の製造方法。
- 前記第1及び第2半導体装置のうちの少なくとも一つの半導体装置の製造においては、前記配線基板の上面に前記半導体チップを固定し、その後前記半導体チップの上にさらに半導体チップを固定し、ついで前記両半導体チップの各電極と前記配線基板の上面の前記各配線を前記接続手段で電気的に接続することを特徴とする請求項14に記載の積層型の半導体装置の製造方法。
- 前記第1の半導体装置と前記第2の半導体装置の間に第3の半導体装置を積層する積層型半導体装置であって、
第3の半導体装置は、
前記配線基板の上面に固定される絶縁体からなる枠状のガイドと、
前記ガイドに支持され、下面が前記配線基板の前記配線に電気的に接続され、上面が露出し、かつ前記第2の半導体装置の下面の前記電極に対応する接続導体とを有し、
前記ガイドの内側に前記半導体チップ及び前記接続手段が位置し、
前記ガイドの内側が前記封止体で覆われ、
前記配線基板の下面の前記配線に形成される電極が前記第1の半導体装置の前記接続導体に対応した構造となり、
前記第3の半導体装置は、第3の半導体装置の前記電極が前記第1の半導体装置の前記接続導体に接続され、第3の半導体装置の前記接続導体が前記第2の半導体装置の前記電極に接続されていることを特徴とする請求項1に記載の積層型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005120826A JP4704800B2 (ja) | 2005-04-19 | 2005-04-19 | 積層型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005120826A JP4704800B2 (ja) | 2005-04-19 | 2005-04-19 | 積層型半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006303079A true JP2006303079A (ja) | 2006-11-02 |
JP4704800B2 JP4704800B2 (ja) | 2011-06-22 |
Family
ID=37471035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4704800B2 (ja) |
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A711 | Notification of change in applicant |
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