KR100711675B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100711675B1
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도모요 마루야마
유지 야노
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샤프 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 회로 기판 상에 반도체 소자를 접착재를 거쳐서 탑재한다. 또한, 반도체 소자의 상면에, 외부 단자 접속부를 구비한 접속용 회로 기판이 접착재를 거쳐서 탑재되고, 접속용 회로 기판의 하면과 회로 기판의 상면이 도전체 단자로 접속된다. 그리고, 회로 기판과 접속용 회로 기판 사이는, 밀봉 수지에 의해 밀봉된다. 이에 의해, 상단에 적층하는 반도체 장치나 전자 부품과의 접속에 이용되는 외부 접속용 단자의 배치에 제약이 적어 실장 밀도의 향상이 가능하고, 또한 방열성이 우수한 소형 및 박형의 반도체 장치를 실현할 수 있다.
반도체 장치, 회로 기판, 반도체 소자, 도전체 단자, 와이어

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도1은 본 발명의 실시 형태를 도시한 것으로, 제1 실시 형태에 관한 반도체 장치의 구성을 도시한 단면도.
도2는 제1 실시 형태에 관한 반도체 장치의 변형예를 도시한 단면도.
도3은 제1 실시 형태에 관한 반도체 장치의 변형예를 도시한 단면도.
도4는 제1 실시 형태에 관한 반도체 장치의 변형예를 도시한 단면도.
도5는 제2 실시 형태에 관한 반도체 장치의 구성을 도시한 단면도.
도6은 제2 실시 형태에 관한 반도체 장치의 변형예를 도시한 단면도.
도7은 제3 실시 형태에 관한 반도체 장치의 구성을 도시한 단면도.
도8의 (a) 내지 도8의 (d)는 제4 실시 형태에 관한 반도체 장치의 제조 공정을 도시한 단면도.
도9의 (a) 내지 도9의 (e)는 제4 실시 형태에 관한 반도체 장치의 제조 공정의 변형예를 도시한 단면도.
도10은 종래의 반도체 장치의 구성을 도시한 단면도.
도11은 도10의 반도체 장치를 복수개 적층하여 이루어지는 적층체의 구성을 도시한 단면도.
도12는 종래의 반도체 장치의 구성을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 22, 23, 101, 111 : 반도체 소자
12, 102 : 회로 기판
13, 16, 24, 115 : 접착재
14, 113, 117 : 와이어
15, 114 : 접속용 회로 기판
17, 104, 116 : 외부 단자 접속부
18, 21 : 반도체 단자
19, 118 : 밀봉 수지
20 : 외부 접속 소자
21A : 핵
21B : 도전층
103 : 관통 구멍
106 : 도전체
119 : 외부 접속 단자
[문헌 1] 일본 특허 공개 평4-280695호 공보
[문헌 2] 일본 특허 공개 제2004-172157호 공보
본 발명은, 반도체 소자를 탑재한 반도체 장치, 복수의 반도체 장치를 적층하여 이루어지는 반도체 장치의 적층체 및 그 제조 방법에 관한 것이다.
전자 기기의 소형화, 경량화 또한 고기능화가 진행하는 데 수반하여, 반도체 장치의 고밀도 실장화가 요구되고 있다. 이들 요구에 대응하기 위해, 하나의 반도체 장치에 복수의 반도체 소자를 탑재한 반도체 장치가 발명되어 있다. 이에 의해, 실장 기판 단위 면적당 반도체 소자 실장 밀도가 증가된다.
그러나, 하나의 반도체 장치에 반도체 소자를 다수개 탑재하기 위해서는, 제조 기술상 또는 제품 신뢰성상의 한계가 있다.
다수개 또는 다품종의 반도체 소자를 하나의 반도체 장치에 탑재하기 위해서는, 회로 기판에 있어서의 배선 밀도의 증가 등의 문제가 있다. 구체적으로는, 회로 기판의 다층 배선화나, 와이어본드나 플립 칩 본드 등의 반도체 소자와 회로 기판과의 접속부의 고밀도화 등을 필요로 하여, 전기적인 접속이 복잡해진다.
또한, 하나의 반도체 장치에 복수 종류의 반도체 소자를 탑재하는 경우에는, 상기 반도체 장치가 전용성이 높은 것이 되어, 반도체 장치의 범용성이 낮아진다고 하는 문제도 있다.
이들 문제를 해결하기 위해, 일본 공개 특허 공보인 일본 특허 공개 평4-280695호 공보(1992년 10월 6일 공개 : 이하, 특허 문헌 1)에는, 필요한 모든 반도체 소자를 하나의 반도체 장치에 탑재하는 것이 아닌, 몇 개의 반도체 소자를 하나 의 반도체 장치에 탑재하고, 그 위에 같은 혹은 다른 반도체 장치를 적층하여, 그 적층체를 하나의 반도체 장치로 하는 기술이 개시되어 있다. 이에 의해, 요구되는 실장 밀도를 유지한 상태에서, 제조상 및 신뢰성상의 문제를 해결하고, 또한 반도체 장치의 범용성을 확보할 수 있게 되었다.
도10에 특허 문헌 1에 의한 반도체 장치의 단면도를 도시한다. 특허 문헌 1에 있어서의 종래 기술에서는, 반도체 소자(101)를 탑재하고 있는 회로 기판(102)에 관통 구멍(103)을 마련함으로써, 회로 기판(102)의 표리에서 도통을 취할 수 있도록 하고 있다. 또한, 회로 기판(102)의 상면측[반도체 소자(101)의 탑재측]에서는, 반도체 소자(101)가 회로 기판(102)에 있어서의 접속용 패드의 일부에 와이어본딩에 의해 접속되고, 반도체 소자(101) 및 본딩와이어가 밀봉 수지(105)로 밀봉되어 있다. 또한, 밀봉 수지(105)는 회로 기판(102)의 상면 전체를 밀봉하고 있지 않고 외부 단자 접속부(104)를 노출시키고 있다.
도11에, 도10에 도시한 반도체 장치를 적층하여 이루어지는 적층체의 단면도를 도시한다. 이 적층체에 있어서는, 도10에 도시한 반도체 장치끼리를 적층하고, 회로 기판(102) 사이를 도전체(106)에 의해 접속하고 있다. 즉, 도전체(106)는 하측의 반도체 장치에 있어서 상면에 노출된 외부 단자 접속부(104)와, 상측의 반도체 장치에 있어서 하면에서 노출된 이면 전극 패드를 접속함으로써, 적층한 복수의 반도체 장치를 전기적으로 접속하고 있다. 상기 이면 전극 패드는, 외부 단자 접속부(104)와 관통 구멍(103)에 의해 도통되어 있다.
특허 문헌 1에 있어서의 발명에서는, 반도체 소자(101)와 외부 단자 접속부 (104)를 잇는 배선 이외에, 상하에 적층되는 반도체 장치끼리를 전기적으로 접속하기 위한 배선도 필요해진다. 이로 인해, 회로 기판(102)에 있어서의 배선이 복잡해지고, 회로 기판(102)이 커져 반도체 장치의 평면적인 치수가 반도체 소자(101)보다도 상당히 커져 버린다고 하는 문제가 있었다.
이 문제를 회피하는 것으로서, 일본 공개 특허 공보인 일본 특허 공개 제2004-172157호 공보(2004년 6월 17일 공개 : 이하, 특허 문헌 2)에 개시한 종래 기술을 예로 들 수 있다. 도12에, 특허 문헌 2에 의한 반도체 장치의 단면도를 도시한다.
특허 문헌 2에 있어서의 종래 기술에서는, 회로 기판(112) 상에 반도체 소자(111)를 탑재하여 이들을 와이어(113)로 접속하고, 또한 반도체 소자(111) 상에 접속용 회로 기판(114)을 접착재(115)를 거쳐서 설치하고 있다. 이 접속용 회로 기판(114)은, 도12에 도시한 반도체 장치의 상단에 다른 반도체 장치를 적층하는 경우에, 상단에 적층되는 반도체 장치와의 전기적 접속에 이용되는 것으로, 접속용 회로 기판(114)에는 외부 단자 접속부(116)가 설치되어 있다. 접속용 회로 기판(114)은 와이어(117)에 의해 회로 기판(112)과 접속된다.
또한, 와이어(113 및 117)는 밀봉 수지(118)에 의해 밀봉되어 있다. 또한, 회로 기판(112)의 하면에는 외부 접속 단자(119)가 설치되어 있다.
도12에 도시한 반도체 장치에서는, 상단에 적층되는 반도체 장치를 전기적으로 접속하기 위한 배선을, 회로 기판(112)이 아닌 접속용 회로 기판(114)에 설치할 수 있다. 이로 인해, 회로 기판(112) 및 접속용 회로 기판(114)의 양방에 있어서 의 배선이 복잡화되는 것을 방지할 수 있고, 이에 의해 양 기판의 평면적인 치수의 증가를 억제하여, 반도체 장치를 소형화할 수 있다고 하는 이점이 있다.
그러나, 특허 문헌 2에 있어서의 종래 기술에서는, 접속용 회로 기판(114)과 회로 기판(112)의 접속 방법은 와이어(117)에 의한 와이어본딩으로 되어 있다. 이로 인해, 접속용 회로 기판(114) 상에, 와이어(117)의 루프 높이와, 그것을 밀봉하는 밀봉 수지(118)의 높이가 필요해져, 반도체 장치의 합계 높이, 즉 반도체 장치의 두께가 커지는 등의 문제가 있다.
또한, 도12에 도시한 반도체 장치에서는, 반도체 소자(111)와 회로 기판(112)의 접속이 와이어본딩이므로, 접속용 회로 기판(114)은 그 하부에 위치하는 반도체 소자(111)보다도 평면 치수가 작은 것으로 한정된다.
이것과, 접속용 회로 기판(114)과 회로 기판(112)의 접속 방법은 와이어(117)에 의한 것이므로, 접속용 회로 기판(114)에 있어서 외부 단자 접속부(116)를 배치할 수 있는 평면적인 영역이 작아진다. 이로 인해, 접속용 회로 기판(114) 상에 배치할 수 있는 외부 단자 접속부(116)의 수나 배치 간격에 제한이 생겨, 실장 밀도를 크게 할 수 없다고 하는 문제가 있다.
또한, 특허 문헌 2에 개시한 반도체 장치에서는, 회로 기판(112) 상에 복수의 반도체 소자를 적층하여 탑재하는 것도 가능하게 되어 있지만, 그 때 상단의 반도체 소자는 하단의 반도체 소자보다도 그 평면 치수가 작은 것으로 한정된다. 이로 인해, 회로 기판(112) 상에 복수의 반도체 소자를 적층하는 경우에는, 그 적층수가 증가할수록 접속용 회로 기판(114)의 면적이 작아져, 상기 실장 밀도의 문제 가 커진다.
또한, 접속용 회로 기판(114) 상에 다른 반도체 장치를 탑재하여 적층체로 한 경우, 상단에 배치되는 반도체 장치의 동작에 의해 발생하는 열은, 주로 접속용 회로 기판(114) 및 접착재(115)를 거쳐서 반도체 소자(111)에 전달되고, 또한 반도체 소자(111)로부터 회로 기판(112) 및 외부 접속 단자(119)를 거쳐서 실장 기판으로 전달되어 방열된다.
접착재(115)는 그 두께가 얇기 때문에, 접속용 회로 기판(114)의 열을 반도체 소자(111)로 전달하기 쉽고, 반도체 소자(111)와 회로 기판(112) 사이도 접착재 등을 거치고 있으므로, 접속용 회로 기판(114)의 열은 실장 기판으로 비교적 전달되기 쉽다.
그러나, 반도체 소자(111)의 동작에 의해서도 발열이 있는 경우에는, 접속용 회로 기판(114) 상에 적층되어 있는 반도체 장치의 동작에 의한 열은, 접속용 회로 기판(114)으로 전달되기 어려워진다. 이는, 열의 이동 용이성은 온도차의 크기에 비례한다고 하는 열의 성질에 의한다.
또한, 접속용 회로 기판(114)과 회로 기판(112)을 접속하고 있는 다른 하나의 경로인 도전체는 와이어(117)이므로 전달할 수 있는 열량은 적어, 방열에의 기여는 적다.
이들로부터, 특허 문헌 2에 있어서의 반도체 장치 상에 다른 반도체 장치가 적층되어 있어, 어떠한 반도체 장치에 있어서도 반도체 소자의 동작에 의한 발열이 있는 경우에는, 상단에 적층되어 있는 반도체 장치의 방열성이 저하된다고 하는 문 제가 있다.
본 발명의 목적은, 상단에 적층하는 반도체 장치나 전자 부품과의 접속에 이용되는 외부 접속용 단자의 배치에 제약이 적어 실장 밀도의 향상이 가능하고, 또한 방열성이 우수한 소형 및 박형의 반도체 장치를 실현하는 데 있다.
본 발명의 반도체 장치는, 상기한 목적을 달성하기 위해 회로 기판 상에 적어도 하나의 반도체 소자를 탑재하여 이루어지는 반도체 장치에 있어서, 최상층에 있는 반도체 소자의 상면에, 외부 단자 접속부를 구비한 접속용 회로 기판이 탑재되고, 상기 접속용 회로 기판의 하면과 상기 회로 기판의 상면이 도전체 단자로 접속되고, 상기 회로 기판과 상기 접속용 회로 기판 사이는 밀봉 수지에 의해 밀봉되어 있다.
상기한 구성에 따르면, 외부 단자 접속부를 구비한 접속용 회로 기판이, 반도체 소자 상에 탑재되고, 접속용 회로 기판의 하면과 회로 기판의 상면은 도전체 단자에 의해 접속된다. 이에 의해, 상단에 적층되는 반도체 장치를 전기적으로 접속하기 위한 배선을, 회로 기판이 아닌 접속용 회로 기판에 설치할 수 있다. 이로 인해, 회로 기판 및 접속용 회로 기판의 양방에 있어서의 배선이 복잡화되는 것을 방지할 수 있고, 이에 의해 양 기판의 평면적인 치수의 증가를 억제할 수 있다.
또한, 접속용 회로 기판의 하면과 회로 기판의 상면을 와이어본드가 아닌, 단자 형상의 도전체 단자를 이용하여 접속함으로써, 와이어본드로 접속한 경우에 필요한 접속용 회로 기판 상의 와이어 루프 높이와, 와이어본드를 밀봉하는 밀봉 수지만큼의 높이가 필요 없게 된다. 이로 인해, 상기 반도체 장치에서는 소형화 및 박형화를 실현할 수 있다.
또한, 상기 반도체 장치에서는 접속용 회로 기판의 하면과 회로 기판의 상면이 도전체 단자에 의해 접속되므로, 접속용 회로 기판은 그 하부에 위치하는 반도체 소자보다도 평면 치수가 작은 것에 한정되는 일은 없다. 따라서, 접속용 회로 기판은 회로 기판과 거의 같은 면적을 갖는 기판으로서 구비하는 것이 가능해져, 접속용 회로 기판에 있어서 외부 단자 접속부를 배치할 수 있는 평면적인 영역을 크게 할 수 있다.
또한, 본 발명의 반도체 장치의 적층체는, 상기한 목적을 달성하기 위해 상기에 기재한 반도체 장치 상에, 다른 반도체 장치 혹은 다른 전자 부품이 적층 배치되고, 상기 반도체 장치의 상기 외부 단자 접속부와, 그 상단의 다른 반도체 장치 혹은 다른 전자 부품이 도전체에 의해 접속되어 있다.
상기한 구성에 따르면, 반도체 장치 상에, 다른 반도체 장치 혹은 다른 전자 부품을 적층 배치함으로써, 요구되는 실장 밀도를 유지한 상태로 제조상 및 신뢰성상의 문제를 해결하고, 또한 반도체 장치의 범용성을 확보할 수 있다.
또한, 상단에 배치되는 반도체 장치(또는 전자 부품)의 동작에 의한 열은, 하단의 반도체 장치에 있어서의 접속용 회로 기판, 도전체 단자, 회로 기판, 외부 접속용 단자를 거친 경로에 의해서도 실장 기판에 전달된다. 이에 의해, 상단에 적층된 반도체 장치나 전자 부품의 방열 특성의 향상이 가능해진다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기한 목적을 달성하기 위해 회로 기판 상에 반도체 소자를 탑재하고, 상기 반도체 소자와 상기 회로 기판을 전기적으로 접속하는 공정과, 상기 회로 기판 상에 도전체 단자를 탑재하는 공정과, 외부 단자 접속부를 구비한 접속용 회로 기판을, 상기 반도체 소자 상에 탑재하는 동시에, 상기 접속용 회로 기판의 하면과 상기 회로 기판 상에 탑재된 반도체 단자를 접속하는 공정과, 상기 회로 기판과 상기 접속용 회로 기판 사이를 수지 밀봉하는 공정과, 상기 회로 기판의 하면에 외부 접속 단자를 탑재하는 공정을 갖는다.
또한, 본 발명의 반도체 장치의 다른 제조 방법은, 상기한 목적을 달성하기 위해, 프레임 형상의 회로 기판 상에 반도체 소자를 탑재하고, 상기 반도체 소자와 상기 회로 기판을 전기적으로 접속하는 공정과, 상기 회로 기판 상에 도전체 단자를 탑재하는 공정과, 외부 단자 접속부를 구비한 프레임 형상의 접속용 회로 기판을, 상기 반도체 소자 상에 탑재하는 동시에, 상기 접속용 회로 기판의 하면과 상기 회로 기판 상에 탑재된 도전체 단자를 접속하는 공정과, 상기 회로 기판과 상기 접속용 회로 기판 사이를 수지 밀봉하는 공정과, 상기 회로 기판의 하면에 외부 접속 단자를 탑재하는 공정과, 프레임으로부터 개별의 반도체 장치를 잘라내는 공정을 갖는다.
상기한 구성에 따르면, 상술한 바와 같은 특징을 갖는 반도체 장치를 제조 가능해진다.
또한, 복수개분의 반도체 장치에 대응한 프레임 형상의 회로 기판과 프레임 형상의 접속용 회로 기판을 이용하여 복수개분의 반도체 장치를 동시에 형성하고, 마지막에 반도체 장치 각 개편으로 잘라내는 공정에 의해 반도체 장치를 제조하는 방법에서는, 수지 밀봉할 때의 금형이 필요 없고 임의의 사이즈의 반도체 장치의 제조에 대응할 수 있어, 비용 저감을 도모할 수 있다.
본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은 첨부 도면을 참조한 다음 설명으로 명백해질 것이다.
본 발명의 일실시 형태에 대해 도면을 기초로 하여 설명하면 이하와 같다. 또한, 이하에 나타내는 각 실시 형태는, 본 발명을 구체화한 예시이며, 본 발명의 기술적 범위를 한정하는 것은 아니다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 관한 반도체 장치의 구성을 도1에 도시한다.
상기 반도체 장치는, 도1에 도시한 바와 같이 회로 기판(12)에 접착재(13)를 거쳐서 반도체 소자(11)가 접속되어 있고, 반도체 소자(11)와 회로 기판(12)은 와이어(14)로 전기적으로 접속되어 있다.
또한, 외부 단자 접속부(17)를 갖는 접속용 회로 기판(15)이 접착재(16)를 거쳐서 반도체 소자(11) 상에 접속되어 있고, 접속용 회로 기판(15) 하면과 회로 기판(12) 상면은 도전체 단자(18)로 전기적으로 접속되어 있다. 도전체 단자(18)에는 땜납 단자, 금속 범프, 도전성 페이스트, 도전성 수지 등을 이용할 수 있다. 도전성 페이스트, 도전성 수지는 회로 기판(12) 상에 마스크 인쇄하는 방법이나, 디스펜서를 이용하여 노즐로부터 내어 도포하는 방법 등에 의해 형성 가능하다.
도전체 단자(18)에, 땜납 단자나 금속 범프를 이용한 경우에는, 그 높은 탄성으로 인해 높이를 일정하게 유지하기 쉽다고 하는 성질이 있다. 한편, 도전체 단자(18)에, 도전성 페이스트나 도전성 수지를 이용한 경우에는, 이들 재료는 경화시키기 전에는 부드럽기 때문에, 회로 기판(12)에 탑재 또는 도포한 후, 접속용 회로 기판(15)을 반도체 소자(11) 상에 탑재할 때의 압력에 의해 용이하게 찌부러지기 쉬워 목표의 높이·형상을 얻기 쉬운 등의 성질이 있다.
상기 반도체 장치에서는, 회로 기판(12)과 접속용 회로 기판(15) 사이가, 즉 회로 기판(12)과 접속용 회로 기판(15) 사이에 배치되는 반도체 소자(11), 와이어(14) 및 도전체 단자(18)가 밀봉 수지(19)에 의해 밀봉되어 있다. 또한, 밀봉 수지(19)는 외부 단자 접속부(17)와 접속용 회로 기판(15)의 일부가 노출되도록 상기 반도체 장치를 밀봉하고 있다. 회로 기판(12)의 하면에는, 도전체로 이루어지는 외부 접속 단자(20)가 설치되어 있다. 외부 접속 단자(20)는 상기 반도체 장치를 실장 기판에 접속하기 위해 이용된다.
상기 구성의 반도체 장치에 있어서는, 외부 단자 접속부(17)를 구비한 접속용 회로 기판(15)이, 반도체 소자(11) 상에 접착재(16)를 거쳐서 탑재되고, 접속용 회로 기판(15)의 하면과 회로 기판(12)의 상면은 도전체 단자(18)에 의해 접속된다. 이에 의해, 상단에 적층되는 반도체 장치를 전기적으로 접속하기 위한 배선을, 회로 기판(12)이 아닌 접속용 회로 기판(15)에 설치할 수 있다. 이로 인해, 회로 기판(12) 및 접속용 회로 기판(15)의 양방에 있어서의 배선이 복잡화되는 것을 방지할 수 있고, 이에 의해 양 기판의 평면적인 치수의 증가를 억제할 수 있다.
또한, 접속용 회로 기판(15)의 하면과 회로 기판(12)의 상면을 와이어본드가 아닌, 단자 형상의 도전체 단자(18)를 이용하여 접속함으로써, 와이어본드로 접속한 경우에 필요한 접속용 회로 기판(15) 상의 와이어 루프 높이와, 와이어본드를 밀봉하는 밀봉 수지만큼의 높이가 필요 없게 된다. 이로 인해, 상기 반도체 장치에서는, 소형화 및 박형화를 실현할 수 있다.
또한, 상기 반도체 장치에서는 접속용 회로 기판(15)의 하면과 회로 기판(12)의 상면이 도전체 단자(18)에 의해 접속되므로, 접속용 회로 기판(15)은 그 하부에 위치하는 반도체 소자(11)보다도 평면 치수가 작은 것으로 한정되는 일은 없다. 따라서, 접속용 회로 기판(15)은 회로 기판(12)과 거의 동등한 면적을 갖는 기판으로서 구비하는 것이 가능해져, 접속용 회로 기판(15)에 있어서 외부 단자 접속부(17)를 배치할 수 있는 평면적인 영역을 크게 할 수 있다.
또한, 본 제1 실시 형태에 관한 반도체 장치의 변형예를, 도2 내지 도4를 이용하여 설명한다.
도1에 도시한 반도체 장치에서는, 밀봉 수지(19)는 접속용 회로 기판(15)의 상면의 일부를 덮도록 형성되어 있지만, 본 발명은 이에 한정되지 않으며 도2에 도시한 바와 같이 밀봉 수지(19)는 접속용 회로 기판(15)의 하면 및 측면만을 덮도록 하고, 접속용 회로 기판(15)의 상면은 그 전체면이 밀봉 수지(19)로부터 노출되는 구성이라도 좋다. 혹은, 도3에 도시한 바와 같이 접속용 회로 기판(15)의 상면 전체면과 측면 중 적어도 일부가 노출되어도 좋다. 접속용 회로 기판(15)의 상면을 전체면이 노출되도록 함으로써, 외부 단자 접속부(17)를 접속용 회로 기판(15) 상 의 전체면에 배치하는 것이 가능해진다.
또한, 도1에 도시한 반도체 장치에서는, 반도체 소자(11)와 회로 기판(12)의 접속은 와이어본드였지만, 본 발명은 이에 한정되지 않으며, 도2에 도시한 바와 같은 플립 칩 접속이나, 도전성 수지로의 접속이라도 좋다. 반도체 소자(11)와 회로 기판(12)의 접속에 플립 칩 접속을 이용하는 경우, 패키지 높이를 낮게 할 수 있는 등의 장점이 있다.
또한, 도1에 도시한 반도체 장치에서는, 접착재(16)는 반도체 소자(11) 상에만 형성되어 있었지만, 본 발명은 이에 한정되지 않으며, 도3에 도시한 바와 같이 접착재(16)는 접속용 회로 기판(15)의 하면 전역에 형성되어 있어도 좋다. 이 경우, 와이어(14)는 접착재(16)에 일부가 덮여 있어도 좋다.
또한, 도4에 도시한 반도체 장치는 도1에 도시한 반도체 장치에 있어서, 도전체 단자(18) 대신에 도전체 단자(21)를 이용한 구성으로 되어 있다. 도전체 단자(21)는, 내부에 핵(21A)을 갖고 있고 핵(21A)의 외측에 도전층(21B)을 갖는 단자이다. 핵(21A)은, 도전체라도 좋고 절연체라도 좋으며, 금속이나 수지로 이루어져 있다.
상기 반도체 장치에서는, 도전체 단자(21)가 핵(21A)을 가짐으로써 도전체 단자(21)의 높이를 일정하게 유지하기 쉬워, 접속용 회로 기판(15)과 회로 기판(12)의 접속 안정성을 유지할 수 있다. 특히, 핵(21A)이 그 외측에 존재하는 도전층(21B)보다도 단단하면, 본 반도체 장치를 제조하는 공정 중에서 고온으로의 처리가 행해질 때에, 보다 도전체 단자(21)의 높이를 일정하게 유지하기 쉬워지는 효과 가 크다. 또한, 여기서의 단단함이라 함은 경도 또는 영율 또는 탄성율 등으로 표시된다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 관한 반도체 장치의 구성을 도5에 도시한다.
본 제2 실시 형태에 관한 반도체 장치는, 도5에 도시한 바와 같이 회로 기판(12) 상에 복수의 반도체 소자(22 및 23)를 가진 구성으로 되어 있다. 접속용 회로 기판(15)은 최상층에 있는 반도체 소자, 즉 회로 기판(12)으로부터 가장 떨어져 탑재되는 상단의 반도체 소자(23)의 더욱 상면에, 접착재(16)를 거쳐서 탑재된다. 또한, 하단에 배치되는 반도체 소자(22)와 상단에 배치되는 반도체 소자(23)는, 접착재(24)에 의해 접속된다. 이와 같이, 하나의 반도체 장치 내에, 복수의 반도체 소자를 적층하여 탑재함으로써, 반도체 장치의 실장 밀도를 보다 향상시킬 수 있다. 물론, 반도체 장치 내에 탑재되는 반도체 소자의 수는 3개 이상이라도 좋다.
또한, 도5에 도시한 반도체 장치에서는, 상단에 배치되는 반도체 소자(23)보다도 하단에 배치되는 반도체 소자(22)를 보다 치수가 큰 반도체 소자로 하고 있지만, 본 발명은 이에 한정되는 것은 아니다. 즉, 상단의 반도체 소자와 하단의 반도체 소자를 같은 치수로 해도 좋고, 혹은 하단보다도 상단에 의해 치수가 큰 반도체 소자를 탑재한 것이라도 좋다. 완전히 동일한 반도체 소자를 복수단 적층하여 탑재하는 것도 가능하다. 또한, 반도체 소자의 조합을 제한하는 것에는, 반도체 소자의 사이즈나, 반도체 소자의 와이어본드 패드 위치 관계 등이 있다.
도6은 하단에 배치되는 반도체 소자(22)보다도 상단에 배치되는 반도체 소자 (23)를 보다 치수가 큰 반도체 소자로 한 경우의 구성예이다. 이 때, 하단의 반도체 소자(22)와 회로 기판(12)을 접속하고 있는 와이어(14)의 일부는 접착재(24)에 덮여 있어, 상단의 반도체 소자(23)와의 절연이 유지되는 구조를 취해도 좋다. 또한, 도6에서는 그러한 구성으로 되어 있지는 않지만, 다른 쪽 반도체 소자(23)에 있어서도, 와이어(14)가 접착재(16)로 일부 덮이는 구조를 취할 수 있다.
와이어(14)가 접착재(24 또는 16)로 일부 덮이는 구조를 취함으로써, 본 반도체 장치에 탑재하는 반도체 소자의 조합에 제한이 없어져, 다양한 반도체 소자를 하나의 반도체 장치에 탑재하는 것이 가능해진다. 이에 의해, 보다 고기능으로, 보다 박형·소형인 반도체 장치를 실현할 수 있다.
또한, 동일한 반도체 장치 내에 복수의 반도체 소자를 적층하여 탑재하는 경우, 하나의 반도체 소자를 탑재하는 경우에 비해 회로 기판(12)과 접속용 회로 기판(15) 사이의 거리가 커진다. 이러한 경우, 회로 기판(12)과 접속용 회로 기판(15)을 접속하는 도전체 단자는, 도6에 도시한 바와 같이 복수개의 대략 구 형상의 도전체 단자(25)를 적층한 구조를 취할 수도 있다. 이와 같이, 복수개의 대략 구 형상의 도전체 단자(25)를 적층한 구조에서는, 회로 기판(12)과 접속용 회로 기판(15)을 접속하는 도전체의 높이를 조정하기 쉬워진다.
즉, 도5에 도시한 바와 같이 반도체 장치의 두께 방향(기판이나 소자의 적층 방향)으로 하나의 도전체 단자(18)를 배치하여 회로 기판(12)과 접속용 회로 기판(15)의 접속을 도모하는 방법에서는, 도전체 단자(18)가 타원 형상과 같은 길이 방향을 갖는 형상이 된다. 이로 인해, 상기 도전체 단자(18)의 길이 방향이 기판 법 선에 수직이 되도록 탑재해야만 해, 도전체 단자(18)의 높이 조정이 곤란해진다.
또한, 동일한 반도체 장치 내에 복수의 반도체 소자를 적층하는 구성이 아니어도, 도6에 도시한 바와 같이 복수개의 대략 구 형상의 도전체 단자(25)를 적층한 구조에 의해, 회로 기판(12)과 접속용 회로 기판(15)을 접속하는 도전체의 높이를 조정하기 쉬워지는 효과는 얻을 수 있다. 이러한 도전체 단자(25)에는, 땜납 볼이나 핵의 주위에 도전층을 갖는 도전체 단자를 적합하게 사용할 수 있다.
[제3 실시 형태]
본 발명의 제3 실시 형태에 관한 반도체 장치의 구성을 도7에 도시한다. 도7에 도시한 반도체 장치는, 상기 제1 또는 제2 실시 형태에서 설명한 반도체 장치를 복수개 적층한 적층체로 하고, 이 적층체 자체를 하나의 반도체 장치로 한 구성예이다.
즉, 도7에 도시한 반도체 장치는, 반도체 장치(1 및 2)를 적층하고, 하단의 반도체 장치(1)에 있어서의 접속용 회로 기판(15)의 외부 단자 접속부(17)와, 그 상단의 반도체 장치(2)의 회로 기판(12)의 외부 접속부가 외부 접속 단자(20)에 의해 접속된 구성이다. 이에 의해, 하단 반도체 장치(1)와 상단 반도체 장치(2)가 전기적으로 접속되어, 반도체 장치의 적층체를 형성할 수 있다.
또한, 상술한 바와 같이, 복수의 반도체 장치를 적층 배치하는 구성에 있어서는, 상단 및 하단의 반도체 장치가 모두 본 발명에 관한 반도체 장치일 필요는 없고, 적어도 하단에 배치되는 반도체 장치가 본 발명에 관한 것이면 좋다. 또한, 상단에 배치되는 것은, 반도체 장치 이외의 전자 부품이라도 좋다.
본 제3 실시 형태에 관한 반도체 장치에서는, 상단에 배치되는 반도체 장치(2)(또는 전자 부품)의 동작에 의한 열은, 하단의 반도체 장치(1)에 있어서의 접속용 회로 기판(15), 도전체 단자(18), 회로 기판(12), 외부 접속 단자(20)를 거친 경로에 의해서도 실장 기판에 전달된다.
즉, 접속용 회로 기판(15)과 회로 기판(12)이 도전체 단자(18)로 접속됨으로써 이들이 와이어본드로 접속되어 있는 경우와 비교하여, 상단에 적층된 반도체 장치나 전자 부품의 방열 특성의 향상이 가능해진다. 이는, 도전체 단자(18)는 와이어에 비해 단면적이 크고, 또한 경로도 짧아지기 때문이다.
[제4 실시 형태]
본 발명에 관한 반도체 장치의 제조 방법을, 도8의 (a) 내지 도8의 (d)를 참조하여 이하에 설명한다. 또한, 도8의 (a) 내지 도8의 (d)에서는, 도3에 도시한 구조의 반도체 장치를 제조하는 경우를 예시한다.
우선, 도8의 (a)에 도시한 바와 같이 회로 기판(12)에 반도체 소자(11)에 탑재하고, 반도체 소자(11)와 회로 기판(12)을 와이어(14)로 접속한다.
다음에, 도8의 (b)에 도시한 바와 같이 도전체 단자(18)를 회로 기판(12)에 탑재한다. 그 후, 도8의 (c)에 도시한 바와 같이 접착재(16)가 미리 접착된 접속용 회로 기판(15)을 반도체 소자(11) 상에 접착한다. 접속용 회로 기판(15)에는, 외부 단자 접속부(17)가 먼저 형성되어 있다. 이 때, 접착재(16)로 반도체 소자(11)와 접속용 회로 기판(15)을 접착하는 공정에서의 열에 의해, 도전체 단자(18)와 접속용 회로 기판(15)을 동시에 접속해도 된다.
상기 접착시에 열을 가함으로써 도전체 단자(18)의 재료가 연화 또는 용융, 혹은 그에 가까운 상태가 되어 경도 혹은 탄성이 저하하고, 그곳에 상부로부터 접속용 회로 기판(15)을 압력을 가하여 접속됨으로써 도전체 단자(18)의 높이를 제어하면서 접속용 회로 기판(15)과 접속할 수 있다.
또한, 접속용 회로 기판(15)과 반도체 소자(11)를 접착한 후에, 접속용 회로 기판(15)과 도전체 단자(18)를 접속하는 공정을 마련해도 좋다.
마지막으로, 도8의 (d)에 도시한 바와 같이 밀봉 수지(19)를 주입 또는 밀봉하여, 외부 접속 단자(20)를 탑재한다.
또한, 상기 도8의 (a) 내지 도8의 (d)에서는 하나의 반도체 장치를 제조하는 방법으로서 설명하였지만, 이 공정의 전부를 도9의 (a) 내지 도9의 (e)에 도시한 바와 같이, 복수개분의 반도체 장치에 대응한 프레임 형상의 회로 기판(12')과 프레임 형상의 접속용 회로 기판(15')에 의해 제조하고, 마지막에 반도체 장치 각 개편으로 커트하는 공정에 의해 제조해도 좋다.
이 제조 방법에서는, 수지 밀봉할 때의 금형이 필요 없고, 임의의 사이즈의 반도체 장치의 제조에 대응할 수 있어, 비용 저감을 도모할 수 있다.
본 발명의 반도체 장치는, 이상과 같이 회로 기판 상에 적어도 하나의 반도체 소자를 탑재하여 이루어지는 반도체 장치에 있어서, 최상층에 있는 반도체 소자의 상면에, 외부 단자 접속부를 구비한 접속용 회로 기판이 탑재되고, 상기 접속용 회로 기판의 하면과 상기 회로 기판의 상면이 도전체 단자로 접속되고, 상기 회로 기판과 상기 접속용 회로 기판 사이는 밀봉 수지에 의해 밀봉되어 있는 구성이다.
상기한 구성에 따르면, 외부 단자 접속부를 구비한 접속용 회로 기판이, 반도체 소자 상에 탑재되고, 접속용 회로 기판의 하면과 회로 기판의 상면은 도전체 단자에 의해 접속된다. 이에 의해, 상단에 적층되는 반도체 장치를 전기적으로 접속하기 위한 배선을, 회로 기판이 아닌 접속용 회로 기판에 설치할 수 있다. 이로 인해, 회로 기판 및 접속용 회로 기판의 양방에 있어서의 배선이 복잡화되는 것을 방지할 수 있고, 이에 의해 양 기판의 평면적인 치수의 증가를 억제할 수 있다.
또한, 접속용 회로 기판의 하면과 회로 기판의 상면을 와이어본드가 아닌, 단자 형상의 도전체 단자를 이용하여 접속함으로써, 와이어본드로 접속한 경우에 필요한 접속용 회로 기판 상의 와이어 루프 높이와, 와이어본드를 밀봉하는 밀봉 수지만큼의 높이가 필요 없게 된다. 이로 인해, 상기 반도체 장치에서는 소형화 및 박형화를 실현할 수 있다.
또한, 상기 반도체 장치에서는 접속용 회로 기판의 하면과 회로 기판의 상면이 도전체 단자에 의해 접속되므로, 접속용 회로 기판은 그 하부에 위치하는 반도체 소자보다도 평면 치수가 작은 것으로 한정되는 일은 없다. 따라서, 접속용 회로 기판은 회로 기판과 거의 같은 면적을 갖는 기판으로서 구비하는 것이 가능해져, 접속용 회로 기판에 있어서 외부 단자 접속부를 배치할 수 있는 평면적인 영역을 크게 할 수 있다.
또한, 본 발명의 반도체 장치에서는 상기 도전체 단자는 핵의 외측에 도전층을 갖는 단자라도 좋다.
상기한 구성에 따르면, 도전체 단자가 핵을 가짐으로써 도전체 단자의 높이 를 일정하게 유지하기 쉬워, 접속용 회로 기판과 회로 기판의 접속 안정성을 유지할 수 있다.
또한, 본 발명의 반도체 장치에서는 상기 도전체 단자는 반도체 장치의 두께 방향으로 복수개의 대략 구 형상의 도전체 단자를 적층하여 이루어지는 것이라도 좋다.
상기한 구성에 따르면, 회로 기판과 접속용 회로 기판 사이의 거리가 커지는 경우에, 회로 기판과 접속용 회로 기판을 접속하는 도전체의 높이를 조정하기 쉬워진다.
또한, 본 발명의 반도체 장치는 상기 회로 기판 상에 복수의 반도체 소자를 갖고 있어도 좋다.
상기한 구성에 따르면, 하나의 반도체 장치 내에 복수의 반도체 소자를 적층하여 탑재함으로써, 반도체 장치의 실장 밀도를 보다 향상시킬 수 있다.
또한, 본 발명의 반도체 장치의 적층체는, 이상과 같이 상기에 기재된 반도체 장치 상에, 다른 반도체 장치 또는 다른 전자 부품이 적층 배치되고, 상기 반도체 장치의 상기 외부 단자 접속부와, 그 상단의 다른 반도체 장치 혹은 다른 전자 부품이 도전체에 의해 접속되어 있는 구성이다.
상기한 구성에 따르면, 반도체 장치 상에 다른 반도체 장치 혹은 다른 전자 부품을 적층 배치함으로써, 요구되는 실장 밀도를 유지한 상태로 제조상 및 신뢰성상의 문제를 해결하고, 또한 반도체 장치의 범용성을 확보할 수 있다.
또한, 상단에 배치되는 반도체 장치(또는 전자 부품)의 동작에 의한 열은, 하단의 반도체 장치에 있어서의 접속용 회로 기판, 도전체 단자, 회로 기판, 외부 접속용 단자를 거친 경로에 의해서도 실장 기판에 전달된다. 이에 의해, 상단에 적층된 반도체 장치나 전자 부품의 방열 특성의 향상이 가능해진다.
또한, 본 발명의 반도체 장치의 제조 방법은, 이상과 같이 회로 기판 상에 반도체 소자를 탑재하고, 상기 반도체 소자와 상기 회로 기판을 전기적으로 접속하는 공정과, 상기 회로 기판 상에 도전체 단자를 탑재하는 공정과, 외부 단자 접속부를 구비한 접속용 회로 기판을, 상기 반도체 소자 상에 탑재하는 동시에, 상기 접속용 회로 기판의 하면과 상기 회로 기판 상에 탑재된 도전체 단자를 접속하는 공정과, 상기 회로 기판과 상기 접속용 회로 기판 사이를 수지 밀봉하는 공정과, 상기 회로 기판의 하면에 외부 접속 단자를 탑재하는 공정을 갖는 구성이다.
또한, 본 발명의 반도체 장치의 다른 제조 방법은, 이상과 같이 프레임 형상의 회로 기판 상에 반도체 소자를 탑재하고, 상기 반도체 소자와 상기 회로 기판을 전기적으로 접속하는 공정과, 상기 회로 기판 상에 도전체 단자를 탑재하는 공정과, 외부 단자 접속부를 구비한 프레임 형상의 접속용 회로 기판을, 상기 반도체 소자 상에 탑재하는 동시에, 상기 접속용 회로 기판의 하면과 상기 회로 기판 상에 탑재된 도전체 단자를 접속하는 공정과, 상기 회로 기판과 상기 접속용 회로 기판 사이를 수지 밀봉하는 공정과, 상기 회로 기판의 하면에 외부 접속 단자를 탑재하는 공정과, 프레임으로부터 개별의 반도체 장치를 잘라내는 공정을 갖는 구성이다.
상기한 구성에 따르면, 상술한 바와 같은 특징을 갖는 반도체 장치를 제조 가능해진다.
또한, 복수개분의 반도체 장치에 대응한 프레임 형상의 회로 기판과 프레임 형상의 접속용 회로 기판을 이용하여 복수개분의 반도체 장치를 동시에 형성하고, 마지막에 반도체 장치 각 개편으로 잘라내는 공정에 의해 반도체 장치를 제조하는 방법에서는, 수지 밀봉할 때의 금형이 필요 없고 임의의 사이즈의 반도체 장치의 제조에 대응할 수 있어, 비용 저감을 도모할 수 있다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명백히 하는 것이며, 그와 같은 구체예에만 한정하여 좁은 의미로 해석되어야 하는 것이 아닌, 본 발명의 정신과 다음에 기재하는 특허청구 사항의 범위 내에서 다양하게 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 상단에 적층하는 반도체 장치나 전자 부품과의 접속에 이용되는 외부 접속용 단자의 배치에 제약이 적어 실장 밀도의 향상이 가능하고, 또한 방열성이 우수한 소형 및 박형의 반도체 장치를 실현할 수 있다.

Claims (7)

  1. 회로 기판 상에 적어도 하나의 반도체 소자를 탑재하여 이루어지는 반도체 장치에 있어서,
    최상층에 있는 반도체 소자의 상면에, 외부 단자 접속부를 구비한 접속용 회로 기판이 탑재되고,
    상기 접속용 회로 기판의 하면과 상기 회로 기판의 상면이 도전체 단자로 접속되고,
    상기 회로 기판과 상기 접속용 회로 기판 사이는, 밀봉 수지에 의해 밀봉되어 있는 반도체 장치.
  2. 제1항에 있어서, 상기 도전체 단자는 핵의 외측에 도전층을 갖는 단자인 반도체 장치.
  3. 제1항에 있어서, 상기 도전체 단자는 반도체 장치의 두께 방향으로 복수개의 대략 구 형상의 도전체 단자를 적층하여 이루어지는 반도체 장치.
  4. 제1항에 있어서, 상기 회로 기판 상에 복수의 반도체 소자를 갖는 반도체 장치.
  5. 회로 기판 상에 적어도 하나의 반도체 소자를 탑재하여 이루어지는 반도체 장치에 있어서,
    최상층에 있는 반도체 소자의 상면에, 외부 단자 접속부를 구비한 접속용 회로 기판이 탑재되고,
    상기 접속용 회로 기판의 하면과 상기 회로 기판의 상면이 도전체 단자로 접속되고,
    상기 회로 기판과 상기 접속용 회로 기판 사이는, 밀봉 수지에 의해 밀봉되어 있는 반도체 장치 상에, 다른 반도체 장치 혹은 다른 전자 부품이 적층 배치되고,
    상기 반도체 장치의 상기 외부 단자 접속부와, 그 상단의 다른 반도체 장치 혹은 다른 전자 부품이 외부 접속 단자에 의해 접속되어 있는 반도체 장치의 적층체.
  6. 회로 기판 상에 반도체 소자를 탑재하고, 상기 반도체 소자와 상기 회로 기판을 전기적으로 접속하는 공정과,
    상기 회로 기판 상에 도전체 단자를 탑재하는 공정과,
    외부 단자 접속부를 구비한 접속용 회로 기판을, 상기 반도체 소자 상에 탑재하는 동시에, 상기 접속용 회로 기판의 하면과 상기 회로 기판 상에 탑재된 도전체 단자를 접속하는 공정과,
    상기 회로 기판과 상기 접속용 회로 기판 사이를 수지 밀봉하는 공정과,
    상기 회로 기판의 하면에 외부 접속 단자를 탑재하는 공정을 갖는 반도체 장치의 제조 방법.
  7. 복수개의 반도체 소자를 탑재 가능한 회로 기판 상에 복수개의 반도체 소자를 탑재하고, 각각의 상기 반도체 소자와 상기 회로 기판을 전기적으로 접속하는 공정과,
    상기 회로 기판 상에 복수개의 도전체 단자를 탑재하는 공정과,
    복수개의 외부 단자 접속부를 구비한 접속용 회로 기판을, 상기 반도체 소자 상에 탑재하는 동시에, 상기 접속용 회로 기판의 하면과 상기 회로 기판 상에 탑재된 상기 도전체 단자를 접속하는 공정과,
    상기 회로 기판과 상기 접속용 회로 기판 사이를 수지 밀봉하는 공정과,
    상기 회로 기판의 하면에 복수개의 외부 접속 단자를 탑재하는 공정과,
    개별의 반도체 장치를 잘라내는 공정을 갖는 반도체 장치의 제조 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892935B1 (ko) 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
JP4965989B2 (ja) * 2006-12-19 2012-07-04 新光電気工業株式会社 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP5193611B2 (ja) * 2007-01-31 2013-05-08 三洋電機株式会社 半導体装置
US8106505B2 (en) 2007-10-31 2012-01-31 International Business Machines Corporation Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
JP2010192812A (ja) * 2009-02-20 2010-09-02 Sharp Corp 電子機器モジュール
CN101877334B (zh) * 2009-04-28 2012-03-07 钰桥半导体股份有限公司 具散热增益的半导体装置
JP5214554B2 (ja) * 2009-07-30 2013-06-19 ラピスセミコンダクタ株式会社 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法
US20120126399A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
TWI469231B (zh) * 2011-09-09 2015-01-11 Dawning Leading Technology Inc 晶片封裝結構之製造方法
JP6230794B2 (ja) * 2013-01-31 2017-11-15 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
KR20150033937A (ko) * 2013-09-25 2015-04-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
TWI517269B (zh) * 2013-09-27 2016-01-11 矽品精密工業股份有限公司 層疊式封裝結構及其製法
JP2017092094A (ja) * 2015-11-04 2017-05-25 富士通株式会社 電子装置、電子装置の製造方法及び電子機器
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522838B1 (ko) * 2000-10-23 2005-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JP2806357B2 (ja) * 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
JP3916854B2 (ja) * 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
CN100401517C (zh) * 2000-07-19 2008-07-09 新藤电子工业株式会社 半导体装置
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3917946B2 (ja) * 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
US7371607B2 (en) * 2003-05-02 2008-05-13 Seiko Epson Corporation Method of manufacturing semiconductor device and method of manufacturing electronic device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522838B1 (ko) * 2000-10-23 2005-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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