KR970000214B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR970000214B1
KR970000214B1 KR1019930024581A KR930024581A KR970000214B1 KR 970000214 B1 KR970000214 B1 KR 970000214B1 KR 1019930024581 A KR1019930024581 A KR 1019930024581A KR 930024581 A KR930024581 A KR 930024581A KR 970000214 B1 KR970000214 B1 KR 970000214B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
printed circuit
circuit board
semiconductor chip
terminal
Prior art date
Application number
KR1019930024581A
Other languages
English (en)
Other versions
KR950015727A (ko
Inventor
권영신
안승호
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019930024581A priority Critical patent/KR970000214B1/ko
Priority to CN94117079A priority patent/CN1041254C/zh
Priority to US08/345,385 priority patent/US5594275A/en
Priority to JP6285124A priority patent/JP2966300B2/ja
Publication of KR950015727A publication Critical patent/KR950015727A/ko
Application granted granted Critical
Publication of KR970000214B1 publication Critical patent/KR970000214B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 종래의 반도체 장치의 일실시예를 나타내는 수직 단면도.
제2도는 이 발명에 따른 반도체 장치의 일실시예를 나타내는 수직 단면도.
제3도는 주기판상에 형성된 랜드패턴, 관통홀 및 전극연결단자의 형성을 도시한 제2도의 일부 평면도.
제4도는 이 발명에 따른 반도체 장치의 다른 실시예를 나타내는 수직 단면도.
제5도는 주기판상에 형성된 랜드패턴, 관통홀 및 전극연결단자의 형성을 도시한 제4도의 일부 평면도.
제6도는 제4도의 A영역의 부분 확대 단면도.
제7도는 이 발명에 따른 반도체 장치에 적용되는 반도체 기판의 상부 평면도.
제8도는 이 발명에 따른 반도체 장치에 적용되는 반도체 기판의 하부 평면도.
제9도는 이 발명에 따른 반도체 장치의 또다른 실시예를 나타내는 수직 단면도이다.
이 발명은 BGA 패키지(Ball Grid Array Package)에 관한 것으로서, 보다 상세하게는 반도체 기판 상부에 관통공(through hole)을 형성하고, 반도체 기판 하부에 솔더볼(solder ball)을 형성하여 고밀도 실장이 가능한 메모리 모듈용 반도체 장치 및 그 제조방법에 관한 것이다.
최근들어 모든 전자기기는 소형화 및 슬림화에 따라 고성능 또는 다기능화가 요구되고 있으며, 제한된 내부공간에 고용량의 메모리 장치를 효율적으로 실장할 수 있는 다양한 반도체 장치 실장방법이 요구되고 있는 추세에 있다.
이와 같은 문제를 해결하기 위한 하나의 방법으로 ASIC EDA PP. 9∼15, March. 1933에 개시되어 있는 MOTOROLA사의 OMPAC(OVER MOLDED PAD ARRAY CARRIER) 패키지를 그 예로 들 수 있다.
제1도는 종래의 반도체 장치의 일실시예를 나타내는 수직 단면도이다. 제1도를 참조하면, 상기한 반도체 장치는 일정한 간격으로 관통공(15)이 형성되어 있는 서브기판(11)과, 상기 서브기판(11)상의 소정영역에 형성되어 있는 전도성 접촉패드(13)와, 상기 서브기판(11)상에 절연성 접착제에 의해 실장되어 있는 반도체 칩(12)과, 상기 반도체 칩(12)의 본딩패드와 상기 전도성 접촉패드(13)가 전기적으로 접속되는 와이어(14)와, 상기 와이어(14) 및 반도체 칩(12)이 EMC로 몰딩되어 있는 패키지 몸체(10)와, 상기 서브기판(11)의 관통공(15)의 하부에 마련된 솔더범프 전극(솔더볼)(16)과, 상기 솔더범프 전극(16)과 대응되어 실장되도록 주기판(17)상에 형성되어 있는 다수개의 전극패드(18)로 구성되어 있다.
상기와 같이 반도체 칩(12)을 서브기판(11)상에 실장하고, 금선(gold line) 등의 와이어(14)로 전기적 접속을 완료한 후, 봉지수지(EMC)로 트랜스퍼 몰딩을 하고, 관통공(15)을 형성하고 있는 서브기판(11) 하부에 상기 관통공(15)과 대응되도록 솔더볼(16)을 실장한 다음 리플로우 솔더링에 의해 솔더범프 전극을 형성한 구조로 된 반도체 장치를 볼 그리드 어레이 패키지(Ball Grid Array Package)(이하, BGA 패키지라 칭함)라고 명명하고 있다.
이렇게 형성된 BGA 패키지를 주기판(17)상에 실장하고, 솔더볼(16)로 형성된 솔더범프 전극단자와 주기판(17)의 상부 표면에 형성된 전극패드(18)를 리플로우 솔더링에 의해 전기적으로 접속시켜서 반도체 장치의 조립을 완료한다.
이와 같은 BGA 패키지는 동일한 핀수를 갖는 QFP(Quad Flat Package)에 비해 주기판상의 실장면적을 약 30% 정도 절감할 수 있으나 현재까지 발표된 BGA 패키지는 2차원적 평면실장(주기판과 패캐지 사이의 접속단자들이 모두 동일 평면상에 위치함)의 범주를 벗어나고 있지 못하고 있다.
또한 상기 BGA 패키지는 패키지 몸체(10)와 서브기판(11) 사이의 계면에서 반도체 칩(12)을 외부의 환경으로부터 보호하고 있는 수지 봉지부가 한쪽에만 형성되어 있고, 서브기판(11)의 하부에 형성되어 있는 솔더범프(16)는 상대적으로 구조가 취약한 주기판(17)의 전극패드(18)와 리플로우 솔더링되어 외부 환경에 노출되어 있기 때문에 패키지의 외부 및 내부 환경 특성이 기존의 일반적인 패키지보다 취약하여 그 성능이 저하되는 문제점이 있다.
따라서 이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 이 발명의 목적은 반도체 장치의 전체적인 외형은 SOJ(Small Out-Line J-Leaded) 패키지의 규격에 맞춤으로써 현재 적용하고 있는 주기판상의 실장공정과 완전한 호환성을 유지함과 동시에 신뢰성의 향상을 도모하는 반도체 장치의 제조방법을 제공함에 있다.
또한 이 발명의 다른 목적은 SOJ 패키지 내부에 적층이 가능한 BGA 패키지를 이용하여 층간 접속을 행하는 3차원적 실장구조를 채택함으로써 실장효율을 향상시킬 수 있는 반도체 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 이 발명에 따른 반도체 장치의 제조방법에 따른 특징은, 주기판의 하부 표면과 상부 표면의 양끝단의 중심부에 관통공을 형성하는 공정과; 상기 관통공을 중심으로 카파(Cu), 니켈(Ni) 및 골드(Gu)를 차례로 도금하여 금속 도금층을 형성하는 프래팅 공정과; 상기 주기판의 하부 및 상부 표면에 형성된 금속 도금층 주면에 랜드패턴, 전극연결단자 및 볼 그리드 어레이를 일정한 패턴 형상으로 마련하는 패터닝 공정과; 상기 주기판의 중앙에 접착제를 매개로 하여 반도체 칩을 실장하고, 상기 전극연결단자와 와이어 본딩한 후, 패키지 몸체를 형성하는 공정과; 상기 볼 그리드 어레이에 일정한 형태의 솔더볼을 실장하는 공정을 구비하는 점에 있다.
상기한 목적들을 달성하기 위한 이 발명에 따른 반도체 장치의 특징은, 주기판의 하부 표면의 양끝단에 형성되어 있는 관통공 및 전극연결단자를 포함하는 다수개의 랜드패턴과, 상기 주기판의 상부 표면의 양끝단에 형성되어 있는 다수개의 볼 그리드 어레이와, 상기 주기판의 볼 그리드 어레이에 실장되어 있는 다수개의 솔더볼과, 상기 주기판의 하부 표면의 중심부에 접착제를 매개로 하여 반도체 칩이 실장되고 전극연결 단자와 와이어 본딩되며 EMC로 몰딩되어 있는 패키지 몸체를 구비하는 점에 있다.
이 발명에 따른 반도체 장치의 다른 특징은, 인쇄회로기판의 하면에 적어도 하나의 반도체 칩이 탑재되어 있고, 상기 반도체 칩의 전극단자와 인쇄회로기판의 단자 사이가 와이어로 본딩되어 있으며, 반도체 칩 및 와이어의 접속부가 봉지 수지로 봉지가 되어 있는 반도체 장치에 있어서; 상기 인쇄회로기판은 역으로 실장되고, 이 기판의 단자는 관통공에 의해 외부단자와 접속되며, 상기 인쇄회로기판의 상면에 적어도 하나의 상기 반도체 장치가 적층되어 있으며, 상기 각각의 반도체 장치는 솔더볼을 매개로 층간접속을 하여 외부단자인 리드에 의해 또 다른 인쇄회로기판상에 실장되는 점에 있다.
이 발명에 따른 반도체 장치의 또 다른 특징은, 관통공, 전극연결단자 및 랜드패턴을 포함하는 주기판 하부 표면의 중심부에 접착제를 매개로 하여 반도체 칩이 실장되고 전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 주패키지 몸체가 역방향으로 실장되어 있고; 상기 랜드패턴상에 제1관통공, 제1전극연결단자 및 제1랜드패턴을 포함하는 제1기판 하부 표면의 중심부에 접착제를 매개로 하여 제1반도체 칩이 실장되고 제1전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제1패키지 몸체가 제1솔더볼을 매개로 하여 역방향으로 실장되어 있으며; 상기 제1 랜드패턴상에 외부리드, 제2관통공, 제2전극연결단자 및 제2랜드패턴을 포함하는 제2기판 하부 표면의 중심부에 접착제를 매개로 하여 제2반도체 칩이 실장되고 제2전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제2패키지 몸체가 제2솔더볼을 매개로 하여 역방향으로 실장되어 있고; 상기 제2랜드패턴상에 제3관통공, 제3전극연결단자 및 제3랜드패턴을 포함하는 제3기판 하부 표면의 중심부에 접착제를 매개로 하여 제3반도체 칩이 실장되고 제3전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제3패키지 몸체가 제3솔더볼을 매개로 하여 역방향으로 실장되어 있는 점에 있다.
이하, 이 발명에 따른 반도체 장치(SOJ 패키지)의 하나의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 이 발명에 따른 반도체 장치의 일실시예를 나타내는 수직 단면도이다.
제2도를 참조하면, 주기판(21)의 하부 표면의 양끝단에 관통공(도시생략됨) 및 전극연결단자(23)를 포함하는 다수개의 랜드패턴(도시생략됨)이 형성되어 있고, 상기 주기판(21)의 상부 표면의 양끝단에 다수개의 볼 그리드 어레이(25)가 형성되어 있으며, 상기 주기판(21)의 볼 그리드 어레이(25)에 다수개의 솔더볼(26)이 실장되어 있다.
또한 상기 주기판(21)의 하부 표면의 중심부에 접착제(29)를 매개로 하여 반도체 칩(22)이 실장되어 있으며, 상기 반도체 칩(22)의 본딩패드(도시생락됨)와 전극연결단자(23)가 와이어(24)로 본딩된 후, EMC로 몰딩되어 패키지 몸체(20)를 형성하고 있다.
여기서 상기 전극연결단자(23)는 관통공과 랜드패턴을 전기적으로 접속함과 동시에 와이어(24)와 전기적으로 접속되어 있다.
상기한 구성은 제3도에 도시된 제2도의 일부 평면도를 참조하면 좀더 명확히 이해될 수 있다.
제3도를 참조하면, 주기판(21)상에 길이방향으로 랜드패턴(27)과 관통공(28)이 형성되어 전극연결단자(23)에 의해 상호 전기적으로 접속되어 있으며, 상기 전극연결단자(23)의 끝단에 길이방향으로 패키지 몸체(20)가 마련되어 있다.
제4도는 이 발명에 따른 반도체 장치의 다른 실시예를 나타내는 수직 단면도이다.
제4도를 참조하면, 상기 반도체 장치는 인쇄회로기판(31)의 하면에 적어도 하나의 반도체 칩(32)이 탑재되어 있고, 상기 반도체 칩(32)의 본딩패드(도시생략됨)와 인쇄회로기판(31)의 전극연결단자(33) 사이가 와이어(34)로 본딩되어 있으며, 상기 반도체 칩(32) 및 와이어(34)의 접속부가 봉지 수지로 봉지되어 패키지 몸체(30)를 형성하고 있다.
또한 상기한 구성의 반도체 장치는 최종 실장공정에서 인쇄회로기판(31)이 역으로 실장되도록 하며, 이 기판의 단자는 관통공에 의해 외부 단자와 접속되며, 상기 인쇄회로기판(31)의 상면에 적어도 하나의 상기 반도체 장치가 적층되며, 상기 각각의 반도체 장치는 솔더볼(36)을 매개로 층간 접속을 하여 외부 단자인 리드(38)에 의해 또 다른 인쇄회로기판상에 실장되도록 하여 3차원 구조의 반도체 장치를 마련하도록 한다.
여기서 역방향에서 볼 때 상기 인쇄회로기판(31)의 상면에 반도체 칩(32)이 접착되는 다이패드부와 반도체 칩(32)과 패키지의 단자 사이를 연결하기 위한 와이어 본딩 패드부와 그리고 솔더볼로 형성된 솔더 범프 패드부는 카파 포일(Copper Foil)을 베이스로 하여 제6도에서와 같이 니켈 및 골드가 각각 5μm, 0.5μm의 두께로 도금이 되어 있어 와이어 본딩시 신뢰성 향상을 도모하고 있다.
마찬가지로 상기한 구성은 제5도에 도시된 제4도의 일부 평면도를 참조하면 좀더 명확히 이해될 수 있다.
제5도를 참조하면, 인쇄회로기판(31)상에 길이방향으로 랜드패턴(47)과 관통공(48)이 형성되어 전극연결단자(33)에 의해 상호 전기적으로 접속되어 있으며, 상기 관통공(48)에 외부 단자로 되는 리드(38)가 각각 접속되어 있고, 상기 전극연결단자(33)의 끝단에 길이방향으로 패키지 몸체(30)가 마련되어 있다.
이때, 상기 인쇄회로기판(31)의 외부 단자로 되는 리드(38)는 카파 또는 얼로이로 프래팅되어 있다.
한편, 솔더볼(36)이 실장되어 있는 볼 그리드 어레이(35)는 제6도에 도시된 제4도의 A영역의 부분 확대 단면도를 참조하면, 인쇄회로기판(41)상에 카파(copper)(42), 니켈(nickel)(43) 및 금(gold)(44)이 차례로 프래팅된 금속 도금층으로 되어 있으며, 상기 금속 도금층의 상부에는 원판형상의 솔더볼 실장부(37)가 마련되어 있다.
여기서 상기 인쇄회로기판(31)은 BT(Bismaleimidetriazine) 레진, 내열 에폭시 등의 내열성 기판을 사용하며, 니켈 프래팅 표면에는 0.5μm정도의 금(Au)이 도금되어 있다.
제7도 및 제8도는 이 발명에 따른 반도체 장치에 적용되는 반도체 기판의 상부 및 하부의 평면도를 각각 나타내고 있으며, 이들 도면은 랜드패턴이 형성되기 이전의 것임을 인지하여야 한다.
먼저, 제7도를 참조하면 인쇄회로기판(51)의 상면에는 솔더볼을 매개체로 하여 또 다른 인쇄회로기판을 실장할 수 있도록 단자부(55)가 원판형상으로 마련되어 있다.
다음, 제8도를 참조하면, 상기 원판형상의 단자부(55)와 일대일로 대응하도록 링형상의 관통공(52)이 마련되고, 이때 기판의 중앙부의 실선영역(53)은 몰딩영역을 나타내고 있다.
따라서 솔더볼을 매개체로 층간 접속되는 인쇄회로기판(51)의 상/하면이 관통공 또는 비어(via)홀로 도통되며, 상기 인쇄회로기판(51) 하면의 층간 접속단자(도시생략됨)는 관통공(52)과 연결되어 있으며, 차후 공정에서 솔더볼로 접속되는 그 이외의 전도부와 관통공 부분이 각각 솔더 레지스트로 도포된다.
상기한 SOJ 패키지는 하기의 일련의 공정에 의해 제조될 수 있으며, 그 제조공정을 제4도 내지 제8도를 참조하여 살펴보면 다음과 같다.
먼저, 제7도 및 제8도에 도시된 바와 같이 주기판(51)의 하부 표면과 상부 표면의 양끝단의 중심부에 관통공(52)을 형성한 후, 하부의 관통공(52)은 외부 접속단자로 되는 리드들이 접속될 수 있도록 링형상으로 형성하고, 상기 관통공(52)과 연결되는 상부 표면은 원판형상으로 마련한다.
여기서 상기 관통공을 포함하는 랜드부는 BGA 패키지를 적층형태로 마운트시에 정합이 용이하도록 중심부의 도체를 제거한 링형상을 하고 있으나, 반대쪽의 랜드부는 솔더볼을 마운트한 후 리플로우 솔더링시 용융 솔더가 반대쪽으로 흘러내리지 않도록 원판형으로 형성되어 있음을 인지하여야 한다.
그 다음 제6도에 도시된 바와 같이 프래팅 공정에 의해 상기 관통공(52)을 중심으로 카파(Cu), 니켈(Ni) 및 골드(Gu)를 차례로 도금하여 금속 도금층을 형성한다.
그 다음 제4도에 도시된 바와 같이 패턴닝 공정에 의해 상기 주기판(31)의 하부 및 상부 표면에 형성된 금속 도금층 주면에 랜드패턴, 전극연결단자 및 볼 그리드 어레이를 일정한 패턴 형상으로 마련한 후, 솔더 레지스터로 도포한다.
그 다음 상기 주기판(31)의 중앙에 접착제(39)를 매개로 하여 반도체 칩(32)을 실장하고, 상기 전극연결단자(33)와 와이어(34)로 본딩한 후, 패키지 몸체(30)를 형성한다.
여기서, 상기 주기판(31)의 중심부에는 반도체 칩(32)의 접착을 위한 다이패드부에 도전성 접착제(39)를 사용하여 칩을 접착하고 150℃ 정도의 온도에서 경화시킨 후, 금(Au)으로 된 금속세선을 이용하여 반도체 칩(32)의 본딩패드와 주기판(31)의 리드(38) 사이를 접속하는데 이때 가열판(heater block)의 온도는 170℃정도로 한다.
또한 상기 금속세선의 접속이 끝나면 EMC로 몰딩하고 솔더볼 실장공정으로 진행되는데 솔더볼을 통한 층간 접속은 랜드패턴을 통하여 이루어진다.
따라서 관통공이 마련되어 있는 볼 그리드 어레이(35)에 일정한 형태의 솔더볼(38)을 실장하면 BGA 패키지의 제조가 완료된다.
제9도는 이 발명에 따른 반도체 장치의 또다른 실시예를 나타내는 수직 단면도이다. 이 도면은 제4도에 도시된 BGA 패키지가 3차원 구조로 실장된 SOJ 패키지의 일례를 보여주고 있다.
여기서 주지할 사항으로는 인쇄회로기판의 상/하면의 랜드패턴의 형상이 다르기 때문에 제5도와 같이 관통공(48)으로 기판 양면의 단자 사이를 연결하고 있다. 또한 몰드후 주기판은 하면이 위로 향하게 하여 플럭스를 랜드부 상부에 도포하고 솔더볼들을 랜드부상에 마운트한 후 리플로우 솔더링을 하여 범프를 형성하고 각각의 패키지를 단품으로 절단한 것들을 사용한다.
제9도를 참조하면 상기 반도체 장치는, 먼저 관통공, 전극연결단자 및 랜드패턴을 포함하는 주기판(61) 하부 표면의 중심부에 접착제를 매개로 하여 반도체 칩이 실장되고 전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 주패키지 몸체(60)가 역방향으로 실장된다.
다음, 상기 랜드패턴상에 제1관통공, 제1전극연결단자 및 제1랜드패턴을 포함하는 제1기판(71)의 하부 표면의 중심부에 접착제를 매개로 하여 제1반도체 칩이 실장되고 제1전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제1패키지 몸체(70)가 제1솔더볼(76)을 매개로 하여 역방향으로 실장된다.
그 다음 상기 제1랜드패턴상에 외부리드(88), 제2관통공, 제2전극연결단자 및 제2랜드패턴을 포함하는 제2기판 하부 표면의 중심부에 접착제를 매개로 하여 제2반도체 칩이 실장되고 제2전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제2패키지 몸체(80)가 제2솔더볼(86)을 매개로 하여 역방향으로 실장된다.
그 다음 상기 제2랜드패턴상에 제3관통공, 제3전극연결단자 및 제3랜드패턴을 포함하는 제3기판(91) 하부 표면의 중심부에 접착제를 매개로 하여 제3반도체 칩이 실장되고 제3전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제3패키지 몸체(90)가 제3솔더볼(96)을 매개로 하여 역방향으로 실장되어 3차원 구조의 반도체 장치로 형성된다.
따라서 상기와 같은 3차원 구조의 반도체 장치는 외부 단자로 되는 리드(88)가 표면 실장을 위해 J폼 또는 걸윙 등의 형상을 갖도록 절곡되어 주기판(도시 생략됨)상에 실장된다.
상기한 3차원 구조의 고밀도 실장 패키지의 외형은 SOJ 패키지로 되며 그 내부는 BGA 패키지를 적층하여 층간 접속을 행함으로써 제조된다.
즉, 리드가 있는 기판과 리드가 없는 기판을 별도로 조립한 뒤 상면(몰드가 된 쪽)을 위로 하고 솔더범프로 접속할 랜드부에 플럭스를 도포하고 리드가 있는 기판을 중심으로 적층한 후, 리플로우 솔더링하여 층간 접속을 한다. 이때 메모리 디바이스에 적용한다면 공통 단자는 공통으로 접속시키고, 별도로 구성되는 단자는 별도의 신호단자로 연결되도록 신호선을 설계하면 된다.
따라서 리플로우 솔더링후에는 리드가 있는 기판을 중심으로 반도체 봉지용 수지로 몰드후 175℃ 전후에서 5시간 정도 경화시킨 뒤 실장에 필요한 적절한 리드 형상을 갖도록 절단 및 절곡 가공하면 모든 공정이 완료된다.
상기한 바와 같이 이 발명에 따른 반도체 장치 및 그 제조방법은 종래의 BGA 패키지의 2차원적 평면실장의 범주를 벗어나서 3차원적 표면실장이 가능한 SOJ 패키지에 유용하게 적용되는 이점이 있으며, 현재 적용하고 있는 주기판상의 실장공정과 완전한 호환성을 유지함과 동시에 반도체 장치의 신뢰성 향상을 도모하는 등의 여러 가지 이점이 있다.
또한 이 발명은 SOJ 패키지 내부에 적층이 가능한 BGA 패키지를 이용하여 층간 접속을 행하는 3차원적 실장구조를 채택하여 실장효율을 향상하여 로코스화 및 대량생산이 가능한 반도체 장치를 제조할 수 있는 효과가 있다.
이와 같이 이 발명에 따른 반도체 장치 및 그 제조방법은 SOJ 패키지 내부에 적층이 가능한 BGA 패키지를 이용하여 층간 접속을 행하는 3차원적 실장구조로 제조되기 때문에 이 발명의 기술적 사상이 벗어나지 않는 범위내에서 본 실시예에 국한되지 않고 다양한 변조변화가 가능함은 자명하다.

Claims (10)

  1. 주기판의 하부 표면과 상부 표면의 양끝단의 중심부에 관통공을 형성하는 공정과; 상기 관통공을 중심으로 카파(Cu), 니켈(Ni) 및 골드(Gu)를 차례로 도금하여 금속 도금층을 형성하는 프래팅 공정과; 상기 주기판의 하부 및 상부 표면에 형성된 금속 도금층 주면에 랜드패턴, 전극연결단자 및 볼 그리드 어레이를 일정한 패턴 형상으로 마련하는 패턴닝 공정과; 상기 주기판의 중앙에 접착제를 매개로 하여 반도체 칩을 실장하고, 상기 전극연결단자와 와이어 본딩한 후, 패키지 몸체를 형성하는 공정과; 상기 볼 그리드 어레이에 일정한 형태의 솔더볼을 실장하는 공정을 구비함을 특징으로 하는 반도체 장치의 제조방법.
  2. 주기판의 하부 표면의 양끝단에 형성되어 있는 관통공 및 전극연결단자를 포함하는 다수개의 랜드패턴과, 상기 주기판의 상부 표면의 양끝단에 형성되어 있는 다수개의 볼 그리드 어레이와, 상기 주기판의 볼 그리드 어레이에 실장되어 있는 다수개의 솔더볼과, 상기 주기판의 하부 표면의 중심부에 접착제를 매개로 하여 반도체 칩이 실장되고 전극연결단자와 와이어 본딩되며 EMC로 몰딩되어 있는 패키지 몸체를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 인쇄회로기판의 하면에 적어도 하나의 반도체 칩이 탑재되어 있고, 상기 반도체 칩의 전극단자와 인쇄회로기판의 단자 사이가 와이어로 본딩되어 있으며, 반도체 칩 및 와이어의 접속부가 봉지 수지로 봉지가 되어 있는 반도체 장치에 있어서; 상기 인쇄회로기판은 역으로 실장되고, 이 기판의 단자는 관통공에 의해 외부단자와 접속되며, 상기 인쇄회로기판의 상면에 적어도 하나의 상기 반도체 장치가 적층되어 있으며, 상기 각각의 반도체 장치는 솔더볼을 매개로 층간접속을 하여 외부 단자인 리드에 의해 또 다른 인쇄회로기판상에 실장되는 3차원 구조의 반도체 장치.
  4. 제3항에 있어서, 인쇄회로기판은 BT(Bismaleimidetriazine) 레진, 내열 에폭시 등의 내열성 기판으로 표면에는 0.5μm정도의 금(Au)이 도금되어 있는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  5. 제3항에 있어서, 상기 솔더볼을 매개체로 접속되어 있는 인쇄회로기판의 단자부가 링 또는 원형인 것을 특징으로 하는 3차원 구조의 반도체 장치.
  6. 제3항에 있어서, 상기 솔더볼을 매개체로 층간 접속되는 인쇄회로기판의 상/하면이 관통공 또는 비어(via)홀로 도통되도록 하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  7. 제3항에 있어서, 상기 인쇄회로기판 하면의 층간 접속단자는 관통공과 연결되어 있으며, 솔더볼로 접속되는 그 이외의 전도부와 관통공 부분을 각각 솔더 레지스트로 도포하는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  8. 제3항에 있어서, 상기 인쇄회로기판의 외부 단자인 리드는 카파 또는 얼로이로 프래팅되어 있는 것을 특징으로 하는 3차원 구조의 반도체 장치.
  9. 관통공, 전극연결단자 및 랜드패턴을 포함하는 주기판 하부 표면의 중심부에 접착제를 매개로 하여 반도체 칩이 실장되고 전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 주패키지 몸체가 역방향으로 실장되어 있고; 상기 랜드패턴상에 제1관통공, 제1전극연결단자 및 제1랜드패턴을 포함하는 제1기판 하부 표면의 중심부에 접착제를 매개로 하여 제1반도체 칩이 실장되고 제1전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제1패키지 몸체가 제1솔더볼을 매개로 하여 역방향으로 실장되어 있으며; 상기 제1랜드패턴상에 외부리드, 제2관통공, 제2전극연결단자 및 제2랜드패턴을 포함하는 제2기판 하부 표면의 중심부에 접착제를 매개로 하여 제2반도체 칩이 실장되고 제2전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제2패키지 몸체가 제2솔더볼을 매개로 하여 역방향으로 실장되어 있고; 상기 제2랜드패턴상에 제3관통공, 제3전극연결단자 및 제3랜드패턴을 포함하는 제3기판 하부 표면의 중심부에 접착제를 매개로 하여 제3반도체 칩이 실장되고 제3전극연결단자와 와이어 본딩된 후, EMC로 몰딩되어 있는 제3패키지 몸체가 제3솔더볼을 매개로 하여 역방향으로 실장되어 있는 3차원 구조의 반도체 장치.
  10. 제9항에 있어서, 상기 외부 단자인 리드가 표면 실장을 위해 J폼 또는 걸윙 등의 형상을 갖도록 절곡된 것을 특징으로 하는 3차원 구조의 반도체 장치.
KR1019930024581A 1993-11-18 1993-11-18 반도체 장치 및 그 제조방법 KR970000214B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930024581A KR970000214B1 (ko) 1993-11-18 1993-11-18 반도체 장치 및 그 제조방법
CN94117079A CN1041254C (zh) 1993-11-18 1994-10-05 三维结构的半导体器件
US08/345,385 US5594275A (en) 1993-11-18 1994-11-18 J-leaded semiconductor package having a plurality of stacked ball grid array packages
JP6285124A JP2966300B2 (ja) 1993-11-18 1994-11-18 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930024581A KR970000214B1 (ko) 1993-11-18 1993-11-18 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR950015727A KR950015727A (ko) 1995-06-17
KR970000214B1 true KR970000214B1 (ko) 1997-01-06

Family

ID=19368383

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930024581A KR970000214B1 (ko) 1993-11-18 1993-11-18 반도체 장치 및 그 제조방법

Country Status (4)

Country Link
US (1) US5594275A (ko)
JP (1) JP2966300B2 (ko)
KR (1) KR970000214B1 (ko)
CN (1) CN1041254C (ko)

Families Citing this family (157)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
US5925928A (en) * 1994-09-30 1999-07-20 Siemens Aktiengesellschaft Data carrier card, assembly of at least two data carrier cards and method of accessing at least one of the data carrier cards
US5808872A (en) * 1994-11-15 1998-09-15 Nippon Steel Corporation Semiconductor package and method of mounting the same on circuit board
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JP2716012B2 (ja) * 1995-08-10 1998-02-18 日本電気株式会社 半導体パッケージ及びその実装方法
US5817530A (en) * 1996-05-20 1998-10-06 Micron Technology, Inc. Use of conductive lines on the back side of wafers and dice for semiconductor interconnects
JP3499392B2 (ja) * 1997-02-12 2004-02-23 沖電気工業株式会社 半導体装置
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10294423A (ja) 1997-04-17 1998-11-04 Nec Corp 半導体装置
JPH10294418A (ja) * 1997-04-21 1998-11-04 Oki Electric Ind Co Ltd 半導体装置
CN1080937C (zh) * 1997-09-23 2002-03-13 欣兴电子股份有限公司 球格阵列集成电路元件的印刷电路基板承载盘
US5956233A (en) * 1997-12-19 1999-09-21 Texas Instruments Incorporated High density single inline memory module
JP3853979B2 (ja) * 1998-06-16 2006-12-06 日東電工株式会社 半導体装置の製法
KR100265563B1 (ko) 1998-06-29 2000-09-15 김영환 볼 그리드 어레이 패키지 및 그의 제조 방법
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
US6051887A (en) * 1998-08-28 2000-04-18 Medtronic, Inc. Semiconductor stacked device for implantable medical apparatus
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
KR100290784B1 (ko) 1998-09-15 2001-07-12 박종섭 스택 패키지 및 그 제조방법
US6618267B1 (en) 1998-09-22 2003-09-09 International Business Machines Corporation Multi-level electronic package and method for making same
US6504241B1 (en) * 1998-10-15 2003-01-07 Sony Corporation Stackable semiconductor device and method for manufacturing the same
KR100302593B1 (ko) * 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
US6190425B1 (en) 1998-11-03 2001-02-20 Zomaya Group, Inc. Memory bar and related circuits and methods
US6295220B1 (en) 1998-11-03 2001-09-25 Zomaya Group, Inc. Memory bar and related circuits and methods
US8636648B2 (en) 1999-03-01 2014-01-28 West View Research, Llc Endoscopic smart probe
US10973397B2 (en) 1999-03-01 2021-04-13 West View Research, Llc Computerized information collection and processing apparatus
US6323060B1 (en) 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
USRE40112E1 (en) 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
JP3798597B2 (ja) 1999-11-30 2006-07-19 富士通株式会社 半導体装置
US6262895B1 (en) 2000-01-13 2001-07-17 John A. Forthun Stackable chip package with flex carrier
US6656765B1 (en) 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
US6404046B1 (en) * 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
US6424031B1 (en) 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
US6518659B1 (en) 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6667544B1 (en) 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US7298031B1 (en) 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US7129113B1 (en) 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
US20020043709A1 (en) * 2000-10-13 2002-04-18 Yeh Nai Hua Stackable integrated circuit
US6448506B1 (en) 2000-12-28 2002-09-10 Amkor Technology, Inc. Semiconductor package and circuit board for making the package
US6564454B1 (en) 2000-12-28 2003-05-20 Amkor Technology, Inc. Method of making and stacking a semiconductor package
US6730536B1 (en) 2001-06-28 2004-05-04 Amkor Technology, Inc. Pre-drilled image sensor package fabrication method
US6548759B1 (en) 2001-06-28 2003-04-15 Amkor Technology, Inc. Pre-drilled image sensor package
JP3925615B2 (ja) * 2001-07-04 2007-06-06 ソニー株式会社 半導体モジュール
US6486545B1 (en) * 2001-07-26 2002-11-26 Amkor Technology, Inc. Pre-drilled ball grid array package
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
US6790710B2 (en) 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US6496355B1 (en) 2001-10-04 2002-12-17 Avx Corporation Interdigitated capacitor with ball grid array (BGA) terminations
US20030234443A1 (en) * 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7202555B2 (en) * 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US7371609B2 (en) * 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US20040195666A1 (en) * 2001-10-26 2004-10-07 Julian Partridge Stacked module systems and methods
US20060255446A1 (en) * 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US20050009234A1 (en) * 2001-10-26 2005-01-13 Staktek Group, L.P. Stacked module systems and methods for CSP packages
US20050056921A1 (en) * 2003-09-15 2005-03-17 Staktek Group L.P. Stacked module systems and methods
US7053478B2 (en) * 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US6956284B2 (en) * 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7081373B2 (en) * 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6739879B2 (en) * 2002-07-03 2004-05-25 Intel Corporation Ball grid array circuit board jumper
JP4110992B2 (ja) 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3917946B2 (ja) * 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
JP4096774B2 (ja) 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP2004349495A (ja) 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US20040245615A1 (en) * 2003-06-03 2004-12-09 Staktek Group, L.P. Point to point memory expansion system and method
US7145226B2 (en) * 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
JP2005072523A (ja) * 2003-08-28 2005-03-17 Hitachi Ltd 半導体装置及びその製造方法
US7542304B2 (en) * 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
JP3877717B2 (ja) 2003-09-30 2007-02-07 三洋電機株式会社 半導体装置およびその製造方法
US6977431B1 (en) 2003-11-05 2005-12-20 Amkor Technology, Inc. Stackable semiconductor package and manufacturing method thereof
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US20070145548A1 (en) * 2003-12-22 2007-06-28 Amkor Technology, Inc. Stack-type semiconductor package and manufacturing method thereof
US7227249B1 (en) 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
US7009296B1 (en) 2004-01-15 2006-03-07 Amkor Technology, Inc. Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die
JP2005209882A (ja) * 2004-01-22 2005-08-04 Renesas Technology Corp 半導体パッケージ及び半導体装置
WO2005114730A1 (ja) 2004-05-20 2005-12-01 Spansion Llc 半導体装置の製造方法および半導体装置
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US20060033187A1 (en) * 2004-08-12 2006-02-16 Staktek Group, L.P. Rugged CSP module system and method
US20060043558A1 (en) * 2004-09-01 2006-03-02 Staktek Group L.P. Stacked integrated circuit cascade signaling system and method
US20060055024A1 (en) * 2004-09-14 2006-03-16 Staktek Group, L.P. Adapted leaded integrated circuit module
US20060072297A1 (en) * 2004-10-01 2006-04-06 Staktek Group L.P. Circuit Module Access System and Method
US20060108676A1 (en) * 2004-11-22 2006-05-25 Punzalan Nelson V Jr Multi-chip package using an interposer
JP2006179856A (ja) * 2004-11-25 2006-07-06 Fuji Electric Holdings Co Ltd 絶縁基板および半導体装置
US20060118936A1 (en) * 2004-12-03 2006-06-08 Staktek Group L.P. Circuit module component mounting system and method
KR100657158B1 (ko) * 2004-12-31 2006-12-12 동부일렉트로닉스 주식회사 실장 높이가 감소된 반도체 패키지 소자 및 그 제조 방법
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
US7309914B2 (en) * 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US20060175693A1 (en) * 2005-02-04 2006-08-10 Staktek Group, L.P. Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit
US7520052B2 (en) * 2005-06-27 2009-04-21 Texas Instruments Incorporated Method of manufacturing a semiconductor device
US7622313B2 (en) * 2005-07-29 2009-11-24 Freescale Semiconductor, Inc. Fabrication of three dimensional integrated circuit employing multiple die panels
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
US20070070608A1 (en) * 2005-09-29 2007-03-29 Skyworks Solutions, Inc. Packaged electronic devices and process of manufacturing same
US7576995B2 (en) * 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
JP4766240B2 (ja) 2005-11-08 2011-09-07 日本電気株式会社 ファイル管理方法、装置、およびプログラム
US20070158821A1 (en) * 2006-01-11 2007-07-12 Leland Szewerenko Managed memory component
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
JP5192825B2 (ja) 2006-01-17 2013-05-08 スパンション エルエルシー 半導体装置およびその製造方法、ならびに積層半導体装置の製造方法
US20070164416A1 (en) * 2006-01-17 2007-07-19 James Douglas Wehrly Managed memory component
US7663232B2 (en) * 2006-03-07 2010-02-16 Micron Technology, Inc. Elongated fasteners for securing together electronic components and substrates, semiconductor device assemblies including such fasteners, and accompanying systems
KR101037229B1 (ko) 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
US20070262429A1 (en) * 2006-05-15 2007-11-15 Staktek Group, L.P. Perimeter stacking system and method
SG172601A1 (en) 2006-05-19 2011-07-28 Sumitomo Bakelite Co Semiconductor device
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
US7622333B2 (en) * 2006-08-04 2009-11-24 Stats Chippac Ltd. Integrated circuit package system for package stacking and manufacturing method thereof
US7645638B2 (en) * 2006-08-04 2010-01-12 Stats Chippac Ltd. Stackable multi-chip package system with support structure
US8642383B2 (en) * 2006-09-28 2014-02-04 Stats Chippac Ltd. Dual-die package structure having dies externally and simultaneously connected via bump electrodes and bond wires
US7468553B2 (en) * 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7494843B1 (en) 2006-12-26 2009-02-24 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
JP2008141059A (ja) * 2006-12-04 2008-06-19 Nec Electronics Corp 半導体装置
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
TWI335070B (en) * 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
US20090141456A1 (en) * 2007-11-30 2009-06-04 Itt Manufacturing Enterprises, Inc. Multilayer, thermally-stabilized substrate structures
JP5187735B2 (ja) * 2008-01-29 2013-04-24 富士機械製造株式会社 Ｂｇａ型半導体部品の実装方法及び部品実装機の吸着ノズル
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US8547068B2 (en) 2008-09-18 2013-10-01 Samsung Sdi Co., Ltd. Protection circuit module and secondary battery including the protection circuit module
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
US8513792B2 (en) * 2009-04-10 2013-08-20 Intel Corporation Package-on-package interconnect stiffener
TWI469283B (zh) * 2009-08-31 2015-01-11 Advanced Semiconductor Eng 封裝結構以及封裝製程
US8198131B2 (en) * 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
CN101772262B (zh) * 2009-12-30 2013-09-18 友达光电(厦门)有限公司 电路板焊接结构与方法
TWI408785B (zh) * 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI419283B (zh) * 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8378477B2 (en) * 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US8680663B2 (en) * 2012-01-03 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reduced strain
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) * 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4700473A (en) * 1986-01-03 1987-10-20 Motorola Inc. Method of making an ultra high density pad array chip carrier
JP2507564B2 (ja) * 1988-11-16 1996-06-12 株式会社日立製作所 マルチチップ半導体装置とその製造方法
JPH0237761A (ja) * 1988-07-27 1990-02-07 Nec Corp 混成集積回路装置
US5311059A (en) * 1992-01-24 1994-05-10 Motorola, Inc. Backplane grounding for flip-chip integrated circuit

Also Published As

Publication number Publication date
CN1106164A (zh) 1995-08-02
US5594275A (en) 1997-01-14
JPH07183426A (ja) 1995-07-21
CN1041254C (zh) 1998-12-16
KR950015727A (ko) 1995-06-17
JP2966300B2 (ja) 1999-10-25

Similar Documents

Publication Publication Date Title
KR970000214B1 (ko) 반도체 장치 및 그 제조방법
US5241133A (en) Leadless pad array chip carrier
US5854512A (en) High density leaded ball-grid array package
US6803254B2 (en) Wire bonding method for a semiconductor package
US7312108B2 (en) Method for assembling a ball grid array package with two substrates
US5838061A (en) Semiconductor package including a semiconductor chip adhesively bonded thereto
KR20050002220A (ko) 적층형 볼 그리드 어레이 패키지 및 그 제조방법
EP0563264B1 (en) Leadless pad array chip carrier
KR100475337B1 (ko) 고전력칩스케일패키지및그제조방법
JP3450477B2 (ja) 半導体装置及びその製造方法
JP2003023133A (ja) リードフレームおよびそれを用いた樹脂封止型半導体装置ならびにその製造方法
KR100199286B1 (ko) 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지
KR100192758B1 (ko) 반도체패키지의 제조방법 및 구조
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100238197B1 (ko) 반도체장치
KR100390453B1 (ko) 반도체 패키지 및 그 제조방법
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
JPH08107127A (ja) 半導体装置
JP2002151627A (ja) 半導体装置、その製造方法および実装方法
KR19980034141A (ko) 비아 그리드 어레이 패키지
KR20100078957A (ko) 반도체 모듈
KR19990061323A (ko) 반도체 패키지
KR19980035064A (ko) 적층형 반도체 칩 패키지
KR19980025869A (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee