KR20050002220A - 적층형 볼 그리드 어레이 패키지 및 그 제조방법 - Google Patents

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Abstract

패키지 사이즈 및 높이를 감축시키면서 적층되는 패키지간의 전기적 연결 길이를 감축시킬 수 있는 적층형 BGA 패키지 및 그 제조방법을 개시한다. 개시된 본 발명의 적층형 BGA 패키지는, 적어도 하나의 칩을 포함하는 베이스 BGA(ball grid array) 패키지 및 상기 베이스 BGA 패키지 상에 적층되며, 적어도 하나의 칩을 포함하는 다수의 BGA 패키지를 포함한다. 상기 베이스 BGA 패키지와 그 상부에 적층되는 다수의 BGA 패키지는 솔더볼에 의하여 전기적으로 도통된다.

Description

적층형 볼 그리드 어레이 패키지 및 그 제조방법{Stack type Ball grid array package and method for manufacturing the same}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 적어도 하나의 칩을 포함하는 적층형 볼 그리드 어레이 패키지에 관한 것이다.
개인용 휴대 전자 제품을 비롯한 전자 기기들의 용량 및 속도가 증가되고, 그것의 사이즈 역시 소형화됨에 따라, 반도체 패키지 역시 대용량화, 고속화 및 경박단소형화 되어가는 추세이다.
현재에는 패키지의 사이즈를 감소시키기 위하여, 핀 대신 볼을 사용하는 볼 그리드 어레이 패키지(Ball grid array package : 이하, BGA 패키지) 및 칩의 크기를 크게 벗어나지 않는 범위내에서 조립될 수 있는 칩 스케일 패키지(chip scale package:CSP)가 제안되고 있다.
종래에는 단위 반도체 패키지당 실장 밀도를 높이면서, 하나의 패키지로서 다수의 기능을 수행할 수 있도록 적층형 패키지가 제안되고 있으며, 그 일예가 미합중국 특허 6,268,649에 개시되어 있다.
미합중국 특허 6,268,649호는 다수개의 BGA 패키지가 상하로 적층된 구조를 개시한다. 상기 특허에서, 단위 BGA 패키지는 기판과, 기판 상부의 중앙에 배치되는 몰딩된 반도체 칩과, 반도체 칩을 중심으로 양측 기판 저면에 배치되는 솔더볼을 포함하며, 상기 특허의 적층형 패키지는 이러한 구조의 단위 BGA 패키지가 솔더볼을 전기적 매개체로 이용하여 상하 적층되어 있다. 그러나, 상기한 적층형 BGA 패키지는 솔더볼이 반도체 칩 양측에 배치됨으로 인하여, 패키지 사이즈가 칩 사이즈보다 커지는 문제점이 있다. 또한, 단위 BGA 패키지의 높이는 하나의 반도체 칩의 높이와 비교할 때 월등히 크므로, 다수의 단위 BGA 패키지를 적층시, 패키지의 높이가 증대되는 문제점이 있다.
이에 따라, 종래에는 다수의 패키지를 적층하면서 패키지의 사이즈 및 높이를 줄일 수 있도록 유연성 기판(flexible substrate)을 사용하는 기술이 개시되었으며, 상기 기술은 대한민국 등록실용신안 공보 제283907호에 개시되었다. 이에 대하여 보다 자세히 살펴보면, 도 1에 도시된 바와 같이, 적층형 패키지는 유연성 기판(20)을 사이에 두고 적층되는 제 1 및 제 2 패키지(10,30)를 포함한다. 제 1 및 제 2 패키지(10,30)는 반도체 칩(도시되지 않음)을 포함하는 몸체(12,32)와 몸체 외부로 돌출된 솔더볼(14,34)을 포함하며, 제 1 및 제 2 패키지(10,30)의 솔더볼(14,34)은 서로 마주하도록 배치된다. 유연성 기판(20)은 제 1 및 제 2 패키지(10,30)의 솔더볼(14,34) 사이에 개재되는 제 1 부분과, 제 1 부분으로부터 연장되어 제 2 패키지의 측면을 감싸면서 제 2 패키지(30)의 몸체 표면과 접착되는 제 2 부분을 포함한다. 이때, 제 2 부분에는 외부 접속 단자(40)가 설치된다.
이와같은 적층형 BGA 패키지는 칩 하부에 솔더 볼이 형성되므로, 패키지 사이즈를 줄일 수 있으며 개별 패키지의 용량을 증가시킬 수 있다는 장점을 갖는다.
그러나, 상기한 유연성 기판(20)을 사용하는 BGA 패키지는 상부 패키지(제 1 패키지)와 하부 패키지(제 2 패키지)간에 전기적 연결 길이(신호 전달 경로)가 길어지는 단점이 있다. 아울러, 별도의 유연성 기판을 사용해야 하는 번거러움까지 따른다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 패키지 사이즈를 감축시키면서 적층되는 패키지간의 전기적 연결 길이를 감축시킬 수 있는 적층형 BGA 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 높이를 증대시키지 않고도 실장 밀도를 개선시킬 수 있는 적층형 BGA 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 적층형 BGA 패키지의 제조방법을 제공하는 것이다.
도 1은 종래의 유연성 기판을 이용한 적층형 BGA 패키지를 나타낸 단면도이다.
도 2는 본 발명의 일실시예에 따른 멀티 칩을 포함하는 적층형 BGA 패키지를 나타낸 단면도이다.
도 3은 도 2의 단위 BGA 패키지를 나타낸 단면도이다.
도 4는 도 2의 회로층을 나타낸 평면도이다.
도 5a 및 도 5b는 도 2의 회로층 부분을 확대하여 보여주는 단면도이다.
도 6은 도 2의 인쇄 회로 기판의 저면을 보여주는 평면도이다.
도 7a 내지 도 7c는 본 발명의 일실시예에 따른 단위 BGA 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8a 및 도 8b는 본 발명의 일실시예에 따른 적층형 BGA 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 9는 종래의 멀티 칩을 갖는 BGA 패키지를 나타낸 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 적층형 BGA 패키지를 나타낸 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100, 200 : 적층형 BGA 패키지 101, 201 : 인쇄 회로 기판
103, 105, 203, 205 : 반도체 칩 103a,105a,203a,205a : 본딩 패드
107, 207 : 접착제 109, 209 : 와이어 본딩 패드
111a,111b,211,211a,211b : 와이어 113, 213: 봉지체
115,116,215,216 : 솔더볼 120, 220 : 회로층
121,130 : 솔더볼 안착 패드 123, 135 : 도전 패턴
140, 240 : 밀봉제
상기한 본 발명의 목적을 달성하기 위한 적층형 BGA 패키지는, 적어도 하나의 칩을 포함하는 베이스 BGA(ball grid array) 패키지 및 상기 베이스 BGA 패키지상에 적층되며, 적어도 하나의 칩을 포함하는 다수의 BGA 패키지를 포함한다. 상기 베이스 BGA 패키지와 그 상부에 적층되는 다수의 BGA 패키지는 솔더볼에 의하여 전기적으로 도통된다.
또한, 본 발명의 다른 실시예에 따르면, 제 1 내지 제 n 패키지가 순차적으로 적층,연결된 적층형 BGA 반도체 패키지로서, 상기 제 1 내지 제 n 패키지는, 상면에 와이어 본딩 패드가 배열되고 저면에 솔더볼 안착 패드가 배열된 인쇄 회로 기판과, 상기 인쇄 회로 기판의 상면에 부착되고 상면에 본딩 패드가 배열되어 있는 적어도 하나의 반도체 칩과, 상기 인쇄 회로 기판의 와이어 본딩 패드와 상기 반도체 칩의 본딩 패드를 연결하는 와이어와, 상기 와이어 본딩 패드, 본딩 패드 및 와이어를 감싸도록 상기 인쇄 회로 기판의 소정 부분에 형성되는 봉지체, 및 상기 인쇄 회로 기판의 저면에 부착되는 솔더볼을 포함한다. 이러한 제 1 내지 제 n-1 패키지의 상부에, 상기 최상부 반도체 칩과 전기적으로 연결되도록 회로층이 부착되고, 상기 회로층은 상부에 적층되는 패키지의 솔더볼과 전기적으로 연결된다.
상기 적어도 하나의 반도체 칩은 소자가 형성된 면이 상부를 향하도록 부착되는 것이 바람직하고, 상기 제 1 내지 제 n-1 패키지들의 봉지체는 최상부에 부착되는 반도체 칩의 표면이 노출되도록 형성되는 것이 바람직하다.
상기 회로층은 솔더볼 안착 패드 및 상기 솔더볼 안착 패드와 반도체 칩의 본딩 패드를 연결하는 도전 패턴을 구비하는 테이프이거나, 상기 회로층의 솔더볼 안착 패드와 도전 패턴은 상기 반도체 칩의 본딩 패드와 일체로 구성될 수 있다.
또한, 상기 회로층의 솔더볼 안착 패드는 상기 기판 저면의 솔더볼 안착 패드와 대응되도록 배치되고, 상기 솔더볼은 회로층의 솔더볼 안착 패드 및 기판의 솔더볼 안착 패드와 콘택되도록 부착된다.
한편, 상기 제 n 패키지의 봉지체는 해당 패키지내의 최상부에 부착되는 칩의 표면을 덮도록 형성됨이 바람직하다.
또한, 상기 제 1 내지 제 n 패키지 각각은 동일 수 또는 서로 다른 수의 반도체 칩을 포함힐 수 있고, 상기 제 2 내지 제 n 패키지의 솔더볼은 밀봉제에 의하여 봉지될 수 있다.
본 발명의 적층형 BGA 패키지의 제조방법은 다음과 같다. 먼저, 적어도 하나의 반도체 칩을 구비하는 BGA 패키지를 준비한다. 그러고 난다음, 상기 BGA 패키지 상부에 상기 반도체 칩과 전기적으로 연결되도록 회로층을 형성한다. 그후, 상기 회로층 상부에 다른 BGA 패키지를 적어도 하나 적층시킨다. 이때, 이들 BGA 패키지는 상기 회로층 및 솔더볼에 의해서 전기적으로 도통되며, 회로층상에 적층되는 적어도 하나의 BGA 패키지 역시, 상기와 같이 회로층 및 솔더볼에 의해 적층된다.
상기 BGA 패키지를 준비하는 단계는, 상면에 와이어 본딩 패드가 배열되어 있고, 저면에 솔더볼 안착 패드를 구비한 인쇄 회로 기판을 제공하는 단계와, 상기 인쇄 회로 기판의 상면에, 본딩 패드를 구비한 제 1 반도체 칩을 부착하는 단계와, 상기 제 1 반도체 칩의 본딩 패드와 상기 인쇄 회로 기판의 와이어 본딩 패드를 와이어로 본딩하는 단계와, 상기 제 1 반도체 칩 상부에, 본딩 패드를 구비한 제 2 반도체 칩을 부착하는 단계와, 상기 제 2 반도체 칩의 본딩 패드와 상기 인쇄 회로 기판의 와이어 본딩 패드를 와이어로 본딩하는 단계와, 상기 인쇄 회로 기판의 와이어 본딩 패드, 제 1 및 제 2 반도체 칩의 본딩 패드 및 와이어를 보호하도록 인쇄 회로 기판의 소정 부분에 봉지체를 형성하는 단계, 및 상기 인쇄 회로 기판의 뒷면에 솔더볼을 솔더링하는 단계를 포함한다.
상기 회로층을 형성하는 단계는, 솔더볼 안착 패드 및 상기 솔더볼 안착 패드와 상기 제 2 반도체 칩의 본딩 패드를 연결시키기 위한 도전 패턴을 갖는 테이프를 상기 BGA 패키지 상부에 부착한다.
또한, 상기 회로층을 형성하기 위한 다른 방법으로는 상기 제 2 반도체 칩의 본딩 패드의 형성과 동시에 솔더볼 안착 패드와, 솔더볼 안착 패드 및 본딩 패드를 연결하는 도전 패턴을 형성한다.
상기 최상부에 적층되는 BGA 패키지의 봉지체를 형성하는 단계는, 상기 제 2 칩 표면이 덮히도록 봉지체를 형성하는 것이 바람직하다. 상기 솔더볼을 솔더링하는 단계 이후에, 상기 패키지와 패키지간을 연결하는 솔더볼을 밀봉제로 봉지하는 단계를 더 포함할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 실시예의 반도체 패키지(200)는 도 2에 도시된 바와 같이, 적층된 다수의 단위 BGA 패키지(100a,100b,100c,100d)를 포함한다. 적층된 각각의 단위 BGA 패키지(100a∼100d)는 적어도 하나의 반도체 칩, 예를 들어 각각 2개의 적층된 반도체 칩(103,105)을 포함할 수 있다. 적층된 단위 BGA 패키지(100a∼100d)는 솔더볼(115,116)에 의하여 전기적으로 도통되며, 이러한 솔더볼(115,116)에 의하여 각각의 BGA 패키지(100a∼100d)내의 반도체 칩(103,105)에 외부 신호가 인가된다.
도 3을 참조하여 단위 BGA 패키지(100a∼100d)를 보다 자세히 설명하면, 단위 BGA 패키지(100a∼100d)는 인쇄 회로 기판(101)을 포함하며, 인쇄 회로 기판(101) 상부에 적어도 하나의 반도체 칩, 바람직하게는 불량이 발생되지 않을 만큼의 수, 예를 들어, 2 내지 3개의 반도체 칩이 적층될 수 있다. 본 실시예에서는 예를 들어 2개의 반도체 칩이 적층되어 있으며, 그중 하부 반도체 칩을 제 1 칩(103), 상부 반도체 칩을 제 2 칩(105)라 한다. 이러한 제 1 칩(103) 및 제 2 칩(105)은 소자가 형성된 면이 상부를 향하도록 순차적으로 적층 및 부착되어 있다. 또한, 제 1 및 제 2 칩(103,105)은 상부 가장자리에 다수의 본딩 패드(103a,105a)가 배열되어 있을 수 있고, 이들 칩(103,105)은 접착층(107)을 사이에 두고 접착된다. 여기서, 접착층(107)은 제 1 칩(103)의 본딩 패드(103a)들이 노출될 수 있도록 형성된다. 또한, 제 1 및 제 2 칩(103,105)의 본딩 패드들(103a,105a)은 인쇄 회로 기판(101) 가장자리 부분에 위치한 와이어 본딩 패드(109)와 와이어(110a,110b)에 의하여 각각 연결되고, 본딩 패드들(103a,105a),와이어 본딩 패드(109) 및 와이어(110a,110b)는 봉지체(113)에 의해 밀봉된다. 이때, 최상부에 적층되는 BGA 패키지(100d)는 제 2 칩(105, 최상부에 위치하는 칩)의 표면이 덮혀지도록 봉지됨이 바람직하고, 그 외의 단위 BGA 패키지(100a,100b,100c)는 제 2 칩(105, 최상부에 위치하는 칩) 표면이 노출되도록 봉지됨이 바람직하다.
노출된 제 2 칩(105)의 표면에 회로층(120)이 형성된다. 회로층(120)은 도 4에 도시된 바와 같이, 솔더볼 안착 패드(121)와, 이 솔더볼 안착 패드(121)와 제 2 반도체 칩(105)의 본딩 패드(105a)간을 연결시키기 위한 도전 패턴(123)을 포함한다. 다수의 솔더볼 안착 패드(121) 및 도전 패턴(123) 각각은 인접하는 다른 솔더볼 안착 패드(121) 및 도전 패턴(123)과 전기적으로 절연되도록 소정 거리만큼 이격된다.
이때, 회로층(120)은 도 5a에서와 같이 솔더볼 안착 패드(121) 및 도전 패턴(123)이 형성된 일종의 테이프(tape)일 수 있다. 이러한 경우, 도전 패턴(123)은 본딩 패드(105a)와 콘택되도록 회로층(120) 외부로 연장된다. 이러한 회로층(121)의 솔더볼 안착 패드(121)상에는 솔더볼(121)이 부착되고, 솔더볼(121)은 도전 패턴(123)에 의해 본딩 패드(105a)와 전기적으로 연결된다.
또한, 회로층(120)은 도 5b에 도시된 바와 같이, 반도체 칩(105)과 일체로 구성될 수 있다. 즉, 반도체 칩 제조 공정에서, 본딩 패드(105a)를 형성하기 위한 금속 배선 공정시, 솔더볼 안착 패드(121)와 도전 패턴(123)이 동시에 패터닝되어, 본딩 패드(105a) 형성과 동시에 회로층(120)이 형성될 수 있다. 이러한 방식을 라우팅(routing) 방식이라 하며, 라우팅 방식은 별도의 테이프를 부착하는 공정 및 별도의 포토리소그라피 공정이 요구되지 않고 간단한 방식으로 회로층(120)을 구현할 수 있다는 장점이 있다.
한편, 각각의 인쇄 회로 기판(101)의 저면에도 도 6에 도시된 바와 같이, 솔더볼이 안착되어질 안착 패드(130)와, 솔더볼 안착 패드(130)와 인쇄 회로 기판(101)상에 위치한 와이어 본딩 패드(109)간을 전기적으로 연결시키기 위한 홀(133) 및 도전 패턴(135)이 형성되어 있다. 홀(133)은 와이어 본딩 패드(109)와 안착 패드(130)간을 연결시키기 위하여 인쇄 회로 기판(101)을 관통하는 홀이며, 홀(133)내에는 도전물(도시되지 않음)이 삽입되어 있다. 도전 패턴(135)은 홀(133)내에 삽입된 도전물과 안착 패드(130)간을 연결하는 경로이며, 각각의 도전 패턴(135)들은 소정 간격을 두고 이격된다. 이때, 기판(101) 저면의 솔더볼 안착 패드(130)와 회로층(120)의 솔더볼 안착 패드(121)는 서로 대응하도록 형성되어야 한다.
단위 BGA 패키지의 인쇄 회로 기판(101)의 저면에 솔더볼(115,116)이 부착된다. 솔더볼(115,116)은 인쇄 회로 기판(101)의 솔더볼 안착 패드(130) 또는 인쇄 회로 기판(101)의 솔더볼 안착 패드(130) 및 회로층(120)의 솔더볼 안착 패드(121)와 동시에 콘택되도록 솔더링된다. 여기서, 최하부 패키지(100a, 베이스 패키지)의 솔더볼(115)은 이후 회로 보드(도시되지 않음)에 삽입,고정될 수 있도록 밀봉되지 않은 상태로 이용되는 한편, 상,하부 BGA 패키지(100b,100c,100d)간을 연결하는 솔더볼(116)은 밀봉제(140)에 의해 봉지되는 것이 바람직하다. 이는, 솔더볼(116)에가해는 스트레스를 분산시켜, 패키지의 신뢰성을 개선하고, 노출되는 회로층(120)을 보호하기 위함이다. 이러한 솔더볼(115,116)에 의하여 적층된 BGA 패키지(100a∼100d)는 상호 전기적으로 도통된다.
이와같이 구성된 단위 BGA 패키지의 제조방법을 설명한다.
먼저, 도 7a에 도시된 바와 같이, 기판(101) 상에 제 1 칩(103)을 예를 들어 접착제(도시되지 않음)등에 의해 부착한다. 인쇄 회로 기판(101)의 저면에는 도 6과 같이 솔더 볼 안착 패드(130) 및 도전 패턴(135)이 형성되어 있고, 상면 가장자리에 와이어 본딩 패드(109)가 형성되어 있다. 제 1 칩(103)은 상부 가장자리에 본딩 패드(103a)를 구비하고 있으며, 이러한 제 1 칩(103)은 소자 형성면이 상부를 향하면서 기판(101)의 와이드 본딩 패드(109)가 노출될 수 있도록 인쇄 회로 기판(101)에 부착된다. 그후, 본딩 패드(103a)와 와이어 본딩 패드(109)가 연결되도록 와이어(111a)로 본딩한다.
그후, 도 7b에 도시된 바와 같이, 접착층(107)을 이용하여 제 1 칩(103)상에 제 2 칩(105)을 부착한다. 이때, 제 2 칩(105) 역시 상부 가장자리에 본딩 패드(105a)를 구비하고 있으며, 제 2 칩(105)의 배면과 제 1 칩(103)의 상면이 접촉되도록 부착한다. 여기서, 제 2 칩(105)은 제 1 칩(103)과 동일한 기능을 수행하거나, 전혀 다른 기능을 수행할 수 있다. 그 후, 제 2 칩(105)의 패드(105a)와 인쇄 회로 기판(101)의 와이어 본딩 패드(109) 사이에 와이어(111b)를 연결하여, 제 2 칩(105)과 인쇄 회로 기판(101)을 전기적으로 도통시킨다.
다음, 도 7c에서와 같이, 칩들(103,105)과 와이어(111a,111b)를 외부 환경으로부터 보호하기 위하여 몰딩 수지를 이용하여 칩(103,105) 양측부에 봉지체(113)를 형성한다. 이때, 추가 BGA 패키지의 적층을 고려하여, 최상부의 칩 즉, 제 2 칩(105) 표면이 노출되도록 봉지체(113)를 형성함이 바람직하다.
그후, 인쇄 회로 기판(101) 저면의 솔더볼 안착 패드(130) 각각에 제 1 및 제 2 칩(103,105)의 입출력 리드 역할을 하는 솔더볼(115)을 솔더링한다. 이와같이 하여 단위 BGA 반도체 패키지(100)를 완성한다. 상기 도 7c에서 도시된 BGA 반도체 패키지는 적층형 BGA 반도체 패키지에서 최하단에 형성되는 BGA 패키지(100a)를 나타낸 것이고, 중간에 형성되는 BGA 반도체 패키지(100b,100c,100d)의 솔더볼(115)은 봉지체(140)에 의해 밀봉된다. 한편, 최상단에 부착되는 BGA 패키지는 더 이상 상부에 패키지가 적층되지 않으므로, 제 2 칩(105) 표면이 덮혀지도록 봉지체(113)가 형성된다(도 2 참조).
이와같이 형성된 단위 BGA 패키지를 이용하여 적층형 BGA 패키지를 형성하는 방법은 다음과 같다.
도 8a를 참조하면, 상기와 같은 방식으로 형성된 단위 BGA 패키지(100a) 상부, 즉 봉지체(113)에 의하여 노출된 제 2 칩(105) 상면에 회로층(120)을 형성한다. 이때, 회로층(120)은 도 4에 도시된 것과 같이, 솔더볼 안착 패드(121) 및 도전 패드(123)를 포함할 수 있으며, 도 5a에서와 같이 테이프 형태이거나, 도 5b에서와 같이, 칩(105)의 본딩 패드(105a)와 일체일 수 있다.
그후, 도 8b에서와 같이, 회로층(120)이 형성된 단위 BGA 패키지(100a: 베이스 패키지) 상부에 솔더볼(116)을 사이에 두고 다른 단위 BGA 패키지(100b)를 적층한다. 이때, 적층되는 단위 BGA 패키지(100b, 이하, 상부 BGA 패키지)는 패키지 테스트가 완료된 상태이며, 하부에 위치하는 베이스 BGA 패키지(100a)와 동일한 구성을 갖거나 다른 구성을 가질 수 있다. 이때, BGA 패키지(100a,100b) 사이에 개재되는 솔더볼(116)은 회로층(120)의 솔더볼 안착 패드(121)와 접촉되면서, 상부 BGA 패키지(100b)의 인쇄 회로 기판(101) 저면의 솔더볼 안착 패드(130)와 동시에 콘택되어, 상,하부 BGA 패키지를 전기적으로 도통시킨다. 그후, 솔더볼(116)에 가해지는 스트레스를 분산 및 회로층(120)을 보호하기 위하여, 상하 BGA 패키지(100,100a) 사이에 개재되는 솔더볼(116)을 밀봉제(140)에 의하여 몰딩한다.
그후, 상부 BGA 패키지 상에 또 다른 단위 BGA 패키지를 상기와 동일한 방식으로 적층할 수 있다.
여기서, 최상단에 적층되는 단위 BGA 패키지의 경우, 제 2 칩(최상단에 배치되는 칩:105) 상부에 회로층(120)을 형성하지 않아도 되며, 제 2 칩(105) 표면을 덮도록 봉지체(130)를 형성해주어야 한다.
이와같이 형성된 적층형 BGA 반도체 패키지는 반도체 칩 하단에 솔더볼이 부착됨에 따라, 칩 사이즈 형태로 패키지를 구현할 수 있으며, 별도의 유연성 기판을 사용하지 않고도 다층의 BGA 패키지를 형성할 수 있어 신호 지연으로 인한 신뢰성 저하를 방지할 수 있다.
또한, 본 발명의 적층형 BGA 반도체 패키지의 경우, 적어도 하나의 반도체 칩을 포함하는 BGA 패키지를 다수개 적층하므로써, 하나의 반도체 칩을 포함하는 BGA 패키지를 다수개 적층하는 패키지 보다 높이를 크게 감축시킬 수 있으며, 적층수율을 개선할 수 있다. 이에 대하여 보다 자세히 설명하면, 도 9와 같이, 하나의 봉지체(60)내에 적층하고자 하는 모든 칩(52a∼52e)이 적층되는 경우, 어느 하나의 반도체 칩(52a∼52e)에 불량이 발생되면 그 패키지는 불량이 되어 버린다. (여기서, 미설명 부호 50은 기판, 54는 접착제, 56은 와이어 및 65는 솔더볼이다.) 그러나, 본 실시예와 같이, 하나의 패키지내에 불량이 발생되지 않을 만큼의 수의 반도체 칩을 실장하고, 이러한 패키지를 다수개 적층하게 되면, 상기 도 9의 패키지보다 단위 BGA 패키지당 불량 발생 비율이 적다. 뿐만 아니라, 각각에 적층되는 단위 BGA 패키지는 적층전 패키지 테스트가 완료된 상태이므로, 다수개를 적층하여 패키지를 구성한다 하여도 불량이 발생될 확률이 적다.
이하 도 10을 참조하여 본 발명의 다른 실시예에 따른 적층형 BGA 반도체 패키지를 설명한다.
본 실시예에 따른 적층형 BGA 패키지(200)는, 도 10에 도시된 바와 같이, 다수개 적층된 BGA 패키지(200a∼200d)를 포함한다. 여기서, 최하단에 위치하는 BGA 패키지(200a)를 제 1 BGA 패키지라 명명하며, 상부에 적층된 패키지들을 순차적으로 제 2, 제 3 및 제 4 BGA 패키지(200b,200c,200d)라 명한다.
제 1 내지 제 4 BGA 패키지(200a∼200d)는 각각 서로 다른 수의 반도체 칩을 포함할 수 있다. 예를 들어, 본 실시예에서는 제 1 및 제 4 BGA 패키지(200a,200d)는 각각 하나의 반도체 칩(203)을 포함하는 반면, 제 2 및 제 3 BGA 패키지(200b,200c)는 다수의 반도체 칩, 바람직하게는 2개의 반도체 칩(203,205)을 포함한다. 이때, 제 1 및 제 4 BGA 패키지(200a,200d) 역시 각기 다른 수의 반도체칩을 포함할 수 있으며, 제 2 및 제 3 BGA 패키지(200b,200c) 역시 각기 다른 수의 반도체 칩을 포함할 수 있다.
제 1 및 제 4 BGA 패키지(200a,200d)는 예를 들어 1개의 반도체 칩(203)이 부착된 인쇄 회로 기판(201)을 포함한다. 반도체 칩(203)은 상부 가장자리에 본딩 패드(203a)를 포함하고 있으며, 인쇄 회로 기판(201) 역시 상부 가장자리에 와이어 본딩 패드(209)를 포함하고 있다. 본딩 패드(203a)와 와이어 본딩 패드(209)는 와이어(211)에 의하여 연결되고, 본딩 패드(203a), 와이어 본딩 패드(209) 및 와이어(211)를 보호하기 위하여 인쇄 회로 기판(201) 상부에 봉지체(213)가 형성된다. 이때, 제 1 BGA 패키지(200a)의 경우, 상부에 제 2 BGA 패키지(200b)가 접착될 것을 감안하여, 반도체 칩(203)의 상부면이 노출되도록 봉지체(213)가 형성된다. 한편, 제 4 BGA 패키지(200d)의 경우, 상부에 어떠한 패키지도 적층되지 않으므로, 반도체 칩(203) 표면이 모두 덮혀지도록 봉지체(213)가 형성된다. 인쇄 회로 기판(201)의 저면에 전기 접속 단자로서, 다수의 솔더볼(215)이 부착된다. 솔더볼(215)은 반도체 칩(203)의 저면에 위치하도록 함이 바람직하다. 이때, 제 4 패키지(200d)의 솔더볼(216)은 밀봉제(240)에 의하여 밀봉됨이 바람직하다. 아울러, 상부에 제 2 BGA 패키지(200b)가 부착될 제 1 BGA 패키지(200a) 상면에는 도 4와 같은 회로층(120)이 형성된다.
제 2 및 제 3 BGA 패키지(200b,200c)는 상기 실시예 1의 단위 BGA 패키지의 구성과 같이, 인쇄 회로 기판(201), 적층된 제 1 및 제 2 칩(203,205), 인쇄 회로 기판(201)의 와이어 본딩 패드(209)와 제 1 및 제 2 칩(203,205)의 본딩패드(203a,205a)를 연결하는 와이어(211a,211b), 인쇄 회로 기판(201)의 측부를 봉지하는 봉지체(213) 및 인쇄 회로 기판(201)의 저면과 콘택되는 솔더볼(216)을 포함한다.
이와같이, 적층형 BGA 패키지내에 실장되는 서로 다른 수의 반도체 칩을 실장하여도, 동일한 효과를 발휘할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의한 적층형 BGA 패키지는 적어도 하나의 칩을 포함하는 다수의 적층된 BGA 패키지로 구성된다. 적층된 BGA 패키지는 솔더볼에 의해 전기적으로 도통된다. 이때, 솔더볼은 반도체 칩과 대응하는 부분에 형성되므로, 적층형 BGA 패키지의 사이즈를 칩 사이즈로 감축시킬 수 있다.
아울러, 솔더볼을 매개로 다수의 BGA 패키지를 적층하므로써, 별도의 유연성 기판을 사용하지 않아도 되므로, 전기적 연결 길이를 줄일 수 있다.
또한, 적어도 하나, 바람직하게는 불량이 발생되지 않을 만큼의 반도체 칩을 포함하는 BGA 패키지를 다수개 적층함에 따라, 실장 밀도를 줄일 수 있을 뿐만 아니라, 하나의 패키지내에 원하는 모든수의 칩을 실장할 때 보다 불량률을 줄일 수 있다.
아울러, BGA 패키지간을 도통시키는 솔더볼은 밀봉제에 의해 봉지되어 있으므로, 볼에 가해지는 스트레스를 줄일 수 있고, 하부 BGA 패키지의 회로층을 보호할 수 있어, 패키지 신뢰성이 개선된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (29)

  1. 적어도 하나의 칩을 포함하는 베이스 BGA(ball grid array) 패키지; 및
    상기 베이스 BGA 패키지 상에 적층되며, 적어도 하나의 칩을 포함하는 다수의 BGA 패키지를 포함하며,
    상기 베이스 BGA 패키지와 그 상부에 적층되는 다수의 BGA 패키지는 솔더볼에 의하여 전기적으로 도통되는 것을 특징으로 하는 적층형 BGA 패키지.
  2. 제 1 항에 있어서, 상기 베이스 패키지 및 베이스 패키지 상에 적층되는 각각의 BGA 패키지는,
    표면에 와이어 본딩 패드가 배열되고, 뒷면에 상기 와이어 본딩 패드와 전기적으로 연결되는 솔더볼 안착 패드가 배열된 인쇄 회로 기판,
    상기 인쇄 회로 기판의 표면에 부착되며, 본딩 패드를 포함하는 적어도 하나의 반도체 칩,
    상기 반도체 칩의 본딩 패드와 상기 인쇄 회로 기판의 와이어 본딩 패드를 연결하는 와이어,
    상기 와이어 본딩 패드, 본딩 패드 및 와이어를 감싸도록 인쇄 회로 기판의소정 부분에 형성되는 봉지체, 및
    상기 인쇄 회로 기판의 저면의 솔더볼 안착 패드에 부착되는 솔더볼을 포함하는 것을 특징으로 하는 적층형 BGA 패키지.
  3. 제 2 항에 있어서, 상기 적어도 하나의 반도체 칩은 소자가 형성된 면이 상부를 향하도록 부착되는 것을 특징으로 하는 적층형 BGA 패키지.
  4. 제 2 항에 있어서, 상기 최상부 BGA 패키지를 제외한 BGA 패키지들의 봉지체는 최상부에 위치하는 반도체 칩의 표면이 노출되도록 형성되는 것을 특징으로 하는 적층형 BGA 패키지.
  5. 제 4 항에 있어서, 상기 봉지체에 의하여 노출된 최상부의 반도체 칩 표면과, 그 상부에 적층되는 BGA 패키지의 솔더볼 사이에, 도전성 회로층이 개재되는 것을 특징으로 적층형 BGA 패키지.
  6. 제 5 항에 있어서, 상기 회로층은 솔더볼 안착 패드 및 상기 솔더볼 안착 패드와 반도체 칩의 본딩 패드를 연결하는 도전 패턴을 구비하는 테이프이며,
    상기 회로층은 봉지체에 의해 노출된 반도체 칩 표면에 부착되는 것을 특징으로 하는 적층형 BGA 패키지.
  7. 제 5 항에 있어서, 회로층은 상기 솔더볼 안착 패드 및 상기 솔더볼 안착 패드와 반도체 칩의 본딩 패드를 연결하는 도전 패턴을 구비하고,
    상기 회로층의 솔더볼 안착 패드와 도전 패턴은 상기 반도체 칩의 본딩 패드와 일체로 구성된 것을 특징으로 하는 적층형 BGA 패키지.
  8. 제 5 항에 있어서, 상기 회로층의 솔더볼 안착 패드는 상기 기판 저면의 솔더볼 안착 패드와 대응되도록 배치되고,
    상기 솔더볼은 회로층의 솔더볼 안착 패드 및 기판의 솔더볼 안착 패드와 콘택되도록 부착되는 것을 특징으로 하는 적층형 BGA 패키지.
  9. 제 2 항에 있어서, 상기 최상부에 적층되는 BGA 패키지의 봉지체는 해당 패키지내의 최상부에 부착되는 칩의 표면을 덮도록 형성되는 것을 특징으로 하는 적층형 패키지.
  10. 제 1 항에 있어서, 상기 베이스 패키지 및 적층되는 다수의 BGA 패키지 각각은 동일 수의 반도체 칩을 포함하는 것을 특징으로 하는 적층형 BGA 패키지.
  11. 제 1 항에 있어서, 상기 베이스 패키지 및 적층되는 다수의 BGA 패키지는 서로 다른 수의 반도체 칩을 포함하는 것을 특징으로 하는 적층형 BGA 패키지.
  12. 제 1 항에 있어서, 상기 적층된 BGA 패키지간을 연결하는 솔더볼은 밀봉제의 하여 봉지되는 것을 특징으로 하는 적층형 BGA 패키지.
  13. 제 1 항에 있어서, 상기 하나의 BGA 패키지에 실장되는 반도체 칩의 수는 2 내지 3개인 것을 특징으로 하는 적층형 BGA 패키지.
  14. 제 1 내지 제 n 패키지가 순차적으로 적층,연결된 적층형 BGA 반도체 패키지로서,
    상기 제 1 내지 제 n 패키지는, 상면에 와이어 본딩 패드가 배열되고 저면에 솔더볼 안착 패드가 배열된 인쇄 회로 기판과, 상기 인쇄 회로 기판의 상면에 부착되고 상면에 본딩 패드가 배열되어 있는 적어도 하나의 반도체 칩과, 상기 인쇄 회로 기판의 와이어 본딩 패드와 상기 반도체 칩의 본딩 패드를 연결하는 와이어와, 상기 와이어 본딩 패드, 본딩 패드 및 와이어를 감싸도록 상기 인쇄 회로 기판의 소정 부분에 형성되는 봉지체, 및 상기 인쇄 회로 기판의 저면에 부착되는 솔더볼을 포함하고,
    상기 제 1 내지 제 n-1 패키지의 상부에, 상기 최상부 반도체 칩과 전기적으로 연결되도록 회로층이 부착되고,
    상기 회로층은 상부에 적층되는 패키지의 솔더볼과 전기적으로 연결되는 것을 특징으로 하는 적층형 BGA 반도체 패키지.
  15. 제 14 항에 있어서, 상기 적어도 하나의 반도체 칩은 소자가 형성된 면이 상부를 향하도록 부착되는 것을 특징으로 하는 적층형 BGA 패키지.
  16. 제 14 항에 있어서, 상기 제 1 내지 제 n-1 패키지들의 봉지체는 최상부에 부착되는 반도체 칩의 표면이 노출되도록 형성되는 것을 특징으로 하는 적층형 BGA 패키지.
  17. 제 14 항에 있어서, 상기 회로층은 솔더볼 안착 패드 및 상기 솔더볼 안착 패드와 반도체 칩의 본딩 패드를 연결하는 도전 패턴을 구비하는 테이프인 것을 특징으로 하는 적층형 BGA 패키지.
  18. 제 14 항에 있어서, 상기 회로층은 상기 솔더볼 안착 패드 및 상기 솔더볼 안착 패드와 반도체 칩의 본딩 패드를 연결하는 도전 패턴을 구비하고,
    상기 회로층의 솔더볼 안착 패드와 도전 패턴은 상기 반도체 칩의 본딩 패드와 일체로 구성된 것을 특징으로 하는 적층형 BGA 패키지.
  19. 제 14 항에 있어서, 상기 회로층의 솔더볼 안착 패드는 상기 기판 저면의 솔더볼 안착 패드와 대응되도록 배치되고,
    상기 솔더볼은 회로층의 솔더볼 안착 패드 및 기판의 솔더볼 안착 패드와 콘택되도록 부착되는 것을 특징으로 하는 적층형 BGA 패키지.
  20. 제 14 항에 있어서, 상기 제 n 패키지의 봉지체는 해당 패키지내의 최상부에 부착되는 칩의 표면을 덮도록 형성되는 것을 특징으로 하는 적층형 패키지.
  21. 제 14 항에 있어서, 상기 제 1 내지 제 n 패키지 각각은 동일 수의 반도체 칩을 포함하는 것을 특징으로 하는 적층형 BGA 패키지.
  22. 제 14 항에 있어서, 상기 제 1 내지 제 n 패키지는 서로 다른 수의 반도체 칩을 포함하는 것을 특징으로 하는 적층형 BGA 패키지.
  23. 제 1 항에 있어서, 상기 제 2 내지 제 n 패키지의 솔더볼은 밀봉제에 의하여 봉지되는 것을 특징으로 하는 적층형 BGA 패키지.
  24. (a)적어도 하나의 반도체 칩을 구비하는 BGA 패키지를 준비하는 단계;
    (b)상기 BGA 패키지 상부에 상기 반도체 칩과 전기적으로 연결되도록 회로층을 형성하는 단계; 및
    (c)상기 회로층 상부에 다른 BGA 패키지를 적어도 하나 적층시키는 단계를 포함하며, 는 것을 특징으로 하는 적층형 BGA 패키지의 제조방법.
  25. 제 24 항에 있어서, 상기 BGA 패키지를 준비하는 단계는,
    상면에 와이어 본딩 패드가 배열되어 있고, 저면에 솔더볼 안착 패드를 구비한 인쇄 회로 기판을 제공하는 단계;
    상기 인쇄 회로 기판의 상면에, 본딩 패드를 구비한 제 1 반도체 칩을 부착하는 단계;
    상기 제 1 반도체 칩의 본딩 패드와 상기 인쇄 회로 기판의 와이어 본딩 패드를 와이어로 본딩하는 단계;
    상기 제 1 반도체 칩 상부에, 본딩 패드를 구비한 제 2 반도체 칩을 부착하는 단계;
    상기 제 2 반도체 칩의 본딩 패드와 상기 인쇄 회로 기판의 와이어 본딩 패드를 와이어로 본딩하는 단계;
    상기 인쇄 회로 기판의 와이어 본딩 패드, 제 1 및 제 2 반도체 칩의 본딩 패드 및 와이어를 보호하도록 인쇄 회로 기판의 소정 부분에 봉지체를 형성하는 단계; 및
    상기 인쇄 회로 기판의 뒷면에 솔더볼을 솔더링하는 단계를 포함하는 것을 특징으로 하는 적층형 BGA 패키지의 제조방법.
  26. 제 25 항에 있어서, 상기 회로층을 형성하는 단계는,
    솔더볼 안착 패드 및 상기 솔더볼 안착 패드와 상기 제 2 반도체 칩의 본딩 패드를 연결시키기 위한 도전 패턴을 갖는 테이프를 상기 BGA 패키지 상부에 부착하는 것을 특징으로 하는 적층형 BGA 패키지의 제조방법.
  27. 제 25 항에 있어서, 상기 회로층을 형성하는 단계는,
    상기 제 2 반도체 칩의 본딩 패드의 형성과 동시에 솔더볼 안착 패드와, 솔더볼 안착 패드 및 본딩 패드를 연결하는 도전 패턴을 형성하는 것을 특징으로 하는 적층형 BGA 패키지의 제조방법.
  28. 제 26 항에 있어서, 상기 최상부에 적층되는 BGA 패키지의 봉지체를 형성하는 단계는, 상기 제 2 칩 표면이 덮히도록 봉지체를 형성하는 것을 특징으로 하는 적층형 BGA 패키지의 제조방법.
  29. 제 26 항에 있어서, 상기 솔더볼을 솔더링하는 단계 이후에, 상기 패키지와 패키지간을 연결하는 솔더볼을 밀봉제로 봉지하는 단계를 더 포함하는 것을 특징으로 하는 적층형 BGA 패키지의 제조방법.
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