KR20090130702A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20090130702A
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redistribution pad
via hole
package
semiconductor package
connection terminal
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김영룡
이종호
윤철중
안은철
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 제1 반도체 칩이 제1 기판의 전면에 실장되고 상기 제1 기판과 전기적으로 연결되는 제1 재배선 패드와 상기 제1 재배선 패드와 전기적으로 연결되는 제2 재배선 패드를 포함하는 재배선 패드가 상기 제1 반도체 칩 상에 배치된 제1 패키지와, 제2 반도체 칩이 제2 기판의 전면에 실장되고 상기 제2 재배선 패드와 전기적으로 연결되는 연결부재를 갖는 제2 패키지를 포함한다. 본 발명에 의하면, 상기 재배선 패드와 전기적으로 연결된 연결부재가 상기 제1 및 제2 패키지를 전기적으로 연결시킨다.
반도체 패키지, 패키지 온 패키지, 팬 인 스택킹

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 패키지 온 패키지(POP) 타입의 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층(High density chip stacking)을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
그런데, 복수개의 반도체 칩을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 더 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다. 패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품 에서 불량 발생률을 줄일 수 있는 장점이 있다. 그러므로, 수율 증대 및 고밀도를 구현할 수 있는 패키지 온 패키지의 발전 내지는 개선책이 필요하다고 볼 것이다.
본 발명은 상술한 종래 기술에서의 필요성 내지 요구에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 개선된 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 패키지 위에 패키지를 적층시키되 재배선과 비아홀을 이용하여 패키지들을 전기적으로 연결하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 제1 반도체 칩이 제1 기판의 전면에 실장되고, 상기 제1 기판과 전기적으로 연결되는 제1 재배선 패드와 상기 제1 재배선 패드와 전기적으로 연결되는 제2 재배선 패드를 포함하는 재배선 패드가 상기 제1 반도체 칩 상에 배치된 제1 패키지와; 그리고 제2 반도체 칩이 제2 기판의 전면에 실장되고, 상기 제2 재배선 패드와 전기적으로 연결되는 연결부재를 갖는 제2 패키지를 포함하고, 상기 재배선 패드와 전기적으로 연결된 연결부재가 상기 제1 및 제2 패키지를 전기적으로 연결시키는 것을 특징으로 한다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 패키지는 상기 제1 반도체 칩을 몰딩하는, 그리고 상기 제1 재배선 패드를 덮되 상기 제2 재배선 패드를 노출시키는 몰딩막을 더 포함할 수 있다. 상기 제1 재배선 패드는 상기 제1 반도체 칩의 활성면 중 에지에 근접되고, 상기 제2 재배선 패드는 상기 활성면 중 중심부를 점유할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 패키지는 상기 몰딩막 일부가 제거되어 형성된 상기 제2 재배선 패드를 노출시키는 비아홀을 더 포함할 수 있다. 상기 연결부재는 상기 비아홀에 삽입되어 상기 제2 재배선 패드와 직접 접촉할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 패키지는 상기 비아홀을 매립하며 상기 제2 재배선 패드와 전기적으로 연결되는 비아를 더 포함할 수 있다. 상기 연결부재는 상기 비아와 직접 접촉하므로써 상기 제2 재배선 패드와 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 패키지는 상기 비아홀 내에 형성된 금속막을 더 포함할 수 있다. 상기 연결부재는 상기 비아홀 내부로 리플로우되어 상기 금속막에 웨팅되므로써 상기 비아홀을 채울 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 연결부재는 솔더볼, 솔더 범프, 또는 리드 프레임을 포함할 수 있다. 상기 연결부재는 상기 리드 프레임을 포함하고, 상기 비아홀은 상기 리드 프레임을 상기 제2 재배선 패드에 고정시키는 도전체를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지 는, 외부접속단자를 포함하는 상부 패키지와; 그리고 재배선 패드와, 상기 재배선 패드를 노출시키는 비아홀을 갖는 하부 패키지를 포함하고, 상기 외부접속단자가 상기 비아홀 내로 확장되어 상기 재배선 패드와 접촉하므로써 상기 상하부 패키지가 전기적으로 연결되는 것을 특징으로 한다.
본 다른 실시예의 반도체 패키지에 있어서, 상기 하부 패키지는 인쇄회로기판 상에 적층된 복수개의 반도체 칩을 포함하고, 상기 재배선 패드는 상기 복수개의 반도체 칩 중에서 최상층의 반도체 칩 상에 배치될 수 있다.
본 다른 실시예의 반도체 패키지에 있어서, 상기 재배선 패드는, 상기 최상층의 반도체 칩의 활성면 에지에 근접 배치되어 상기 인쇄회로기판과 전기적으로 연결된 제1 재배선 패드와; 그리고 상기 최상층의 반도체 칩의 활성면 중앙부를 점유하며 상기 제1 재배선 패드와 전기적으로 연결된 제2 재배선 패드를 포함할 수 있다.
본 다른 실시예의 반도체 패키지에 있어서, 상기 하부 패키지는 상기 복수개의 반도체 칩을 몰딩하는 몰딩막을 더 포함하고; 상기 제1 재배선 패드는 상기 몰딩막에 의해 덮혀있고, 상기 제2 재배선 패드는 상기 몰딩막의 일부가 제거되어 형성된 상기 비아홀에 의해 노출될 수 있다.
본 다른 실시예의 반도체 패키지에 있어서, 상기 하부 패키지는, 상기 제1 재배선 패드와 상기 인쇄회로기판을 전기적으로 연결시키는 본딩 와이어와; 그리고 상기 제1 재배선 패드와 상기 제2 재배선 패드를 전기적으로 연결시키는 도전 라인을 더 포함할 수 있다.
본 다른 실시예의 반도체 패키지에 있어서, 상기 외부접속단자는 상기 제2 재배선 패드와 직접 접촉할 수 있다.
본 다른 실시예의 반도체 패키지에 있어서, 상기 비아홀은 그 내면이 테이퍼져 있어 상기 몰딩막의 상면으로부터 상기 제2 재배선 패드쪽으로 갈수록 단면적이 작아지는 것일 수 있다. 상기 제2 재배선 패드의 폭은 상기 비아홀의 폭과 동일하거나 더 큰 것일 수 있다.
본 다른 실시예의 반도체 패키지에 있어서, 상기 하부 패키지는 상기 비아홀 내에 배치된 금속막을 더 포함하고, 상기 외부접속단자의 물질은 상기 비아홀 내로 리플로우되어 상기 금속막에 웨팅되므로써 상기 비아홀이 상기 외부접속단자의 물질로 채워진 것일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 외부접속단자를 포함하는 상부 패키지를 제공하고; 상기 외부접속단자가 확장될 수 있는 비아홀과 상기 외부접속단자와 전기적으로 연결되는 재배선 패드를 포함하는 하부 패키지를 제공하고; 그리고 상기 하부 패키지 상에 상기 상부 패키지를 적층시켜, 상기 상하부 패키지를 전기적으로 연결시키는 것을 포함하는 것을 특징으로 한다.
본 실시예의 방법에 있어서, 상기 하부 패키지를 제공하는 것은, 기판 상에 복수개의 반도체 칩을 적층하고; 상기 복수개의 반도체 칩 중에서 최상층의 반도체 칩의 활성면의 에지에 배치되고 상기 기판과 전기적으로 연결되는 제1 재배선 패드와, 상기 활성면의 중앙부에 배치되고 상기 제1 재배선 패드와 전기적으로 연결되 는 제2 재배선 패드를 포함하는 상기 재배선 패드를 형성하고; 상기 기판의 전면에 상기 복수개의 반도체 칩을 몰딩하는 몰딩막을 형성하고; 그리고 상기 몰딩막의 일부를 제거하여 상기 제2 재배선 패드를 노출시키는 비아홀을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은, 상기 몰딩막의 일부를 레이저로써 제거하여 상기 비아홀의 폭이 상기 몰딩막의 상면으로부터 상기 제2 재배선 패드쪽을 갈수록 작아지게 하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은, 상기 비아홀의 폭을 상기 제2 재배선의 폭과 동일하거나 작게 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 상하부 패키지를 전기적으로 연결시키는 것은, 상기 외부접속단자를 상기 비아홀 내로 삽입시켜 상기 제2 재배선 패드와 직접 접촉시키고; 그리고 상기 외부접속단자를 리플로우시켜 상기 외부접속단자와 상기 제2 재배선 패드를 금속간 결합시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 상하부 패키지를 전기적으로 연결시키는 것은, 상기 비아홀 내에 금속막을 형성하고; 상기 외부접속단자를 상기 비아홀 내로 삽입시키고; 상기 외부접속단자를 리플로우시켜 상기 외부접속단자의 물질을 상기 금속막에 웨팅시키고; 그리고 상기 비아홀 내부로 상기 외부접속단자의 물질을 확장시켜 상기 비아홀을 상기 외부접속단자의 물질로 채워 비아를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 상하부 패키지를 전기적으로 연결시키는 것은, 상기 비아홀을 전도체로 매립시켜 비아를 형성하고; 상기 외부접속단자를 상기 비아에 직접 접촉시키고; 그리고 상기 외부접속단자를 리플로우시켜 상기 외부접속단자와 상기 비아를 금속간 결합시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 상하부 패키지를 전기적으로 연결시키는 것은, 상기 외부접속단자를 상기 비아홀 내로 삽입시켜 상기 제2 재배선 패드와 직접 접촉시키고; 그리고 상기 비아홀을 채우는 도전체를 형성하여 상기 외부접속단자를 상기 재배선 패드에 고정시키는 것을 포함할 수 있다.
본 발명에 의하면, 칩 스택킹시 발생할 수 있는 수율 하락(Yield drop)을 방지할 수 있고 제조비용을 절감할 수 있는 효과가 있다. 아울러, 팬 인 스택킹(Fan-In Stacking) 구조로 패키지를 적층하는 것이므로 기존의 팬 아웃 스택킹(Fan-Out Stacking) 구조에 비해 패키지 휨(Package warpage) 현상 및 폼 팩터(Form factor)를 줄이고, 높이(High stand off) 및 미세 볼 피치 디자인(Fine ball pitch design) 제약이 없거나 최소화되는 효과가 있다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 전면(102f:front side)과 배면(102b:back side)을 가지는 제1 인쇄회로기판(102)을 제공하고, 그 전면(102f) 상에 하나 이상의 제1 반도체 칩(110)을 실장한다. 제1 반도체 칩(110)은 메모리 칩 또는 로직 칩일 수 있다. 제1 반도체 칩(110)이 복수개 적층된 경우 일부는 메모리 칩이고 다른 일부는 로직 칩일 수 있다. 본 실시예에선 제1 인쇄회로기판(102)의 전면(102f)에 제1 반도체 칩(110)을 복수개 적층하는 예를 설명한다. 이하의 설명은 하나의 제1 반도체 칩(110)이 제1 인쇄회로기판(102)에 실장된 경우에도 적용될 수 있다.
복수개의 제1 반도체 칩(110) 각각은 비활성면(110b)이 제1 인쇄회로기판(102)의 전면(102f)을 향하고 활성면(110f)이 위를 향한 형태로 적층될 수 있다. 제1 인쇄회로기판(102)과 제1 반도체 칩(110)과의 사이에 접착층(104)이 개재될 수 있다. 마찬가지로, 복수개의 제1 반도체 칩(110) 사이에 복수개의 접착층(104)이 개재될 수 있다. 복수개의 제1 반도체 칩(110)과 제1 인쇄회로기판(102)은 전기적 연결부재, 가령 복수개의 제1 본딩 와이어(120)에 의해 전기적으로 연결될 수 있다. 제1 본딩 와이어(120)의 양단은 활성면(110f)과 전면(102f) 각각에 배치된 패 드(미도시)에 접촉될 수 있다.
도 1b를 참조하면, 최상층의 제1 반도체 칩(110)의 활성면(110f)에 복수개의 재배선 패드(140)를 배치하고, 전기적 연결부재를 형성하여 재배선 패드(140)를 제1 인쇄회로기판(102)에 전기적으로 연결한다. 재배선 패드(140)는 도전체, 가령 구리, 금, 은, 백금을 비롯한 금속, 또는 합금 등으로 형성할 수 있다. 전기적 연결부재의 예로서 본딩 와이어(146)를 형성하여 재배선 패드(140)와 제1 인쇄회로기판(102)을 전기적으로 연결시킬 수 있다. 다른 예로서, 도 1a의 공정에서 재배선 패드(140)가 미리 형성된 제1 반도체 칩(110)을 최상층에 적층시킬 수 있다. 재배선 패드(140)는 후술한 바와 같이 제1 반도체 패키지(도 1f의 100)와 제2 반도체 패키지(도 1f의 200)를 전기적으로 연결시키는 매개체이다. 재배선 패드(140)는 도 1b의 평면을 도시한 도 5a 및 5b에서 더 상세히 설명된다.
도 5a를 도 1b와 같이 참조하면, 재배선 패드(140)는 제1 반도체 칩(110)의 활성면(110f)의 좌우 에지 각각에 근접 배치된 제1 재배선 패드(144)와, 활성면(110f)의 중심부를 점유하는 제2 재배선 패드(142)를 포함할 수 있다. 제2 재배선 패드(142)와 제1 재배선 패드(144) 중에서 적어도 어느 하나는 복수개 형성될 수 있다. 제2 재배선 패드(142)와 제1 재배선 패드(144)는 도전 라인(148)에 의해 전기적으로 연결된다. 가령, 복수개의 제1 재배선 패드(144)는 복수개의 본딩 와이어(146)를 통해 제1 인쇄회로기판(102)과 전기적으로 연결된다. 제1 인쇄회로기판(102)의 전면(102f)의 좌우 에지 각각에는 복수개의 본딩 와이어(146)가 접촉되는 복수개의 패드(104)가 배치될 수 있다. 제2 재배선 패드(142)에는 후술한 바와 같이 제2 반도체 패키지(도 1f의 200)가 접촉된다. 제2 재배선 패드(142)의 수는 후술한 제2 반도체 패키지(도 1d의 200)를 제1 반도체 패키지(100)에 전기적으로 연결시키는 솔더볼(도 1d의 260)과 같은 전기적 연결 매개체의 수와 동일할 수 있다.
도 5b는 도 5a의 변형예로서, 복수개의 제1 재배선 패드(144)는 제1 반도체 칩(110)의 활성면(110f)의 상하좌우 에지 각각에 근접되어 배치될 수 있다. 제1 인쇄회로기판(102)의 전면(102f)의 상하좌우 에지 각각에는 복수개의 본딩 와이어(146)를 통해 복수개의 제1 재배선 패드(144)와 전기적으로 연결되는 복수개의 패드(104)가 배치될 수 있다.
도 1c를 참조하면, 제1 인쇄회로기판(102)의 전면(102f)에 복수개의 제1 반도체 칩(110)을 덮는 제1 몰딩막(150)을 형성한다. 제1 몰딩막(150)은 예를 들어 에폭시 몰딩 컴파운(EMC)드로 구성될 수 있다. 제1 몰딩막(150)의 일부를 제거하여 제2 재배선 패드(142)를 노출시키는 비아홀(152)을 형성한다. 이로써, 복수개의 제1 반도체 칩(110)이 적층되고 재배선 패드(140)와 비아홀(152)을 포함하는 제1 반도체 패키지(100)가 완성된다.
비아홀(152) 공정시 마스크 및 포토 공정이 필요없고 고속으로 비아홀(152)을 형성할 수 있는 레이저 드릴링을 이용하는 것이 바람직하다. 레이저 드릴링 공정으로 비아홀(152)을 형성하게 되면, 레이저 특성상 비아홀(152)은 경사지게 형성될 수 있다. 이에 대해선 도 1c의 일부(154)를 확대 도시한 도 6a 및 6b에서 더 자세히 설명된다.
도 6a를 도 1c와 같이 참조하면, 레이저 드릴링 공정시 제1 몰딩막(150)의 상면(150a)에 레이저 초점이 맞춰진 경우, 제1 몰딩막(150)은 그 상면(150a)에서부터 점진적으로 제거되고 레이저 초점은 점점 흐려지게 된다. 이러한 이유로 비아홀(152)은 제1 몰딩막(150)의 상면(150a)으로부터 제2 재배선 패드(142)쪽으로 갈수록 그 단면적이 좁아지는 테이퍼진(tapered) 형태로 형성된다고 여겨진다. 비아홀(152)에는 도 1d를 참조하여 후술한 바와 같이 제2 반도체 패키지(200)의 솔더볼(260)이 삽입된다. 따라서, 비아홀(152)은 솔더볼(260)의 외형과 부합하는 형태를 가지는 것이 바람직하다.
일례로, 비아홀(152)의 내벽(152a)과 제2 재배선 패드(142)의 상면(142a)과의 각도(θ1)는 90°이하, 예를 들어 50°내지 90°범위 내의 어느 값을 가지도록하여 솔더볼(260)이 비아홀(152)에 용이하게 삽입될 수 있도록 할 수 있다. 그리고, 비아홀(152)에 삽입된 솔더볼(260)이 제2 재배선 패드(142)와 접촉될 수 있도록 비아홀(152)의 깊이(D)는 솔더볼(260)의 돌출 길이(도 1d의 E)와 동일하거나 그보다 더 작은 길이를 가지도록 형성하는 것이 바람직하다.
레이저는 제1 반도체 칩(110)의 활성면(110f)을 손상시킬 우려가 있을 수 있다. 그러므로, 비아홀(152)의 폭(A)을 제2 재배선 패드(142)의 폭(B)과 동일하게 또는 그보다 작게 설정하므로써 레이저에 의한 활성면(110f)의 손상을 최소화거나 없앨 수 있다. 상술한 바와 같이 비아홀(152)은 경사지게 형성될 수 있으므로, 그 폭(A)은 비아홀(152)의 상면(152a)에서 최대치를 이룰 것이고 깊어질수록 작게 될 수 있을 것이다.
제2 재배선 패드(142)는 상술한 바와 같이 금속으로 형성하기 때문에 레이저를 반사시키는 금속의 물리적 특성상 제2 재배선 패드(142)는 레이저에 의한 손상을 입을 염려가 없을 수 있다. 그러나, 제2 재배선 패드(142)의 두께(C)가 얇은 경우 레이저에 의해 제2 재배선 패드(142)가 끊어지거나 구멍이 생기는 등 손상을 입을 수 있고, 심지어 제2 재배선 패드(142) 하부의 활성면(110f)에 손상이 가해질 수 있다. 따라서, 제2 재배선 패드(142)의 두께(C)를 어느 정도 확보하므로써 레이저에 의한 제2 재배선 패드(142) 및/또는 활성면(110f)의 손상을 최소화할 수 있다. 일례로서 제2 재배선 패드(142)는 그 두께(C)가 최소한 3㎛ 이상, 가령 3 ~ 10 ㎛ 정도를 가지도록 형성할 수 있다. 제2 재배선 패드(142)의 두께(C)는 레이저의 에너지 크기에 따라 신축적으로 증감될 수 있다.
도 6b를 참조하면, 비아홀(152)의 폭(A)을 제2 재배선 패드(142)의 폭(B)과 동일하거나 작게 설정하고 비아홀(152)을 경사지게 형성하는 경우, 레이저와 제2 재배선 패드(142)가 어느 정도 오정렬되더라도 레이저가 제1 반도체 칩(110)의 활성면(110f)을 손상시킬 위험성이 줄어들 수 있다. 비아홀(152)이 더 작은 경사각(θ2)을 갖는 경우 레이저에 의한 손상 위험성은 더 작게될 것이다.
도 1d를 참조하면, 제1 반도체 패키지(100) 상에 적층될 제2 반도체 패키지(200)를 제공한다. 제2 반도체 패키지(200)는 제1 반도체 패키지(100)와 동일 유사한 구조를 가지도록 형성할 수 있다. 예를 들어, 제2 반도체 패키지(200)는 제2 인쇄회로기판(202)의 전면(202f)에 제2 몰딩막(250)에 의해 보호되는 적층된 복수개의 제2 반도체 칩(210)을 포함할 수 있다. 복수개의 제2 반도체 칩(210)은 복수 개의 제2 본딩 와이어(220)에 의해 제2 인쇄회로기판(202)과 전기적으로 연결될 수 있다.
제2 반도체 패키지(200)는 가령 볼 그리드 어레이(BGA) 타입의 패키지로서 제2 인쇄회로기판(202)의 배면(202b)에 복수개의 솔더볼(260)을 더 포함할 수 있다. 다른 예로서, 제2 반도체 패키지(200)는 도 7b를 참조하여 후술한 바와 같이 리드 프레임 타입의 패키지일 수 있다. 복수개의 솔더볼(260)은 제2 반도체 패키지(200)를 제1 반도체 패키지(100)에 전기적으로 연결시키는 매개체의 일례이다. 여기서의 전기적 매개체는 복수개의 솔더볼(260) 이외에 복수개의 비아홀(152)에 삽입되어 제1 및 제2 반도체 패키지(100,200)를 전기적으로 연결시키는 모든 것을 포함한다. 가령, 전기적 연결 매개체는 솔더 범프 또는 리드 프레임을 포함할 수 있다. 솔더볼(260)의 수와 배열은 비아홀(152)의 수와 배열과 동일할 수 있다. 도 6a를 참조하여 상술한 바와 같이, 솔더볼(260)의 돌출 길이(E)는 비아홀(152)의 깊이(D)와 동일하거나 더 크게 설정할 수 있다.
본 실시예의 제2 반도체 패키지(200)에는 재배선 패드와 비아홀이 포함되어 있지 아니하다. 그러나, 제2 반도체 패키지(200) 상에 제3 반도체 패키지가 더 적층되는 경우 최상층의 제2 반도체 칩(210)의 활성면(210f)에는, 도 1c에 도시된 바와 같이, 재배선 패드가 더 형성될 수 있고 제2 몰딩막(250)에는 재배선 패드를 노출시키는 비아홀이 더 형성될 수 있다.
제2 반도체 패키지(200)를 제1 반도체 패키지(100) 상에 적층시켜 복수개의 솔더볼(260)이 복수개의 비아홀(152)에 삽입되도록 한다. 그 결과, 복수개의 솔더 볼(260)은 복수개의 제2 재배선 패드(142)와 물리적으로 접촉된다.
도 1e를 참조하면, 솔더볼(260)과 제2 재배선 패드(142)의 물리적 접촉은 완전한 전기적 연결을 담보하지 않을 수 있다. 예를 들어, 솔더볼(260)과 제2 재배선 패드(142)와의 물리적 접촉은 비교적 큰 접촉 저항을 야기할 수 있고, 물리적 접촉이 안되는 경우도 있을 수 있다. 그러므로, 리플로우 공정을 진행하여 솔더볼(260)과 제2 재배선 패드(142) 간에 완전한 전기적 결합이 구현되도록 하는 것이 바람직하다. 한편, 솔더볼(260)의 돌출 길이(도 1d의 E)와 비아홀(152)의 깊이(도 6a의 D)의 차이에 따라 제1 및 제2 반도체 패키지(100,200) 사이에는 갭(G)이 생기거나 아니면 없을 수 있다.
도 1f를 참조하면, 리플로우 공정을 진행하여 적어도 솔더볼(260)과 제2 재배선 패드(142)와의 사이에 금속간 결합 내지 금속간 화합물이 생기게 하여 이들(260,142)이 완전한 전기적 결합이 구현되도록 한다. 리플로우 공정은 가령 200℃ 내지 300℃ 정도의 온도에서 진행할 수 있다. 제2 반도체 패키지(200)는 솔더볼(260)에 의해 제2 재배선 패드(142)와 전기적으로 연결되고, 제2 재배선 패드(142)는 제1 인쇄회로기판(102)과 전기적으로 연결된 제1 재배선 패드(144)와 전기적으로 연결된다. 따라서, 제2 반도체 패키지(200)는 솔더볼(260)과 재배선 패드(140)를 통해 제1 반도체 패키지(100)와 전기적으로 연결된다.
상기와 같은 일련의 공정에 의해 제1 반도체 패키지(100) 상에 제2 반도체 패키지(200)가 적층된 이른바 패키지 온 패키지(Package On Package) 타입의, 그리고 팬 인 스택킹(Fan-In Stacking) 타입의 반도체 패키지(101)가 완성된다. 선택적 으로, 제1 인쇄회로기판(102)의 배면(102b)에 외부접속단자로서 복수개의 솔더볼(106)을 더 부착시킬 수 있다.
(제2 실시예)
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 제2 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 2a를 참조하면, 제1 반도체 패키지(100a)와 제2 반도체 패키지(200a)를 제공한다. 제1 반도체 패키지(100a)는 제1 실시예의 제1 반도체 패키지(100)와 유사하게 최상층의 제1 반도체 칩(110) 상에 제1 재배선 패드(144)와 제2 재배선 패드(142)를 포함하고, 제1 몰딩막(150)의 일부가 제거되어 제2 재배선 패드(142)를 노출시키는 비아홀(152)을 포함한다. 제1 실시예와 다르게, 제1 반도체 패키지(100a)는 비아홀(152) 내에 금속막(154)을 더 포함할 수 있다. 금속막(154)은 예를 들어 주지된 도금법 또는 증착법을 이용하여 형성할 수 있다. 금속막(154)은 비아홀 내벽(152a)에만 형성할 수 있고, 또는 비아홀 내벽(152a) 및 제2 재배선 패드(142) 상에 형성할 수 있다.
제2 반도체 패키지(200a)는 제1 실시예의 제2 반도체 패키지(200)와 유사한 BGA 구조를 가질 수 있다. 제2 반도체 패키지(200a)는 제1 실시예와 유사하게 제2 인쇄회로기판(202)의 배면(202b)에 복수개의 솔더볼(260a)을 포함할 수 있다. 제1 실시예와 다르게 솔더볼(260a)은 그 형태가 비아홀(152) 내에 삽입되기에 적합한 외형을 가져야 하는 제약이 완화될 수 있다. 이를 다르게 표현하면, 제2 실시예의 비아홀(152)은 솔더볼(260a)이 삽입되기에 알맞은 형태를 가져야 하고, 또한 비아홀(152)에 삽입된 솔더볼(260a)이 제2 재배선 패드(142)와 물리적으로 접촉하기에 적합한 폭과 깊이를 가져야 하는 제약이 완화될 수 있다. 이는 후술한 바와 같이 제2 실시예는 솔더볼(260a)을 웨팅(wetting)시킬 수 있는 금속막(154)을 포함하기 때문에 솔더볼(260a)을 리플로우시켜 비아홀(152)을 매립하는 비아(도 2c의 262)를 형성시킬 수 있기 때문이다. 솔더볼(260a)은 리플로우시 비아홀(152)을 매립할 수 있는 충분한 체적을 가지는 것이 바람직하다.
도 2b를 참조하면, 제1 반도체 패키지(100a) 상에 제2 반도체 패키지(200a)를 적층시켜, 솔더볼(260a)을 비아홀(152) 내에 삽입시킨다. 이때, 솔더볼(260a)이 제2 재배선 패드(142)와 물리적으로 접촉되지 않아도 무방하다.
도 2c를 참조하면, 리플로우 공정을 진행하여 솔더볼(260a)을 이루는 물질이 비아홀(152)에 확장되어 비아홀(152)을 채우도록 한다. 이때, 비아홀(152) 내에는 금속막(154)이 형성되어 있기 때문에 솔더볼(260a)은 웨팅될 수 있다. 따라서, 솔더볼(260a)은 리플로우에 의해 확장되어 비아홀(152)을 채우는 비아(262)로 형성된다. 솔더볼(260a)이 확장되어 비아홀(152)의 빈 공간을 채우기 때문에 리플로우 공정 이후의 갭(도 2c의 G)은 리플로우 공정 이전의 갭(도 2b의 G)과 달라질 수 있을 것이다.
상기와 같은 일련의 공정에 의해 비아(262)와 재배선 패드(140)를 통해 제2 반도체 패키지(200a)가 제1 반도체 패키지(100a)에 전기적으로 연결되는 팬 인 스택킹 타입 및 패키지 온 패키지 타입의 반도체 패키지(101a)가 완성된다.
(제3 실시예)
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 제3 실시예는 제1 실시예 및/또는 제2 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 3a를 참조하면, 제1 반도체 패키지(100b)와 제2 반도체 패키지(200b)를 제공한다. 제1 반도체 패키지(100b)는 제1 실시예의 제1 반도체 패키지(100)와 유사하게 최상층의 제1 반도체 칩(110) 상에 제1 재배선 패드(144)와 제2 재배선 패드(142)를 포함하고, 제1 몰딩막(150)의 일부가 제거되어 제2 재배선 패드(142)를 노출시키는 비아홀(152)을 포함한다. 제1 실시예와 다르게, 제1 반도체 패키지(100b)는 비아홀(152)이 전도체로 매립되어 형성된 비아(156)가 포함된다. 비아(156)는 비아홀(152)의 전부 또는 거의 대부분을 채울 수 있다. 제3 실시예의 비아홀(152)에는 제1 실시예와 달리 솔더볼이 삽입되지 않으므로 그 모양 내지 구조의 제약이 전혀 없을 수 있다.
제2 반도체 패키지(200b)는 제1 실시예의 제2 반도체 패키지(200)와 유사한 구조를 가질 수 있다. 제2 반도체 패키지(200b)는 제1 실시예와 마찬가지로 제2 인쇄회로기판(202)의 배면(202b)에 복수개의 솔더볼(260b)을 포함하는 BGA 타입의 패 키지일 수 있다. 제2 반도체 패키지(200b)는 제1 실시예와 다르게 솔더볼(260b)은 그 형태가 비아홀(152) 내에 삽입되기에 적합한 외형을 가져야 하는 제약이 전혀 없을 수 있다. 또한, 솔더볼(260b)은 제2 실시예의 솔더볼(260a)과 달리 비아홀(152) 내로 리플로우 되지 않으므로 체적상의 제약이 전혀 없을 수 있다. 다만, 솔더볼(260b)의 수와 배열이 비아홀(152)의 수와 배열과 동일할 수 있다.
도 3b를 참조하면, 제1 반도체 패키지(100b) 상에 제2 반도체 패키지(200b)를 적층시켜, 복수개의 솔더볼(260b)이 복수개의 비아(156)와 물리적으로 접촉시킨다.
도 3c를 참조하면, 리플로우 공정을 진행하여 솔더볼(260b)과 비아(156)와의 사이에 금속간 결합 내지 금속간 화합물이 생기게 하여 이들(260b,156) 사이에 완전한 전기적 결합이 구현되도록 한다. 이로써, 비아(156)와 재배선 패드(140)를 통해 제2 반도체 패키지(200b)가 제1 반도체 패키지(100b)에 전기적으로 연결되는 팬 인 스택킹 타입 및 패키지 온 패키지 타입의 반도체 패키지(101b)가 완성된다.
(제4 실시예)
도 4a 내지 도 4c는 본 발명의 제4 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 제4 실시예는 제3 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 4a를 참조하면, 제1 반도체 패키지(100c)와 제2 반도체 패키지(200c)를 제공한다. 제1 반도체 패키지(100c)는 제3 실시예의 제1 반도체 패키지(100b)와 유사한 구조를 가질 수 있다. 다만, 제3 실시예와 다르게, 제1 반도체 패키지(100c)는 비아홀(152)의 일부가 전도체로 매립되어 형성된 비아(156c)가 포함될 수 있다. 예를 들면, 전도체가 비아홀(152)을 전부 채우지 못하거나 또는 의도적으로 비아홀(152)의 하단부만을 전도체로 매립할 수 있을 것이다. 이러한 이유로, 비아홀(152)의 하단부를 채우는 비아(156c)가 형성될 수 있다.
제2 반도체 패키지(200c)는 제3 실시예의 제2 반도체 패키지(200b)와 유사한 구조를 가질 수 있다. 제4 실시예의 솔더볼(260c)은 비아(156c)에 의해 채워지지 않은 비아홀(152)의 상단부에 삽입되어 비아(156c)와 직접 접촉하는 형태일 수 있다. 솔더볼(260c)의 수와 배열이 비아홀(152)의 수와 배열과 동일할 수 있다.
도 4b를 참조하면, 제1 반도체 패키지(100c) 상에 제2 반도체 패키지(200c)를 적층시켜, 솔더볼(260c)이 비아홀(152)의 상단부에 삽입시켜 비아(156c)와 물리적으로 접촉시킨다.
도 4c를 참조하면, 리플로우 공정을 진행하여 솔더볼(260c)과 비아(156c)와의 사이에 금속간 결합 내지 금속간 화합물이 생기게 하여 이들(260c,156c)이 완전한 전기적 결합이 구현되도록 한다. 이로써, 비아(156c)와 재배선 패드(140)를 통해 제2 반도체 패키지(200c)가 제1 반도체 패키지(100c)에 전기적으로 연결되는 팬 인 스택킹 타입 및 패키지 온 패키지 타입의 반도체 패키지(101c)가 완성된다.
(제5 실시예)
도 7a는 본 발명의 제5 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 제5 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 7a를 참조하면, 도 1a 내지 도 1f를 참조하여 설명한 일련의 공정으로써 제1 반도체 패키지(100d) 상에 제2 반도체 패키지(200d)를 적층할 수 있다. 제2 반도체 패키지(200d)는 제1 실시예의 제2 반도체 패키지(200)와 동일한 구조, 가령 볼 그리드 어레이(BGA) 타입의 패키지일 수 있다. 제1 반도체 패키지(100d)는 제1 실시예의 제1 반도체 패키지(100)와 유사한 구조를 가질 수 있다. 다만, 제1 실시예와 다르게, 제1 반도체 패키지(100d)는 이른바 리드 프레임(Lead Frame) 타입의 패키지일 수 있다. 예를 들어, 제1 반도체 패키지(100d)는 외부접속단자로서 리드 프레임(103)을 가질 수 있다. 리드 프레임(103)은 제1 본딩 와이어(120)를 통해 제1 반도체 칩(110)과 전기적으로 연결될 수 있다. 제2 반도체 패키지(200d)는 재배선 패드(140)를 통해 제1 반도체 패키지(100d)와 전기적으로 연결될 수 있다.
본 실시예에 의하면, 리드 프레임 타입의 제1 반도체 패키지(100d) 상에 볼 그리드 어레이(BGA) 타입의 제2 반도체 패키지(200d)를 적층할 수 있다. 즉, 본 실시예에 의하면 서로 다른 타입의 패키지들을 적층하여 패키지 온 패키지(POP) 타입의 반도체 패키지(101d)를 구현할 수 있다.
(제6 실시예)
도 7b는 본 발명의 제6 실시예에 따른 반도체 소자의 제조방법을 도시한 단 면도이다. 제5 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 7b를 참조하면, 도 1a 내지 도 1f를 참조하여 설명한 일련의 공정으로써 제1 반도체 패키지(100e) 상에 제2 반도체 패키지(200e)를 적층하여 서로 전기적으로 연결할 수 있다. 제1 반도체 패키지(100e)는 제1 실시예의 제1 반도체 패키지(100)와 동일한 구조일 수 있다. 제2 반도체 패키지(200e)는 제1 실시예의 제2 반도체 패키지(200)와 다르게 이른바 리드 프레임(Lead Frame) 타입의 패키지일 수 있다. 예를 들어, 제2 반도체 패키지(200e)는 외부접속단자로서 솔더볼 대신에 리드 프레임(203)을 가질 수 있다. 리드 프레임(203)은 제2 본딩 와이어(220)를 통해 제2 반도체 칩(210)과 전기적으로 연결될 수 있다.
리드 프레임(203)이 비아홀(152) 내에 삽입되므로써 제2 재배선 패드(142)와 전기적으로 연결되고, 이로써 제2 반도체 패키지(200e)가 제1 반도체 패키지(100e)와 전기적으로 연결될 수 있다. 리드 프레임(203)과 제2 재배선 패드(142)와의 견고한 부착을 구현하기 위해 비아홀(152) 내에 금속이나 솔더볼 페이스트와 같은 도전체(158)가 채워질 수 있다. 도전체(158)는 비아홀(152)의 일부 또는 전부를 채울 수 있다.
(전자 장치)
도 8은 본 발명의 반도체 패키지를 응용한 전자 장치의 일례를 도시한 사시도이다.
도 8을 참조하면, 지금까지 설명한 본 발명 실시예에 따른 반도체 패키지(101-101e)는 휴대폰(1000)과 같은 전자 장치에 유용하게 응용될 수 있다. 휴대폰(1000)은 전화 통화 기능 이외에 카메라, 엠피쓰리(MP3) 플레이어, 디지털 멀티미디어 방송(DMB), 무선 인터넷, 모바일 뱅킹 등 다양한 기능을 탑재하는 것이 최근의 트렌드이다. 이러한 다양한 기능을 수행하기 위해서는 복수개의 반도체 칩들이 휴대폰(1000)에 탑재될 필요가 있다. 이 경우, 동종 내지 이종의 반도체 칩들로 구성된 패키지를 적층시킨 본 발명 실시예의 반도체 패키지(101-101e)를 휴대폰에 탑재하여 다양한 기능을 구현할 수 있다. 본 발명 실시예의 패키지(100-101e)가 응용될 수 있는 전자 장치는 휴대폰(1000)에 한정되지 아니하고 노트북 컴퓨터, 개인용 멀티미디어 플레이어(PMP), 엠피쓰리 플레이어, 캠코더, 메모리 스틱, 메모리 카드 등을 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 패키지를 제조하는 반도체 산업을 비롯하여 반도체 패키지를 이용하는 전자 제품을 생산하는 제조업 등에 널리 유용하게 응용될 수 있다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 제4 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 5a 및 5b는 도 1b의 일부를 확대 도시한 평면도.
도 6a 및 6b는 도 1c의 일부를 확대 도시한 단면도.
도 7a는 본 발명의 제5 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 7b는 본 발명의 제6 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 8은 본 발명 실시예의 반도체 패키지를 응용한 전자 장치의 일례를 도시한 사시도.

Claims (28)

  1. 제1 반도체 칩이 제1 기판의 전면에 실장되고, 상기 제1 기판과 전기적으로 연결되는 제1 재배선 패드와 상기 제1 재배선 패드와 전기적으로 연결되는 제2 재배선 패드를 포함하는 재배선 패드가 상기 제1 반도체 칩 상에 배치된 제1 패키지와; 그리고
    제2 반도체 칩이 제2 기판의 전면에 실장되고, 상기 제2 재배선 패드와 전기적으로 연결되는 연결부재를 갖는 제2 패키지를 포함하고,
    상기 재배선 패드와 전기적으로 연결된 연결부재가 상기 제1 및 제2 패키지를 전기적으로 연결시키는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 패키지는:
    상기 제1 반도체 칩을 몰딩하는, 그리고 상기 제1 재배선 패드를 덮되 상기 제2 재배선 패드를 노출시키는 몰딩막을:
    더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 재배선 패드는 상기 제1 반도체 칩의 활성면 중 에지에 근접되고, 상기 제2 재배선 패드는 상기 활성면 중 중심부를 점유하는 것을;
    특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 패키지는 상기 몰딩막 일부가 제거되어 형성된 상기 제2 재배선 패드를 노출시키는 비아홀을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 연결부재는 상기 비아홀에 삽입되어 상기 제2 재배선 패드와 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 제1 패키지는 상기 비아홀을 매립하며 상기 제2 재배선 패드와 전기적으로 연결되는 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 연결부재는 상기 비아와 직접 접촉하므로써 상기 제2 재배선 패드와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제4항에 있어서,
    상기 제1 패키지는 상기 비아홀 내에 형성된 금속막을 더 포함하는 것을 특 징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 연결부재는 상기 비아홀 내부로 리플로우되어 상기 금속막에 웨팅되므로써 상기 비아홀을 채우는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 연결부재는 솔더볼, 솔더 범프, 또는 리드 프레임을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 연결부재는 상기 리드 프레임을 포함하고, 상기 비아홀은 상기 리드 프레임을 상기 제2 재배선 패드에 고정시키는 도전체를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 외부접속단자를 포함하는 상부 패키지와; 그리고
    재배선 패드와, 상기 재배선 패드를 노출시키는 비아홀을 갖는 하부 패키지를 포함하고,
    상기 외부접속단자가 상기 비아홀 내로 확장되어 상기 재배선 패드와 접촉하므로써 상기 상하부 패키지가 전기적으로 연결되는 것을;
    특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 하부 패키지는 인쇄회로기판 상에 적층된 복수개의 반도체 칩을 포함하고, 상기 재배선 패드는 상기 복수개의 반도체 칩 중에서 최상층의 반도체 칩 상에 배치된 것을 특징으로 하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 재배선 패드는:
    상기 최상층의 반도체 칩의 활성면 에지에 근접 배치되어 상기 인쇄회로기판과 전기적으로 연결된 제1 재배선 패드와; 그리고
    상기 최상층의 반도체 칩의 활성면 중앙부를 점유하며 상기 제1 재배선 패드와 전기적으로 연결된 제2 재배선 패드를;
    포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 하부 패키지는 상기 복수개의 반도체 칩을 몰딩하는 몰딩막을 더 포함하고; 상기 제1 재배선 패드는 상기 몰딩막에 의해 덮혀있고, 상기 제2 재배선 패드는 상기 몰딩막의 일부가 제거되어 형성된 상기 비아홀에 의해 노출된 것을 특징으로 하는 반도체 패키지.
  16. 제14항에 있어서,
    상기 하부 패키지는:
    상기 제1 재배선 패드와 상기 인쇄회로기판을 전기적으로 연결시키는 본딩 와이어와; 그리고
    상기 제1 재배선 패드와 상기 제2 재배선 패드를 전기적으로 연결시키는 도전 라인을;
    더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제14항에 있어서,
    상기 외부접속단자는 상기 제2 재배선 패드와 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 비아홀은 그 내면이 테이퍼져 있어 상기 몰딩막의 상면으로부터 상기 제2 재배선 패드쪽으로 갈수록 단면적이 작아지는 것을 특징으로 하는 반도체 패키지.
  19. 제15항에 있어서,
    상기 제2 재배선 패드의 폭은 상기 비아홀의 폭과 동일하거나 더 큰 것을 특 징으로 하는 반도체 패키지.
  20. 제12항에 있어서,
    상기 하부 패키지는 상기 비아홀 내에 배치된 금속막을 더 포함하고, 상기 외부접속단자의 물질은 상기 비아홀 내로 리플로우되어 상기 금속막에 웨팅되므로써 상기 비아홀이 상기 외부접속단자의 물질로 채워진 것을 특징으로 하는 반도체 패키지.
  21. 외부접속단자를 포함하는 상부 패키지를 제공하고;
    상기 외부접속단자가 확장될 수 있는 비아홀과, 상기 외부접속단자와 전기적으로 연결되는 재배선 패드를 포함하는 하부 패키지를 제공하고; 그리고
    상기 하부 패키지 상에 상기 상부 패키지를 적층시켜, 상기 상하부 패키지를 전기적으로 연결시키는 것을;
    포함하는 반도체 패키지의 제조방법.
  22. 제21항에 있어서,
    상기 하부 패키지를 제공하는 것은:
    기판 상에 복수개의 반도체 칩을 적층하고;
    상기 복수개의 반도체 칩 중에서 최상층의 반도체 칩의 활성면의 에지에 배치되고 상기 기판과 전기적으로 연결되는 제1 재배선 패드와, 상기 활성면의 중앙 부에 배치되고 상기 제1 재배선 패드와 전기적으로 연결되는 제2 재배선 패드를 포함하는 상기 재배선 패드를 형성하고;
    상기 기판의 전면에 상기 복수개의 반도체 칩을 몰딩하는 몰딩막을 형성하고; 그리고
    상기 몰딩막의 일부를 제거하여 상기 제2 재배선 패드를 노출시키는 비아홀을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  23. 제22항에 있어서,
    상기 비아홀을 형성하는 것은:
    상기 몰딩막의 일부를 레이저로써 제거하여, 상기 비아홀의 폭이 상기 몰딩막의 상면으로부터 상기 제2 재배선 패드쪽을 갈수록 작아지게 하는 것을;
    포함하는 반도체 패키지의 제조방법.
  24. 제23항에 있어서,
    상기 비아홀을 형성하는 것은, 상기 비아홀의 폭을 상기 제2 재배선의 폭과 동일하거나 작게 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  25. 제21항에 있어서,
    상기 상하부 패키지를 전기적으로 연결시키는 것은:
    상기 외부접속단자를 상기 비아홀 내로 삽입시켜 상기 제2 재배선 패드와 직접 접촉시키고; 그리고
    상기 외부접속단자를 리플로우시켜 상기 외부접속단자와 상기 제2 재배선 패드를 금속간 결합시키는 것을;
    포함하는 반도체 패키지의 제조방법.
  26. 제21항에 있어서,
    상기 상하부 패키지를 전기적으로 연결시키는 것은:
    상기 비아홀 내에 금속막을 형성하고;
    상기 외부접속단자를 상기 비아홀 내로 삽입시키고;
    상기 외부접속단자를 리플로우시켜 상기 외부접속단자의 물질을 상기 금속막에 웨팅시키고; 그리고
    상기 비아홀 내부로 상기 외부접속단자의 물질을 확장시켜 상기 비아홀을 상기 외부접속단자의 물질로 채워 비아를 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  27. 제21항에 있어서,
    상기 상하부 패키지를 전기적으로 연결시키는 것은:
    상기 비아홀을 전도체로 매립시켜 비아를 형성하고;
    상기 외부접속단자를 상기 비아에 직접 접촉시키고; 그리고
    상기 외부접속단자를 리플로우시켜 상기 외부접속단자와 상기 비아를 금속간 결합시키는 것을;
    포함하는 반도체 패키지의 제조방법.
  28. 제21항에 있어서,
    상기 상하부 패키지를 전기적으로 연결시키는 것은:
    상기 외부접속단자를 상기 비아홀 내로 삽입시켜 상기 제2 재배선 패드와 직접 접촉시키고; 그리고
    상기 비아홀을 채우는 도전체를 형성하여 상기 외부접속단자를 상기 재배선 패드에 고정시키는 것을;
    포함하는 반도체 패키지의 제조방법.
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