KR101228623B1 - 적층형 반도체 패키지의 제조방법 - Google Patents

적층형 반도체 패키지의 제조방법 Download PDF

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Abstract

본 발명은 패키지온패키지(PoP; Package on Package) 타입 등의 반도체 패키지의 제조 과정에서 하부의 반도체 패키지의 솔더볼과 상부의 반도체 패키지의 솔더볼을 상호 접합시킬 때 하부의 솔더볼이 수용되어 있는 홀의 공기가 원활하게 배출되도록 함으로써 상,하부의 솔더볼 간의 접합이 원활하게 이루어질 수 있도록 하는 적층형 반도체 패키지의 제조방법에 관한 것으로, 본 발명의 적층형 반도체 패키지 제조방법은 하부 반도체 패키지의 패턴 또는 상기 하부 반도체 패키지가 실장된 스트립의 패턴을 인식하여 하부 반도체 패키지의 몰드부 내의 솔더볼 위치를 검출하는 단계와; 상기 검출된 하부 반도체 패키지의 솔더볼 위치에 레이저를 조사하여 솔더볼이 외부로 노출되도록 하부 반도체 패키지의 몰드부에 홀을 형성하는 단계와; 상기 홀의 외측부에 레이저를 조사하여 몰드부의 상면에 일정 깊이로 비원형의 홈을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

적층형 반도체 패키지의 제조방법{Method for Manufacturing Laminated Type Semiconductor Packages}
본 발명은 적층형 반도체 패키지의 제조방법에 관한 것으로, 더욱 상세하게는 패키지온패키지(PoP; Package on Package) 타입과 같은 적층형의 반도체 패키지의 제조 과정에서 하부의 반도체 패키지의 솔더볼과 상부의 반도체 패키지의 솔더볼을 상호 접합시킬 때 하부의 솔더볼이 수용되어 있는 홀의 공기가 원활하게 배출되도록 함으로써 상,하부의 솔더볼 간의 접합이 원활하게 이루어질 수 있도록 하는 적층형 반도체 패키지의 제조방법에 관한 것이다.
최근들어 이동통신단말기, 휴대용 인터넷 디바이스, 휴대용 멀티미디어 단말기 등 다양한 기능을 갖는 소형 멀티 어플리케이션의 개발 추세에 따라 경박단소화를 구현함과 동시에 고용량 및 고집적화를 구현할 수 있는 멀티칩 패키지(MCP; Multi Chip Package) 및 패키지온패키지(PoP; Package on Package) 기술 등 다양한 반도체 패키징 기술이 개발되고 있다.
이 중 패키지온패키지(PoP) 기술은 한 개 이상의 반도체 칩을 내장한 패키지를 상하로 적층하는 기술로서, 통상적으로 하부 반도체 패키지의 상면에 상부 반도체 패키지와의 전기적 연결을 위한 복수개의 솔더볼을 형성하고, 상부 반도체 패키지의 하부면에 복수개의 솔더볼을 형성하여, 상기 하부 반도체 패키지의 솔더볼과 상부 반도체 패키지 솔더볼들을 서로 접합시키면서 반도체 패키지들을 적층시키는 기술이다.
이러한 패키지온패키지 기술에 의해 2개의 반도체 패키지들을 서로 접합시킬 때 상,하부의 반도체 패키지들이 워페이지(warpage; 변형) 등이 발생할 경우에는 상,하부 반도체 패키지들의 솔더볼 간의 접합이 정확하게 이루어지지 않아 불량이 발생할 가능성이 높다. 이에 현재에는 하부의 반도체 패키지를 제조할 때 몰딩 공정에서 솔더볼이 형성되어 있는 부분까지 모두 몰딩을 하여 상,하부 반도체 패키지들 간의 워페이지 차이를 최소화한 다음, 도 1에 도시된 것처럼 레이저 빔 조사장치(미도시)를 이용하여 하부 반도체 패키지(10)의 몰드부(11)에 원형으로 홀(hole)(13)을 가공하여 솔더볼(12)들을 외부로 노출시키고, 상부 반도체 패키지(20) 및 하부 반도체 패키지(10)를 고온 상태의 리플로우(reflow) 장비에 투입하여 적층시키게 되는데, 이 때 도 2에 도시된 것과 같이 상기 하부 반도체 패키지(10)의 홀(13)을 통해서 상부 반도체 패키지(20)의 솔더볼(21)과 하부 반도체 패키지(10)의 솔더볼(21)들이 상호 접속되고 있다.
그런데, 종래의 하부 반도체 패키지(10)의 홀(13)은 전체가 원형으로 형성되기 때문에 리플로우 장비 내에서 하부 반도체 패키지(10) 상에 상부 반도체 패키지(20)를 적층하여 솔더볼(12, 21)들을 상호 접합시키는 과정에서 상부 반도체 패키지(20)의 솔더볼(21)이 열에 의해 용융되면서 팽창하여 홀(13)의 상단부 외주연부 전체를 막게 되고, 이로 인해 홀(13) 내부의 공기가 외부로 빠져나가지 못하여 상부 반도체 패키지(20)의 솔더볼(21)이 하부 반도체 패키지(10)의 솔더볼(12)과 접합되지 못하는 현상이 자주 발생하게 된다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로, 본 발명의 목적은 패키지온패키지(PoP; Package on Package) 타입의 반도체 패키지의 제조 과정에서 하부의 반도체 패키지의 솔더볼과 상부의 반도체 패키지의 솔더볼들을 상호 접합시킬 때 하부 반도체 패키지의 솔더볼이 수용되어 있는 홀의 공기가 외부로 원활하게 배출되도록 함으로써 상,하부의 솔더볼 간의 접합이 원활하게 이루어질 수 있도록 하는 적층형 반도체 패키지의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 한 형태에 따르면, 하부 반도체 패키지의 솔더볼과 상부 반도체 패키지의 솔더볼이 상호 접합되면서 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 구조를 갖는 적층형 반도체 패키지를 제조하는 방법에 있어서, 하부 반도체 패키지의 패턴 또는 상기 하부 반도체 패키지가 실장된 스트립의 패턴을 인식하여 하부 반도체 패키지의 몰드부 내의 솔더볼 위치를 검출하는 단계와; 상기 검출된 하부 반도체 패키지의 솔더볼 위치에 레이저를 조사하여 솔더볼이 외부로 노출되도록 하부 반도체 패키지의 몰드부에 홀을 형성하는 단계와; 상기 홀의 외측부에 레이저를 조사하여 몰드부의 상면에 일정 깊이로 비원형의 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.
본 발명의 다른 한 형태에 따르면, 하부 반도체 패키지의 솔더볼과 상부 반도체 패키지의 솔더볼이 상호 접합되면서 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 구조를 갖는 적층형 반도체 패키지를 제조하는 방법에 있어서, 하부 반도체 패키지의 패턴 또는 상기 하부 반도체 패키지가 실장된 스트립의 패턴을 인식하여 하부 반도체 패키지의 몰드부 내의 솔더볼 위치를 검출하는 단계와; 상기 검출된 하부 반도체 패키지의 솔더볼 위치에 레이저를 조사하여 하부 반도체 패키지의 몰드부의 상면에 일정 깊이로 비원형의 홈을 형성하는 단계와; 상기 비원형의 홈의 내측부에 레이저를 조사하여 솔더볼이 외부로 노출되도록 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.
본 발명의 다른 한 형태에 따르면, 본 발명의 적층형 반도체 패키지 제조방법은 개별 반도체 패키지 단위로 싱귤레이션된 하부 반도체 패키지 상에 상부 반도체 패키지를 적층시키는 단계를 더 포함할 수 있다.
이 때, 상기 하부 반도체 패키지 상에 상부 반도체 패키지를 적층시킬 때, 솔더볼을 용융시킬 정도의 온도의 환경에서 상부 반도체 패키지의 솔더볼을 상기 하부 반도체 패키지의 홀을 통해서 솔더볼과 접합시키는 것을 특징으로 한다.
또한, 본 발명의 또 다른 한 형태에 따르면, 상기 하부 반도체 패키지에 형성되는 비원형 홈은 다각형 형태로 된 것을 특징으로 한다.
또한 상기 하부 반도체 패키지에 형성되는 홀은 하측으로 갈수록 내경이 작아지는 원추형으로 된 것을 특징으로 한다.
본 발명의 또 다른 한 형태에 따르면, 본 발명은 하부 반도체 패키지의 몰드부에 홀과 홈을 형성하여 솔더볼을 외부로 노출시킨 후, 상기 홀과 홈을 형성하는 과정에서 발생한 몰드 찌꺼기(debris)를 제거하기 위하여 유체를 분사하거나, 초음파 또는 플라즈마를 사용하여 상기 솔더볼을 세척하는 단계를 더 포함할 수 있다.
이러한 본 발명에 따르면, 하부 반도체 패키지의 솔더볼과 대응하는 위치에서 몰드부에 솔더볼이 외부로 노출되는 홀이 형성되고, 이 홀의 상단부 외측부에 일정 깊이로 비원형(예컨대 사각형)의 홈이 형성되므로, 상부 반도체 패키지의 솔더볼이 하부 반도체 패키지의 홀을 통해서 하부 반도체 패키지의 솔더볼에 접합될 때, 상부 반도체 패키지의 솔더볼의 원형으로 된 외주면이 상기 홈의 내측면과 접촉하지 않는 공간이 형성되고, 이 공간을 통해서 홀 내측의 공기가 외부로 원활하게 배출되므로 상부의 솔더볼이 하부의 솔더볼과 원활하게 접합될 수 있게 된다.
도 1은 종래의 적층형 반도체 패키지의 제조 과정 중 하부 반도체 패키지의 솔더볼 위치에 홀을 형성한 상태를 나타내는 평면도이다.
도 2는 종래의 적층형 반도체 패키지의 제조 과정에서 하부 반도체 패키지의 솔더볼과 상부 반도체 패키지의 솔더볼을 접합시키는 과정을 순차적으로 나타내는 요부 단면도이다.
도 3은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조 과정 중 하부 반도체 패키지의 솔더볼 위치에 홈과 홀을 형성한 상태를 나타내는 평면도이다.
도 4는 도 3의 I-I 선 단면도이다.
도 5는 도 3의 Ⅱ-Ⅱ 선 단면도이다.
도 6은 본 발명의 적층형 반도체 패키지의 제조 과정에서 하부 반도체 패키지의 솔더볼과 상부 반도체 패키지의 솔더볼을 접합시키는 과정을 순차적으로 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 적층형 반도체 패키지의 제조 방법의 바람직한 실시예를 상세히 설명한다.
먼저, 도 3 내지 도 5에 도시한 것과 같이, 하부 반도체 패키지(10)의 패턴 또는 상기 하부 반도체 패키지(10)가 실장된 스트립의 패턴을 인식하여 하부 반도체 패키지(10)의 몰드부(10) 내의 솔더볼(12) 위치를 검출한 다음, 하부 반도체 패키지(10)의 몰드부(11) 중 상기 검출된 솔더볼(12) 위치에 레이저를 조사하여 솔더볼(12)의 상부가 외부로 노출되도록 홀(13)을 형성하고, 상기 홀(13)의 상단부 외측에 레이저를 조사하여 몰드부(11)의 상면에 일정 깊이로 비원형(이 실시예에서 정사각형)의 홈(14)을 형성한다.
상기 하부 반도체 패키지(10)의 솔더볼(12) 위치 검출은 복수개의 하부 반도체 패키지(10)들이 실장되어 있는 스트립의 위치결정용 마크를 비전카메라로 촬영하여 위치결정용 마크의 위치를 검출하고, 상기 위치결정용 마크의 위치와 각 하부 반도체 패키지(10)의 솔더볼(12)들의 상대 위치를 계산하여 솔더볼(12)들의 위치를 검출하는 방식으로 이루어질 수 있다.
상기 홀(13)은 원형으로 이루어지며, 하측으로 갈수록 내경이 작아지면서 전체적으로 원추형으로 형성된다. 그리고, 홀(13)의 상단부 내경은 상기 홈(14)의 한 변의 길이와 거의 동일한 크기로 형성된다.
상기와 같이 하부 반도체 패키지(10)의 몰드부(11)에 레이저를 조사하여 원형 홀(13) 및 정사각형 홈(14)을 형성한 다음, 상기 홀(13) 및 홀(14)을 형성하는 과정에서 발생한 몰드 찌꺼기(debris)가 솔더볼(12) 상에 축적되어 접합 불량이 발생하는 것을 방지하기 위하여 솔더볼(12) 상에 물과 압축공기가 혼합된 유체를 분사하거나, 초음파 또는 플라즈마를 사용하여 몰드 찌꺼기를 제거하는 세척 작업을 수행한다.
그런 다음, 도 6에 도시된 것과 같이, 하부 반도체 패키지(10)와 상부 반도체 패키지(20)를 고온의 환경이 조성되어 있는 리플로우(reflow) 장비 내에 투입하여 하부 반도체 패키지(10)의 상측에 상부 반도체 패키지(20)를 적층한다.
상기 상부 반도체 패키지(20)를 하부 반도체 패키지(10)에 적층시킬 때, 상부 반도체 패키지(20)의 솔더볼(21)들은 고온에 의해 용융되어 측방으로 일정 정도 퍼지면서 하부 반도체 패키지(10)의 홈(14) 상단부를 통해서 솔더볼(12)에 접합되는데, 이 때 도 6의 (B)에 도시된 것과 같이 상부 반도체 패키지(20)의 솔더볼(21)의 외주부는 상기 홈(14)의 변부의 내측면에 접하게 되지만, 도 6의 (C) 도면에 도시한 것과 같이 홈(14)의 각 모서리 부분에서는 상기 솔더볼(21)의 외주부가 홈(14)의 내측면에 접하지 않고 일정 거리 이격된 상태가 된다. 이는 상기 솔더볼(21)이 변형되더라도 솔더볼(21)의 외측면은 원형을 유지하지만 상기 홈(14)은 원형이 아닌 사각형으로 이루어지기 때문이다. 따라서, 상기 솔더볼(21)과 홈(14)의 모서리 사이의 공간을 통해서 홀(13) 내측의 공기가 원활하게 배출될 수 있게 되고, 이에 따라 상측의 솔더볼(21)과 하측의 솔더볼(12)이 서로 원활하게 접합되어 도 6의 (D)에 도시된 것과 같은 기둥 형태의 솔더바아(30)를 형성하게 된다.
한편, 이 실시예에서 상기 홈(14)은 정사각형으로 형성되었지만, 이와 다르게 삼각형이나 오각형 등의 다각형으로 이루어지거나, 타원형이나 트랙형, 모서리 부분이 뾰족한 비원형 등 다양한 형태로 이루어질 수 있다.
그리고, 전술한 실시예에서는 하부 반도체 패키지(10)의 몰드부(11)에 원형의 홀(13)이 먼저 형성되고, 상기 홀(13)의 외측부에 정사각형 홈(14)이 일정 깊이로 형성되는 것으로 설명하였으나, 이와 다르게 하부 반도체 패키지(10)의 몰드부(11) 중 각각의 솔더볼(12) 위치에 레이저를 조사하여 몰드부(11)의 상면에 일정 깊이로 비원형의 홈(14)을 형성하고, 상기 홈(14)의 내측부에 레이저를 조사하여 솔더볼(12)이 외부로 노출되도록 원형의 홀(13)을 연속적으로 형성할 수도 있을 것이다.
전술한 본 발명에 따른 적층형 반도체 패키지 제조방법에 대한 실시예는 단지 본 발명의 이해를 돕기 위한 예시 목적으로 제시된 것으로 본 발명은 이에 국한되지 않으며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 첨부된 특허청구범위에 기재된 기술 사상의 범주 내에서 다양한 변경 및 실시가 가능할 것이다.
10 : 하부 반도체 패키지 11 : 몰드부
12 : 솔더볼 13 : 홀
14 : 홈 20 : 상부 반도체 패키지
21 : 솔더볼

Claims (7)

  1. 하부 반도체 패키지의 솔더볼과 상부 반도체 패키지의 솔더볼이 상호 접합되면서 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 구조를 갖는 적층형 반도체 패키지를 제조하는 방법에 있어서,
    하부 반도체 패키지의 패턴 또는 상기 하부 반도체 패키지가 실장된 스트립의 패턴을 인식하여 하부 반도체 패키지의 몰드부 내의 솔더볼 위치를 검출하는 단계와;
    상기 검출된 하부 반도체 패키지의 솔더볼 위치에 레이저를 조사하여 솔더볼이 외부로 노출되도록 하부 반도체 패키지의 몰드부에 홀을 형성하는 단계와;
    상기 홀의 외측부에 레이저를 조사하여 몰드부의 상면에 일정 깊이로 비원형의 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  2. 하부 반도체 패키지의 솔더볼과 상부 반도체 패키지의 솔더볼이 상호 접합되면서 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 구조를 갖는 적층형 반도체 패키지를 제조하는 방법에 있어서,
    하부 반도체 패키지의 패턴 또는 상기 하부 반도체 패키지가 실장된 스트립의 패턴을 인식하여 하부 반도체 패키지의 몰드부 내의 솔더볼 위치를 검출하는 단계와;
    상기 검출된 하부 반도체 패키지의 솔더볼 위치에 레이저를 조사하여 하부 반도체 패키지의 몰드부의 상면에 일정 깊이로 비원형의 홈을 형성하는 단계와;
    상기 비원형의 홈의 내측부에 레이저를 조사하여 솔더볼이 외부로 노출되도록 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  3. 제1항 또는 제2항에 있어서, 개별 반도체 패키지 단위로 싱귤레이션된 하부 반도체 패키지 상에 상부 반도체 패키지를 적층시키는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  4. 제3항에 있어서, 상기 하부 반도체 패키지 상에 상부 반도체 패키지를 적층시킬 때, 솔더볼을 용융시킬 정도의 온도의 환경에서 상부 반도체 패키지의 솔더볼을 상기 하부 반도체 패키지의 홀을 통해서 솔더볼과 접합시키는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 하부 반도체 패키지에 형성되는 비원형 홈은 다각형 형태로 된 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 하부 반도체 패키지에 형성되는 홀은 하측으로 갈수록 내경이 작아지는 원추형으로 된 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  7. 제1항 또는 제2항에 있어서, 하부 반도체 패키지의 몰드부에 홀과 홈을 형성하여 솔더볼을 외부로 노출시킨 후, 상기 홀과 홈을 형성하는 과정에서 발생한 몰드 찌꺼기(debris)를 제거하기 위하여 유체를 분사하거나, 초음파 또는 플라즈마를 사용하여 상기 솔더볼을 세척하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
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