KR102044092B1 - 도전 범프 상호 연결을 포함하는 반도체 장치 - Google Patents

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    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
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Abstract

본 발명은 반도체 장치를 공개하는데, 상기 반도체 장치는 계단식 오프셋 구성으로 적층되는 반도체 다이를 포함하고, 여기서, 상이한 레벨의 반도체 다이의 다이 본드 패드는 하나 또는 복수의 도전 범프를 사용하여 서로 연결된다.

Description

도전 범프 상호 연결을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING CONDUCTIVE BUMP INTERCONNECTIONS}
본 발명은 반도체 장치에 관한 것이다.
휴대용 소비자 전자 기기의 수요의 급증함에 따라 대용량 저장 기기에 대한 수요가 증가하고 있다. 비휘발성 반도체 메모리 기기(예컨대 플래시 메모리 카드)는 디지털 정보 저장 및 교환에 대한 나날이 증가하는 수요를 충족시키기 위해 널리 사용되고 있다. 이들의 높은 신뢰성 및 대용량과 함께 휴대성, 다기능성 및 견고한 다자인으로 인해 이러한 메모리 기기는 디지털 카메라, 디지털 뮤직 플레이어, 비디오 게임 콘솔, 개인 휴대 정보 단말기, 휴대 전화 등 많은 전자 기기에 사용하기에 이상적이다.
다양한 패키징 구성이 알려져 있지만, 일반적으로 플래시 메모리 카드는 시스템 인 패키지(SiP, system in package) 또는 멀티칩 모듈(MCM, multichip module)로 제조되고, 여기서 복수의 다이(die)는 소형 풋 프린트 기판에 장착되고 서로 연결된다. 상기 기판은 전체적으로 일측 및 양측이 식각된 도전층을 구비하는 강성 유전체 베이스를 포함할 수 있다. 상기 다이와 상기 (복수의) 도전층 사이는 전기적 연결되고, 상기 (복수의) 도전층은 상기 다이를 호스트(host) 기기에 연결하기 위한 전기 리드선(electric lead) 구조를 제공한다. 일단 상기 다이와 기판 사이가 전기적으로 연결되면, 어셈블리는 통상적으로 보호성 패키지를 제공하는 몰드 화합물에 캡슐화된다.
패키지 풋 프린트(footprint)를 가장 효율적으로 사용하기 위해, 반도체 다이를 서로의 최상부에 적층시키는 것이 알려져 있다. 반도체 다이의 본드 패드(bond pad)에 대한 액세스(access)를 제공하기 위해, 다이는 적층되거나, 인접한 다이 사이의 간격층을 이용하여 서로를 완전히 덮거나, 오프셋(offset)를 이용한다. 오프셋 구성에서, 다이를 다른 다이의 최상부에 적층시켜 하부 다이의 접촉 패드가 좌측에 노출되도록 한다.
와이어 본드를 사용하여 다이 스택의 반도체 다이를 서로 연결시키는 것은 일부 단점을 구비한다. 이러한 단점은 와이어 스윕(wire sweep)을 포함하는데, 여기서, 본드 와이어 사이의 간격은 처치 또는 몰딩 캡슐화와 같은 과정에서 변화한다. 와이어 스윕은 인접된 와이어의 상호 인덕턴스(inductance)를 변경하고 전기 단락을 유발할 수 있다. 다른 단점은, 반도체 패키지의 최상부 본드 와이어의 높이는 상기 패키지의 전체 높이를 증가시킨다는 것이다.
요약하면, 하나의 예시에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 기판, 복수의 반도체 다이 및 복수의 도전 범프를 포함하고, 상기 복수의 반도체 다이 중의 각 반도체 다이는 상기 반도체 다이의 가장자리를 따른 복수의 다이 본드 패드를 포함하고, 계단식 오프셋 패턴에 의해 서로에 대해 적층되는 반도체 다이의 다이 스택을 형성하며, 상기 계단식 오프셋 패턴은 각 반도체 다이의 상기 복수의 다이 본드 패드를 노출시키고, 상기 복수의 도전 범프는 상기 다이 스택의 상이한 레벨의 반도체 다이의 상기 다이 본드 패드를 전기적으로 서로 연결시킨다.
다른 예시에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 기판, 복수의 반도체 다이 및 복수의 솔더 범프를 포함하고, 상기 복수의 반도체 다이 중의 각 반도체 다이는 제1 표면, 상기 제1 표면에 대향하는 제2 표면, 및 복수의 다이 본드 패드를 포함하며, 상기 복수의 다이 본드 패드는 상기 반도체 다이의 상기 제1 표면에서 상기 반도체 다이의 가장자리를 따르고, 상기 복수의 반도체 다이는 계단식 오프셋 패턴에 의해 서로에 대해 적층되어 다이 스택을 형성하며, 제1 반도체 다이의 상기 제1 표면은 적층되고 인접된 레벨의 제2 반도체 다이의 상기 제2 표면에 장착되고, 상기 계단식 오프셋 패턴은 각 반도체 다이의 상기 복수의 다이 본드 패드를 노출시키며, 상기 복수의 솔더 범프는 서로 적층되고, 상기 다이 스택의 상기 제1 반도체 다이 및 제2 반도체 다이의 상기 다이 본드 패드를 전기적으로 서로 연결시킨다.
다른 예시에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 기판, 복수의 반도체 다이, 및 복수의 도전 범프를 포함하고, 상기 복수의 반도체 다이 중의 각 반도체 다이는 상기 반도체 다이의 가장자리를 따른 복수의 다이 본드 패드를 포함하고, 상기 복수의 반도체 다이는 계단식 오프셋 패턴에 의해 서로에 대해 적층되는 복수의 레벨의 반도체 다이의 다이 스택을 형성하며, 상기 계단식 오프셋 패턴은 각 반도체 다이의 상기 복수의 다이 본드 패드를 노출시키고, 상이한 레벨에서 서로 정렬된 다이 본드 패드에 수직 다이 본드 경로를 형성하며, 상기 복수의 도전 범프는 상기 다이 접촉 패드에 형성되고, 상기 복수의 도전 범프 중의 하나 또는 복수의 도전 범프는 상기 수직 다이 본드 경로의 인접된 다이 접촉 패드에 전기적으로 서로 연결되며, 다이 접촉 패드는 상기 다이 본드 패드에 장착된 한 쌍의 도전 범프에 전기적으로 서로 연결된다.
다른 예시에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 기판 장치, 복수의 반도체 다이 및 범프 장치를 포함하고, 상기 복수의 반도체 다이 중의 각 반도체 다이는 상기 반도체 다이의 가장자리를 따른 패드 장치를 포함하고, 상기 복수의 반도체 다이는 계단식 오프셋 패턴에 의해 서로에 대해 적층되는 반도체 다이의 다이 스택을 형성하며, 상기 계단식 오프셋 패턴은 각 반도체 다이의 상기 패드 장치를 노출시키고, 상기 범프 장치는 상기 다이 스택의 상이한 레벨의 반도체 다이의 상기 패드 장치를 전기적으로 서로 연결시킨다.
앞서 언급한 바와 같이, 실시예에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 제로 와이어 루프 높이의 본드 와이어를 구비한다. 이러한 실시예는 기판, 복수의 반도체 다이, 및 복수의 와이어 본드를 포함할 수 있고, 상기 복수의 반도체 다이 중의 각 반도체 다이는 상기 반도체 다이의 가장자리를 따른 복수의 다이 본드 패드를 포함하고, 상기 복수의 반도체 다이는 계단식 오프셋 패턴에 의해 서로에 대해 적층되는 반도체 다이의 다이 스택을 형성하며, 상기 계단식 오프셋 패턴은 각 반도체 다이의 상기 복수의 다이 본드 패드를 노출시키고, 상기 복수의 와이어 본드는 상기 다이 스택의 상이한 레벨의 반도체 다이의 상기 다이 본드 패드를 전기적으로 서로 연결시키고, 상기 와이어 본드는 상기 반도체 다이의 상기 가장자리에 접촉된다.
도 1은 본 기술의 실시예에 따른 반도체 장치의 전체적인 제조 과정의 흐름도이다.
도 2는 본 기술의 실시예에 따른 상기 제조 과정에서의 제1 단계의 반도체 장치의 측면도이다.
도 3은 본 기술의 실시예에 따른 상기 제조 과정에서의 제2 단계의 반도체 장치의 평면도이다.
도 4는 본 기술의 실시예에 따른 상기 제조 과정에서의 제3 단계의 반도체 장치의 측면도이다.
도 5는 본 기술의 반도체 장치에 사용되는 반도체 다이의 투시도이다.
도 6은 본 기술의 실시예에 따른 상기 제조 과정에서의 제4 단계의 반도체 장치의 측면도이다.
도 7은 본 기술의 실시예에 따른 상기 제조 과정에서의 제5 단계의 반도체 장치의 측면도이다.
도 8은 본 기술의 실시예에 따른 상기 제조 과정에서의 제5 단계의 반도체 장치의 간략화된 투시도이고, 여기서 상기 다이 스택의 상기 반도체 다이는 도전 범프와 전기적으로 서로 연결된다.
도 9는 본 기술의 대체적 실시예에 따른 반도체 장치의 측면도이고, 여기서 상기 다이 스택의 상기 반도체 다이는 도전 범프와 전기적으로 서로 연결된다.
도 10은 본 기술의 다른 대체적 실시예에 따른 반도체 장치의 측면도이고, 여기서 상기 다이 스택의 상기 반도체 다이는 도전 범프와 전기적으로 서로 연결된다.
도 11은 본 기술의 실시예에 따른 완전한 반도체 장치의 측면도이다.
도 12 및 도 13은 본 기술의 대체적 실시예에 따른 반도체 장치의 측면도 및 투시도이고, 여기서 상기 다이 스택의 상기 반도체 다이는 낮은 높이의 와이어 본드와 전기적으로 서로 연결된다.
이하, 도면을 참조하여 본 기술에 대해 설명하며, 실시예에서, 본 기술은 반도체 장치를 공개하는데, 상기 반도체 장치는 계단식으로 오프셋되는 구성으로 적층되는 반도체 다이를 포함하고, 여기서, 상이한 레벨의 반도체 다이의 다이 접촉 패드는 하나 또는 복수의 도전 범프를 사용하여 서로 연결된다. 사용된 도전 범프의 개수는 인가된 범프의 높이 및 다이 스택의 반도체 다이의 높이에 의해 결정될 수 있다. 도전 범프는 서로의 최상부에 적층되어 반도체 다이의 높이에 매칭되거나 거의 매칭된다. 다음, 상부 도전 범프 일부분을 범프 스택에 인가하고 일부분을 다음 상부 반도체 다이의 다이 본드 패드에 인가시킨다.
이해해야 할 점은, 본 기술은 많은 상이한 형태로 실시될 수 있고 여기에 설명된 실시예에 한정되는 것으로 해석되어서는 안 된다. 반면에, 이러한 실시예는 본 개시가 철저하고 완전하게 이루어질 수 있도록 제공되며, 본 기술의 범위를 본 기술분야의 통상의 기술자에게 완전히 전달할 것이다. 확실히, 본 기술은 첨부된 청구범위에 의해 정의된 기술의 범위 및 사상 내에 포함되는 이러한 실시예의 다양한 대체적 형태, 수정된 형태 및 균등한 형태를 포함하도록 의도된다. 또한, 본 기술에 대한 하기 상세한 설명에서, 본 기술의 철저한 이해를 돕기 위해 많은 구체적인 세부 사항이 제공된다. 그러나, 본 기술은 이러한 구체적인 세부 사항 없이도 실시될 수 있음은 본 기술분야에서 통상의 기술자에게 있어서 자명한 것이다.
여기에서 사용될 수 있는 "최상부"와 "저부", "상부"와 "하부", 및 "수직"과 "수평"이라는 용어는 예를 들어 예시적으로 설명하기 위한 목적일 뿐 본 기술의 설명을 한정하려는 것이 아닌데, 인용된 항은 위치와 방향에서 교환될 수 있기 때문이다. 마찬가지로, 여기에서 사용되는 "기본적으로", "거의" 및/또는 "약"이라는 용어는 주어진 크기 또는 파라미터가 주어진 적용에 대한 허용 가능한 제조 공차 내에서 변할 수 있음을 의미한다. 하나의 실시예에서, 상기 허용 가능한 제조 공차는 ± 0.25 %이다.
이하, 도 1의 흐름도 및 도 2 내지 도 13의 평면도, 측면도, 투시도를 참조하여 본 기술의 실시예를 설명한다. 도 2 내지 도 13은 각각 별도의 반도체 장치(100) 또는 그 일부분을 도시하지만, 이해해야 할 것은 상기 장치(100)는 기판 패널의 복수의 다른 패키지와 함께 일괄(batch) 처리될 수 있음으로써 규모의 경제를 실현할 수 있다. 기판 패널의 장치(100)의 행과 열의 개수는 상이할 수 있다.
반도체 장치(100)를 제조하기 위한 기판 패널은 복수의 기판(102)으로 시작된다(다시, 도 2 내지 도 13에는 이러한 기판을 도시). 기판(102)은 인쇄 회로 기판(PCB), 리드 프레임(lead frame) 또는 테이프식 자동 본딩(TAB) 테이프를 포함하는 여러 가지 상이한 칩 캐리어 매체일 수 있다. 기판(102)이 PCB일 때, 상기 기판은 도 2에 도시된 바와 같은 최상부 도전층(105)과 저부 도전층(107)을 구비하는 내부 코어(103)로 형성될 수 있다. 내부 코어(103)는 폴리이미드 라미네이트(polyimide laminate) 재료, 에폭시 수지((epoxy resin))(RF4 및 RF5를 포함), 비스말레이미드 트리아진(BT, bismaleimide triazine) 수지 등과 같은 여러 가지 유전체 재료로 형성될 수 있다. 상기 내부 코어는 40 μm 내지 200 μm 사이의 두께를 구비할 수 있으나, 대체적인 실시예에서, 상기 내부 코어의 두께는 이 범위 밖에서 변화할 수 있다. 대체적인 실시예에서, 내부 코어(103)는 세라믹 또는 유기일 수 있다.
내부 코어를 둘러싸는 도전층(105), 도전층(107)은 구리 또는 구리 합금, 구리 도금 또는 구리 합금 도금, 합금42(42Fe/58Ni), 구리 도금 스틸, 또는 기판 패널에 적용되는 다른 금속과 재료로 형성될 수 있다. 상기 도전층은 약 10 μm 내지 25 μm의 두께를 구비할 수 있으나, 대체적인 실시예에서 상기 두께는 이 범위 밖에서 변화할 수 있다.
도 1은 본 기술에 따른 실시예의 반도체 장치(180)를 형성하기 위한 제조 과정의 흐름도이다. 단계200에서, 기판(102)에서 통공(104)을 한정하도록 제1 반도체 장치(100)의 기판(102)에 대해 천공할 수 있다. 상기 통공(104)은 예시적인 것이고, 기판(102)은 도면에 도시된 것보다 더 많은 통공(104)을 포함할 수 있으며, 또한 이들은 도면에 도시한 것과 비교할 때 상이한 위치에 있을 수 있다. 이어서 단계202에서 최상부와 저부 도전층 중 하나 또는 두 개에 도전 패턴이 형성된다. 상기 (복수의) 도전 패턴은 도 3 및 도 4에 도시된 바와 같이 전기 트레이스(electrical trace)(106), 기판의 최상부 표면의 접촉 패드(109) 및 기판의 저부 표면의 접촉 패드(108)를 포함할 수 있다. 트레이스(106)와 접촉 패드(109), 접촉 패드(108)(일부분만 도면에 표시됨)는 예시적인 것이고, 또한 기판(102)은 도면에 도시된 것보다 더 많은 트레이스 및/또는 접촉 패드를 포함할 수 있으며, 또한 이들의 또한 이들은 도면에 도시한 것과 비교할 때 상이한 위치에 있을 수 있다. 하나의 실시예에서, 도 3에 도시된 바와 같이, 기판(102)은 기판(102)의 대향하는 변에 위치하는 일 행 또는 다 행의 접촉 패드(109)를 포함할 수 있다. 다른 실시예에서는 접촉 패드(109)는 기판의 일 가장자리, 세 가장자리 또는 전체 네 가장자리에 설치될 수 있다. 다른 실시예에서는 다층 기판을 사용할 수 있고, 상기 최상부 표면 및/또는 저부 표면의 접촉 패드 외에 상기 다층 기판은 내부 도전 패턴을 포함한다.
각 실시예에서, 완제품 반도체 장치는 BGA(Ball Grid Array) 패키지로 사용될 수 있다. 기판(102)의 하부 표면은 후술되는 바와 같은 솔더볼(solder ball)을 수용하기 위한 접촉 패드(108)를 포함할 수 있다. 각 실시예에서, 완제품 반도체 장치(180)는 LGA(Land Grid Array) 패키지일 수 있고, 상기 LGA 패키지는 완제품 장치(180)를 호스트 기기 내에 제거 가능하게 커플링(coupling)하기 위한 접촉 핑거(contact finger)를 포함한다. 이러한 실시예에서, 상기 하부 표면은 솔더볼의 접촉 패드를 수용하는 대신 접촉 핑거를 포함할 수 있다. 기판(102)의 최상부 표면 및/또는 저부 표면의 도전 패턴은 각종 포토리소그래피(photolithographic) 공정과 같은 각종 적절한 공정을 통해 형성될 수 있다.
다시 도 1을 참조하면, 단계204에서 기판(102)을 검사할 수 있다. 이 단계는 자동 광학 검사(AOI, automatic optical inspection)를 포함할 수 있다. 일단 검사되면, 단계206에서 솔더 마스크(110)(도 4)를 기판에 도포할 수 있다. 솔더 마스크를 도포한 후, 단계208에서, 공지된 전기도금 또는 박막 증착 공정에 의해 접촉 패드, 및 도전 패턴의 임의의 기타 용접될 영역에 Ni/Au, 합금42 등을 도금할 수 있다. 다음, 단계210에서, 기판(102)은 조작 테스트를 거친다. 단계212에서, 예컨대 자동화 시각 검사(A AVI, automated visual inspection) 및 최종 시각 검사(FVI, final visual inspection)를 포함하여 시각적으로 기판을 검사하여, 불순물, 스크래치 및 변색을 검사할 수 있다. 이러한 단계에서 하나 또는 복수의 단계는 생략될 수 있거나 상이한 순서로 수행될 수 있다.
기판(102)이 검사를 통과한다고 가정하면, 이어서 단계214에서, 수동(passive) 부재(112)(도 3)를 기판(102)에 부착시킬 수 있다. 상기 하나 또는 복수의 수동 부재는 예컨대 하나 또는 복수의 커패시터(capacitor), 저항기 및/또는 인덕터(inductor)를 포함할 수 있지만, 다른 부재가 고려될 수 있다. 도시된 수동 부재(112)는 예시적일 뿐이고, 다른 실시예에서의 개수, 유형과 위치는 상이할 수 있다.
단계220에서, 많은 반도체 다이를 기판(102)에 적층시킬 수 있다. 도 5는 사용될 수 있는 반도체 다이(124)의 예시를 도시한다. 반도체 다이(124)는 메모리 다이(예컨대 NAND 플래시 다이)일 수 있지만, 다른 유형의 다이(124)를 사용할 수 있다. 이러한 다른 유형의 반도체 다이는ASIC, 또는 RAM(예컨대SDRAM))과 같은 제어기 다이를 포함할 수 있지만 이에 한정되지는 않는다. 반도체 다이(124)는 패키지(100)를 전력 반도체 기기(예컨대 스위치 또는 정류기(rectifier))에 형성하기 위해 대안적으로 사용된다.
각 반도체 다이(124)는, 반도체 다이(124)의 가장자리(124a) 위치에서 단부 접촉되도록 형성된 복수의 다이 본드 패드(132)를 포함할 수 있다. 구체적으로, 반도체 다이(124)로부터의 반도체 웨이퍼의 일부가 여전히 분할될 때, 웨이퍼 스크라이브 라인(wafer scribe line)은 각 반도체 다이의 웨이퍼의 표면에 한정된 다이 본드 패드(132)와 교차되도록 한정될 수 있다. 상기 웨이퍼가 스크라이브 라인을 따라 분할될 때, 각 반도체 다이의 다이 본드 패드에 의해 분할됨으로써, 반도체 다이(124)의 가장자리에서 다이 본드 패드(132)를 단부 접촉시킨다. 실시예에서, 각 다이 본드 패드(132)는 약 70 μm의 길이 및 폭을 구비할 수 있지만, 다른 실시예에서는 상기 길이 및 폭은 서로 비례되거나 비례되지 않게 상이할 수 있다. 도 5에 도시된 것보다 더 많은 다이 본드 패드(132)를 구비할 수 있고, 다른 실시예에서 상기 다이 본드 패드는 반도체 다이(124)의 하나 이상의 가장자리를 따라 형성될 수 있다.
반도체 다이(124)는 연마 이전에 스텔스(stealth) 분할 등에 의해 웨이퍼로부터 분할될 수 있다. 이 기술에서, 레이저는 웨이퍼의 정밀한 분할을 위해 웨이퍼의 표면 하방에 정위 홀(pinpoint hole)을 형성하고, 상기 홀은 웨이퍼의 상부 표면과 하부 표면으로 전파되는 크랙을 초래한다(예컨대, 웨이퍼 백 그라인딩(backgrind) 과정에서). 다른 실시예에서, 연마 이전에 스텔스 분할 이외의 방법(예컨대, 톱질, 레이저 또는 워터 제트 커팅(water jet cutting) 방법)에 의해 웨이퍼를 분할하여 반도체 다이(124)를 생성할 수 있음을 이해하여야 한다.
복수의 반도체 다이(124)를 포함할 때, 반도체 다이(124)는 서로의 최상부에 오프셋 계단식 구성으로 적층됨으로써, 도 6에 도시된 바와 같은 다이 스택(die stack)(120)을 형성한다. 도 6 내지 도 12에서의 스택(120)의 다이(124)의 개수는 예시적일 뿐이고, 또한 실시예는 스택(120) 중의, 1개, 2개, 4개, 8개, 16개, 32개 또는 64개 등 상이한 개수의 반도체 다이를 포함할 수 있다. 다른 실시예에서, 다른 개수의 다이가 존재할 수 있다. 하나 이상의 다이 스택(120)이 존재할 수 있는데, 여기서 교번하는 스택은 서로 반대 방향에서 계단식을 형성한다. 이런 실시예에서, 인터포저(interposer)층(미도시)은 스택 사이에 설치되어 인접된 다이 스택의 다이 본드 패드를 전기적으로 연결시킨다. 상기 다이는 다이 부착 필름을 사용하여 기판에 및/또는 서로에 고정될 수 있다. 하나의 예시로서, 다이 부착 필름은 헨켈 유한책임회사(Henkel AG & Co. KGaA)의 8988 UV 에폭시 수지일 수 있고, B급으로 경화하여 스택(120)의 다이(124)를 초보적으로 고정시키고, 다음 최종 C급으로 경화하여 스택(120)의 다이(124)를 초보적으로 고정시킨다.
단계224에서, 다이 스택(120)의 반도체 다이는 서로 전기적으로 연결되고 기판(102)에 전기적으로 연결될 수 있다. 본 기술의 일면에 따르면, 도전 범프는 스택(120) 중 각 레벨의 반도체 다이(124)의 다이 본드 패드를 전기적으로 서로 연결시킬 수 있다. 이하 도 7 내지 도 10을 참조하여 본 기술의 이러한 특징을 보다 상세히 설명한다.
통상적으로, 도전 범프(138)는 수직으로 정렬된 접촉 패드/다이 본드 패드의 대응되는 열에 전기적으로 연결되어 위로 다이의 적층을 이루기 위해 다이(124)의 기판 접촉 패드(109)와 다이 본드 패드(132)에 침적될 수 있다. 예컨대, 도 8에서, 도전 범프(138)는 스택(120)의 각 다이(124)의 가장 좌측 접촉 패드(109)를 가장 좌측 다이 본드 패드(132)에 전기적으로 서로 연결시킨다. 도전 범프(138)는 스택(120)의 각 다이(124)의 다음 가장 좌측 접촉 패드(109)를 다음 가장 좌측 다이 본드 패드(132)에 전기적으로 연결시킨다. 또한 접촉 패드(109), 다이 본드 패드(132)를 건너 뛰는데 이러한 방식으로 유추한다.
도전 범프(138)는 상이한 기술로 형성될 수 있지만, 하나의 예시에서, 스터드 범핑법(stud bumping)과 같은 방법으로 상기 도전 범프를 형성하고, 여기서 다른 방식으로 와이어 본드의 와이어 본드 캐피러리(capillary)(미도시)를 형성하여 상기 범프를 침적시킨다. 이러한 실시예에서, 가장 하부 위치(기판(102)의 접촉 패드(109))에서부터, 전자 화염 멸화(EFO, electronic flame off)를 통해 상기 와이어 본드 캐피러리 내부의 와이어 첨단에 용융볼을 형성하여 제1 도전 범프를 침적시킨다. 다음, 상기 용융볼을 상승된 온도와 초음파 진동을 사용하여 상기 접촉 패드(109)에 가압하고 도전 범프(138)를 형성한다. 하나의 실시예에서, 도전 범프(138)는 20 g의 압력하에 145 ℃의 온도에서 12 ms 동안 120 KHz의 초음파 주파수를 사용하여 형성될 수 있다. 이들 파라미터는 단지 예시적일 뿐이고, 다른 실시예에서는 각 파라미터가 상이할 수 있다. 일단 도전 범프(138)가 고정되면, 와이어 본드 캐피러리를 이탈시켜 와이어를 커팅시키고 도전 범프(138)를 해당 위치에 고정시킬 수 있다.
접촉 패드(109)에 제1 도전 범프(138)를 형성한 후, 와이어 본드 캐피러리는 나머지 접촉 패드(109)에 수평으로 계속 유사한 도전 범프를 형성할 수 있다. 이후, 수평 도전 범프 행은 한 번에 한 행씩 그 위에 셋업되어 위로 다이 스택을 이룬다. 대체적으로, 초기 도전 범프로부터 부가 도전 범프(138)는 위로 다이 스택까지 수직으로 적층될 수 있다. 이후, 다이 스택을 한 번에 한 열씩 건너 뛰어 부가된 수직 도전 범프 열에 적층될 수 있다. 다른 실시예에서, 다른 순서에 따라 접촉 패드(109)와 다이 본드 패드(132)에 도전 범프(138)를 형성할 수 있다.
지금 도 7 및 도 8을 참조하면, 수직 도전 범프 열을 셋업하기 위해 도전 범프(138)는 접촉 패드(109)와 다이 본드 패드(132)에 인가될 수 있고, 상기 수직 도전 범프 열과 스택(120)의 반도체 다이(124)는 서로 전기적으로 연결되며 기판(102)에 서로 전기적으로 연결된다. 필요한 도전 범프(138)의 개수는 도전 범프(138)의 높이 및 스택(120)의 반도체 다이(124)의 높이에 의해 결정된다. 도 7 및 도 8은 예시를 도시하였고, 여기서, 도전 범프(138)의 높이는 적어도 다이 스택의 반도체 다이(124)(DAF층을 포함)의 높이와 거의 동일하다. 일 실시예에서, 이 높이는 20 ㎛ 내지 35 ㎛일 수 있고, 또한 보다 구체적으로 약 25 ㎛이지만, 다른 실시예에서 반도체 다이(124) 및/또는 도전 범프(138)의 높이는 이 높이보다 높거나 낮다.
도전 범프(138)의 높이가 적어도 다이 스택의 반도체 다이(124)의 높이와 거의 동일할 때, 단일 도전 범프(여기서 베이스 도전 범프(138a))라 칭함)는 먼저 접촉 패드(109)에 인가될 수 있다. 이 지점에서, 베이스 도전 범프(138a)의 상부 표면은 적어도 제1 반도체 다이(124)의 다이 본드 패드(132)와 거의 동일한 평면에 있다. 다음, 와이어 본드 캐피러리는 제1 반도체 다이(124)를 향해 시프트될 수 있고, 다른 도전 범프(138)(여기서 오프셋되고 서로 연결된 도전 범프(138b)라 칭함)를 침적시키며, 상기 다른 도전 범프는 부분적으로 베이스 도전 범프(138a)에 안착되고, 부분적으로 제1 반도체 다이의 다이의 본드 패드(132)에 안착된다. 오프셋 상호 연결 도전 범프(138b)는 접촉 패드(109)를 제1 반도체 다이의 다이 본드 패드(132)에 전기적으로 서로 연결시킨다. 실시예에서, 베이스 도전 범프(138a)와 오프셋 상호 연결 도전 범프(138b)는 동일한 크기를 구비한다. 그러나, 다른 실시예에서, 베이스 도전 범프(138a)가 오프셋 상호 연결 도전 범프(138b)보다 크거나 작은 것을 생각해낼 수 있다.
오프셋 상호 연결 도전 범프(138b)를 침적시키기 위해 와이어 본드 캐피러리가 제1 다이를 향해 시프트되는 양은 적어도 오프셋 상호 연결 도전 범프(138b)의 직경 및 기판 도전 범프(138a)와 제 1 반도체 다이(124) 사이의 간격에 의해 결정된다. 실시예에서, 오프셋 상호 연결 도전 범프(138b)와 베이스 도전 범프(138a)는 약 30 ㎛ 내지 70 ㎛의 직경을 구비하고, 또한 보다 구체적으로 약 50 ㎛이지만, 다른 실시예에서 오프셋 상호 연결 도전 범프(138b) 및/또는 베이스 도전 범프의 직경은 그 직경보다 크거나 작을 수 있다. 베이스 도전 범프(138a)는 다음 인접된 반도체 다이와 20 ㎛ 이격될 수 있다. 따라서, 하나의 예시에서, 베이스 도전 범프(138a)를 침적시킨 후, 와이어 본드 캐피러리는 다이 스택을 향해 35 ㎛ 시프트될 수 있다. 이 예시에서, 50 ㎛인 직경의 오프셋 상호 연결 도전 범프(138b)는 베이스 도전 범프(138a)에서 15 ㎛를 구비하고 다음 레벨의 다이 본드 패드(132)에서 15 ㎛를 구비할 수 있다. 이러한 크기는 예시적일 뿐, 다른 실시예에서 각 크기는 상이할 수 있음을 이해하여야 한다.
도 7 및 도 8에 도시된 실시예에서, 베이스 도전 범프(138a)의 높이는 적어도 인접된 반도체 다이(124)(DAF층을 포함)의 높이와 거의 동일하다. 그러나, 베이스 도전 범프(138a)의 높이는 반도체 다이(DAF층을 포함)의 높이보다 높거나 낮을 수 있음을 이해하여야 한다. 이러한 실시예에서, 베이스 도전 범프(138a)와 다이 본드 패드(132)의 상부 표면이 동일한 평면에 있지 않아도, 오프셋 상호 연결 도전 범프(138b)는 여전히 베이스 도전 범프(138a)와 인접된 다이의 다이 본드 패드(132) 양자에 인가되어 전기적으로 서로 연결될 수 있다. 실시예에서, 다이 본드 패드(132)의 표면은 베이스 도전 범프(138a)의 높이보다 높거나 낮아 50 %에 달하지만, 다른 실시예에서 이 차이는 50 %보다 작을 수 있다.
스택(120)의 제2 반도체 다이(124)를 제1 반도체 다이(제1 수직 다이 본드 패드 열을 따라)에 전기적으로 서로 연결시키기 위해, 와이어 본드 캐피러리를 통해 베이스 도전 범프(138a)를 제1 반도체 다이의 다이 본드 패드(132)에 인가시킨다. 이 베이스 도전 범프(138a)는 기존의 오프셋 상호 연결 도전 범프(138b)에 인접되어 다이 본드 패드(132)에 안착된다. 이어서, 제1 반도체 다이와 제2 반도체 다이의 대응되는 다이 본드 패드(132)를 서로 연결시키기 위해 다음 서로 연결된 도전 범프(138b)를 인가한다. 이 과정에서, 다이 본드 패드의 수직 열의 모든 다이 본드 패드(132)가 베이스 도전 범프(138a)와 오프셋 상호 연결 도전 범프(138b)를 통해 전기적으로 서로 연결될 때까지 수직으로 계속하여 위로 다이 스택(120)을 이룬다. 전술한 바와 같이, 도전 범프는 수직 도전 범프(138) 열을 셋업하는 대신에 다음 레벨로 이동하기 전에 주어진 레벨에서 모든 접촉 패드(109)/다이 본드 패드(132)에 대체적으로 인가될 수 있다.
도 7 및 도 8의 실시예에서, 도전 범프(138)는 다이 본드 패드(132)보다 작다. 그러나, 다른 실시예에서, 도전 범프(138)는 다이 본드 패드(132)보다 크거나 다이 본드 패드(132)의 크기와 거의 동일할 수 있다. 도 9의 측면도는 이러한 실시예를 도시한다. 이러한 실시예에서, 제1 도전 범프(138)는 접촉 패드(109)에 인가될 수 있다. 이 실시예에서, 도전 범프(138)의 높이는 예컨대 약 25 ㎛로, 적어도 다이 스택(120)의 반도체 다이(124)(DAF층을 포함)의 높이와 거의 동일해야 한다. 다음 스택(120)의 제1 반도체 다이의 다이 본드 패드(132)에 제2 도전 범프(138)를 인가시킬 수 있다.
다이 본드 패드(132)보다 더 큰 직경을 구비하는 제2 도전 범프는 부분적으로 접촉 패드(109)의 제1 도전 범프에 인가되므로, 스택(120)의 제1 반도체 다이(124)의 다이 본드 패드를 접촉 패드(109)에 전기적으로 서로 연결시킨다. 하나의 예시에서, 다이 본드 패드는 45 ㎛의 길이일 수 있고, 또한 도전 범프는 50 ㎛의 직경을 구비할 수 있다. 베이스 도전 범프(138a)를 침적시킨 후, 와이어 본드 캐피러리는 다이 스택을 향해 35 ㎛ 시프트될 수 있다. 이 예시에서, 50 ㎛의 직경의 오프셋 상호 연결 도전 범프(138b)는 베이스 도전 범프(138a)에서 15 ㎛를 구비할 수 있고, 다음 레벨의 다이 본드 패드(132)에서 15 ㎛를 구비할 수 있다. 이러한 크기는 예시적일 뿐이고, 다른 실시예에서 각 크기는 상이할 수 있다. 후속하는 도전 범프는 전기적으로 서로 연결된 수직 열의 모든 다이 본드 패드(132)와 유사한 방식으로 다이 본드 패드(132)의 수직 열까지 인가된다. 그 다음, 부가 수직 열은 유사한 방식으로 도전 범프와 전기적으로 서로 연결될 수 있다.
상기 실시예에서, 도전 범프(138)의 높이는 적어도 반도체 다이(124)의 높이와 거의 동일하다. 그러나, 다른 실시예에서, 도전 범프(138)의 높이는 반도체 다이(124)의 높이보다 작을 수 있다. 도 10의 측면도는 이러한 실시예를 도시한다. 여기서, 베이스 도전 범프(138a)의 필라(pillar)를 셋업하기 위해 베이스 도전 범프(138a)는 와이어 본드 캐피러리를 통해 서로의 최상부에 수직으로 인가된다. 상기 필라의 높이가 적어도 다음 인접된 반도체 다이(124)의 높이와 거의 동일해질 때까지 베이스 도전 범프(138a)를 상기 필라에 인가시킨다. 다음, 전술한 바와 같이 오프셋 상호 연결 도전 범프(138b)를 부분적으로 상기 필라의 가장 상부 베이스 도전 범프(138a)에 인가시키고, 부분적으로 반도체 다이의 다음 인접된 레벨의 다이 본드 패드에 인가시킬 수 있다.
필라의 베이스 도전 범프(138a)의 개수는 예컨대 2 개와 4 개 사이일 수 있지만, 다른 실시예에서 더 많을 수 있다. 전술한 바와 같이, 스터드 범핑과 같은 방법으로 각 베이스 도전 범프(138a)를 형성할 수 있고, 즉 EFO를 통해 와이어 본드 캐피러리 내의 와이어의 팁(tip)에 볼을 형성하며, 본드 패드(132)의 상기 범프(138a) 또는 더 낮은 베이스 도전 범프(138a)를 고정시킨다. 와이어 본드 캐피러리는 패드(109) 또는 패드(132)에 제1 베이스 도전 범프(138a)를 형성하고, 이탈시켜 상기 제1 베이스 도전 범프에 제2 베이스 도전 범프(138a)를 형성하며, 범프(138a)의 필라가 완성될 때까지 계속된다. 대체적으로, 와이어 본드 캐피러리는 각 패드(109), 패드(132)에서 레벨을 건너 뛰어 제1 범프(138a)를 수평 침적시키고, 다음 각 패드의 상기 제1 범프에 제2 범프(138a)를 침적시키며, 모든 범프 필라가 완성될 때까지 계속된다.
실시예에서, 베이스 도전 범프(138a)의 필라는 적층되고, 여전히 별도의, 상이한 범프로 유지된다. 그러나 베이스 도전 범프의 필라는 함께 용융되어 단일 대범프를 형성하고, 상기 단일 대범프는 범프의 필라의 높이를 구비하는 것을 생각해낼 수 있다. 유사하게, 상기 하나 또는 복수의 베이스 도전 범프(138a)와 오프셋 상호 연결 범프(138b)는 여전히 별도의, 상이한 범프로 유지된다. 그러나, 상기 하나 또는 복수의 베이스 도전 범프와 오프셋되고 서로 연결된 도전 범프는 함께 용융되어 단일 대범프를 형성하며, 상기 단일 범프는 분리되고 오프셋된 베이스 도전 범프와 오프셋 상호 연결 범프의 프로파일(profile)을 구비하는 것을 생각해낼 수 있다.
상기 실시예에서, 하나 또는 복수의 베이스 도전 범프(138a)와 오프셋 상호 연결 도전 범프(138b)는 스터드 범핑 과정에서 금 또는 금 합금으로 형성된다. 다른 실시예에서, 도전 범프(138a) 및/또는 도전 범프(138b) 중 하나 또는 복수의 도전 범프는 구리 또는 땜납 등과 같은 다른 금속으로 형성될 수 있다. 이 외에, 베이스 도전 범프(138a)의 적어도 일부분은, 반도체 다이 스택(120)을 형성한 후에 와이어 본드 캐피러리에 의해 형성되는 것이 아닌 반도체 다이(124)(여전히 반도체 웨이퍼의 일부분일 때)를 형성하는 과정에서 다이 본드 패드(132)에 형성될 수 있다.
도전 범프(138)를 통해 다이(124)를 서로 전기적 연결시키고 기판(102)에 전기적으로 연결시킨 후, 단계234에서 도 11에 도시된 바와 같이, 반도체 장치(100)를 몰드 화합물(142)에 캡슐화시킬 수 있다. 반도체 장치를 상부 몰드 플레이트 및 하부 몰드 플레이트를 포함하는 몰드 체이스(mold chase)(미도시) 내에 안착시킬 수 있다. 다음, 용융된 몰드 화합물(142)을 몰드 체이스에 주입시켜 예컨대 압축 성형 공정에서 반도체 장치(100)의 부재를 보호성 케이스에 수용시킨다. 몰드 화합물(142)은 예컨대 고체 에폭시 수지, 페놀 수지, 용융 실리카, 결정질 실리카, 카본 블랙 및/또는 금속 수산화물을 포함할 수 있다. 이러한 몰드 화합물은 예컨대 수미토모 그룹(Sumitomo 회사)과 닛토덴코 그룹(Nitto-Denko 회사)(모두 일본에 본사가 설립되어 있음)에서 구입할 수 있다. 다른 제조업체의 다른 몰드 화합물도 고려할 수 있다. 상기 몰드 화합물은 FFT(flow free thin) 몰딩, 트랜스퍼 몰딩 또는 사출 몰딩 기술과 같은 다른 공지된 방법에 의해 도포될 수 있다.
반도체 장치(100)가 호스트 기기(예컨대 인쇄 회로 기판)에 영구적으로 고정되는 실시예에서, 단계236에서 솔더볼(144)(도 11)을 상기 장치(100)의 기판(102)의 하부 표면의 접촉 패드(108)에 고정시킬 수 있다. 반도체 장치(100)가 LGA(land grid array) 반도체 패키지로 사용되는 실시예에서 상기 솔더볼(144)을 생략할 수 있다.
전술한 바와 같이, 반도체 장치(100)는 기판의 패널에 형성될 수 있다. 장치(100)를 형성시키고 캡슐화시킨 후, 단계240에서, 장치(100)를 서로 개별화(singulated)시킴으로써, 도 11에 도시된 바와 같은 완제품 반도체 장치(100)를 형성할 수 있다. 반도체 장치(100)는 톱질, 워터 제트 커팅(water jet cutting), 레이저 커팅, 워터 가이드 레이저 커팅(water guided laser cutting), 건식 매체 커팅 및 다이아몬드 코팅 와이어 커팅을 포함하는 각종 커팅 방법 중 어느 하나에 의해 개별화될 수 있다. 직선 커팅은 기본상 직사각형 또는 정사각형인 반도체 장치(100)를 한정하지만, 본 기술의 다른 실시예에서, 반도체 장치(100)는 직사각형 및 정사각형이 외의 형상을 가질 수 있음을 이해하여야 한다.
전술한 실시예에서, 도전 범프를 사용하여 전기적으로 서로 연결된다. 다른 실시예에서, 낮은 높이의 와이어 본드를 사용하여 전기적으로 서로 연결될 수 있다. 도 12 및 도 13은 이러한 실시예를 도시한다. 상기 낮은 높이의 와이어 본드(여기서 "제로 와이어 루프 높이" 본드(170)라 불림)는 최단 와이어 길이를 사용하여 다이(124)와 다이(124) 사이 및 다이와 기판(102)의 접촉 패드(109) 사이를 연결시킨다. 와이어 본드 캐피러리(미도시)를 사용하여 상기 와이어 본드(170)를 형성할 수 있다.
와이어 본드(170)는 각종 기술에 의해 형성될 수 있지만, 일 실시예에서, 와이어 본드(170)는 볼 본드로 형성될 수 있다. 스택(120)의 가장 상부 반도체 다이의 다이 본드 패드(132)에 스터드 범프(stud bump)(172)를 형성할 수 있다. 다음, 와이어 본드 캐피러리는 다음 더 낮은 레벨의 다이의 대응되는 다이 본드 패드(132)로 이동될 때 와이어를 송출할 수 있다. 다음 상기 캐피러리는 압력, 열량 및 초음파 에너지를 인가하여 와이어를 커팅시켜 더 낮은 레벨의 다이의 본드 패드에 스티치(stitch)할 수 있다. 그 다음, 상기 와이어 본드 캐피러리는 스티치 본드의 최상부에 다음 스터드 범프를 형성하고 또한 수직 와이어 본드 행을 형성하기 위해 다이 스택의 하부 및 기판(102) 상의 대응되는 접촉 패드(109)는 반복된다. 다른 실시예에서, 와이어 본드(170)는 다른 기술로 형성될 수 있다.
와이어가 제1 레벨로부터 다음의 더 낮은 레벨로 당겨지면, 와이어는 상기 제1 레벨의 반도체 다이의 가장자리(124a)에 당접된다. 이는 각 레벨의 반도체 다이(124) 사이에 형성되는 각 와이어 본드(170)에 있어서 진실한 것이다. 이는 와이어의 높이를 최소화하고 전기적 노이즈 및 전기적 단락을 일으킬 수 있는 와이어의 스윕을 방지한다.
이상 본 기술의 전술한 상세한 설명은 서술 및 설명을 목적으로 제시된 것이다. 본 기술을 공개된 정확한 형태로 포괄하거나 한정하려는 것이 아니다. 상기 시사에 감안하여, 여러가지 보정 및 변경이 가능하다. 설명된 실시예는 본 기술의 원리 및 그 실제적인 응용을 가장 잘 설명하기 위해 선택되어, 본 기술분야의 통상의 기술자가 다양한 실시예와 고려되는 실제 용도에 적합한 다양한 보정으로 본 기술을 가장 잘 이용할 수 있도록 한다. 본 기술의 범위는 첨부되는 청구항에 의해 한정된다.

Claims (15)

  1. 반도체 장치로서,
    기판;
    복수의 반도체 다이; 및
    복수의 도전 범프
    를 포함하고,
    상기 복수의 반도체 다이의 각각의 반도체 다이는 복수의 다이 본드 패드를 포함하고, 상기 복수의 반도체 다이는 계단식 오프셋 패턴으로 서로에 대해 적층된 반도체 다이의 다이 스택을 형성하며, 상기 계단식 오프셋 패턴은 각각의 반도체 다이에서 상기 복수의 다이 본드 패드를 노출시키고,
    상기 복수의 도전 범프는 자체적으로, 상기 다이 스택의 상이한 레벨 상에서 반도체 다이의 상기 다이 본드 패드를 전기적으로 상호 연결시키고,
    상기 복수의 도전 범프는 상기 복수의 다이 본드 패드 중 제1 다이 본드 패드 상의 하나 이상의 베이스 도전 범프, 및 상기 하나 이상의 베이스 도전 범프의 상부 상에 형성되고 상기 하나 이상의 베이스 도전 범프에 대해 오프셋되어진 오프셋 상호 연결 도전 범프를 포함하는, 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 오프셋 상호 연결 도전 범프는 상기 하나 이상의 베이스 도전 범프의 상부 상에 부분적으로, 그리고 상기 다이 스택 내의 상기 제1 다이 본드 패드와 수직으로 정렬된 제2 다이 본드 패드 상에 부분적으로 형성되는 반도체 장치.
  4. 제1항에 있어서, 상기 하나 이상의 베이스 도전 범프는 단일 베이스 도전 범프를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 단일 베이스 도전 범프는 상기 반도체 다이의 다이 스택 내의 반도체 다이의 높이와 적어도 동일한 높이를 가지는 반도체 장치.
  6. 제1항에 있어서, 상기 하나 이상의 베이스 도전 범프는 수직 필러로 적층된 복수의 베이스 도전 범프들을 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 복수의 베이스 도전 범프들은 상기 반도체 다이의 다이 스택 내의 반도체 다이의 높이와 적어도 동일한 누적 높이를 갖는 반도체 장치.
  8. 제1항에 있어서, 상기 복수의 반도체 다이는 플래시 메모리 반도체 다이인 반도체 장치.
  9. 반도체 장치로서,
    기판, 복수의 반도체 다이 및 복수의 도전 범프를 포함하고,
    상기 복수의 반도체 다이의 각각의 반도체 다이는,
    제1 표면,
    상기 제1 표면에 대향하는 제2 표면, 및
    상기 반도체 다이의 상기 제1 표면 상의 복수의 다이 본드 패드를 포함하고,
    상기 복수의 반도체 다이는 계단식 오프셋 패턴으로 서로에 대해 적층되어 다이 스택을 형성하고, 제1 반도체 다이의 제1 표면은 상기 스택의 인접한 레벨 내의 제2 반도체 다이의 제2 표면에 장착되고, 상기 계단식 오프셋 패턴은 각각의 반도체 다이에서 상기 복수의 다이 본드 패드들을 노출시키며,
    상기 복수의 도전 범프는 서로 적층되고, 상기 다이 스택 내의 상기 제1 및 제2 반도체 다이의 상기 다이 본드 패드를 물리적으로 및 전기적으로 상호 연결시키고,
    상기 복수의 도전 범프는 하나 이상의 베이스 도전 범프 및 오프셋 상호 연결 도전 범프를 포함하고, 상기 하나 이상의 베이스 도전 범프는 상기 제1 반도체 다이의 다이 본드 패드 상에 있고, 상기 오프셋 상호 연결 도전 범프는 상기 하나 이상의 베이스 도전 범프의 최상부에 물리적으로 부착된 제1 부분 및 상기 제2 반도체 다이의 다이 본드 패드에 물리적으로 부착된 제2 부분을 갖는, 반도체 장치.
  10. 제9항에 있어서, 상기 복수의 도전 범프는 상기 제1 반도체 다이의 다이 본드 패드 상에 적층된 제1 및 제2 도전 범프를 포함하고, 상기 제1 및 제2 도전 범프는 서로 오프셋 관계로 적층되는 반도체 장치.
  11. 삭제
  12. 제9항에 있어서, 상기 하나 이상의 베이스 도전 범프는 상기 제1 반도체 다이의 다이 본드 패드 상에 수직 필러로 적층된 복수의 베이스 도전 범프를 포함하는 반도체 장치.
  13. 제12항에 있어서, 상기 복수의 베이스 도전 범프는 상기 제2 반도체 다이의 높이와 적어도 동일한 누적 높이를 갖는 반도체 장치.
  14. 제13항에 있어서, 상기 제2 반도체 다이의 높이는 상기 반도체 다이에 더하여 상기 제2 반도체 다이의 상기 제1 표면 상의 다이 부착막의 층의 두께를 포함하는 반도체 장치.
  15. 삭제
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