KR102020723B1 - 수직 집적 반도체 패키지 그룹을 포함하는 반도체 장치 - Google Patents

수직 집적 반도체 패키지 그룹을 포함하는 반도체 장치 Download PDF

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KR102020723B1
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양밍 류
친-톈 츄
중리 지
사오펑 둥
쩡위 저우
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

본 발명은 반도체 장치를 공개하고, 상기 반도체 장치는 적어도 수직으로 적층되고 서로 연결되는 제1 그룹 과 제2 그룹의 반도체 패키지를 포함한다. 상기 제1 그룹과 제2 그룹의 반도체 패키지는 패키지의 개수 및 기능에 있어서 서로 상이할 수 있다.

Description

수직 집적 반도체 패키지 그룹을 포함하는 반도체 장치{Semiconductor Device Including Vertically Integrated Groups of Semiconductor Packages}
본 발명은 반도체 패키지 그룹을 포함하는 반도체 장치에 관한 것이다.
휴대용 소비자 전자 장치의 수요의 급증함에 따라 대용량 저장 장치에 대한 수요가 증가하고 있다. 비휘발성 반도체 메모리 장치(예컨대 플래시 메모리 카드)는 디지털 정보 저장 및 교환에 대한 나날이 증가하는 수요를 충족시키도록 널리 사용되고 있다. 이들의 높은 신뢰성 및 대용량과 함께 휴대성, 다기능성 및 견고한 디자인으로 인해 이러한 메모리 장치는 디지털 카메라, 디지털 뮤직 플레이어, 비디오 게임 콘솔, 개인 휴대 정보 단말기(PDA), 휴대 전화 등 많은 전자 장치에 사용하기에 이상적이다.
많은 상이한 패키징 구성이 알려져 있지만, 일반적으로 플래시 메모리 카드는 시스템 인 패키지(SiP, system in package) 또는 멀티칩 모듈(MCM, multichip module)로 제조되고, 여기서 복수의 다이(die)는 소형 풋 프린트 기판에 장착(mount)되고 서로 연결된다. 상기 기판은 전체적으로 일측 및 양측이 식각된 도전층을 구비하는 강성 유전체 베이스를 포함할 수 있다. 상기 다이와 상기 (복수의) 도전층 사이는 전기적으로 연결되고, 상기 (복수의) 도전층은 상기 다이를 호스트(host) 장치에 연결하기 위한 전기 리드선(electric lead) 구조를 제공한다. 일단 상기 다이와 기판 사이가 전기적으로 연결되면, 어셈블리는 통상적으로 보호성 패키지를 제공하는 몰드 화합물에 캡슐화된다.
패키지 풋 프린트(footprint)를 가장 효율적으로 사용하기 위해, 반도체 다이를 서로의 최상부에 적층시키는 것이 알려져 있다. 반도체 다이의 본드 패드에 대한 액세스를 제공하기 위해, 다이는 적층되거나, 인접한 다이 사이의 간격층을 이용하여 서로를 완전히 덮거나, 오프셋(offset)를 이용한다. 오프셋 구성에서, 다이를 다른 다이의 최상부에 적층시켜 하부 다이의 본드 패드가 좌측에 노출되도록 한다.
반도체 다이가 더 얇아짐에 따라, 또한 반도체 패키지 내의 메모리 용량을 향상시키기 위해, 반도체 패키지 내에 적층되는 다이의 수량은 지속적으로 증가된다. 그러나, 이는 상부 다이로부터 하부로 기판까지의 긴 와이어 본드에 유리하다. 긴 와이어 본드는 쉽게 손상되거나 다른 와이어 본드에 전기적 단락되고, 짧은 와이어 본드보다 높은 신호 대 잡음비를 구비한다. 이 외에, 패키지에서 대량의 반도체 다이는 제품수율에 불리한 영향을 줄 수 있다.
요약하면, 하나의 예시에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 제1 반도체 패키지 및 하나 이상의 제2반도체 패키지의 그룹을 포함하고,
상기 제1 반도체 패키지는, 제1 기판, 하나 이상의 반도체 다이의 제1 그룹, 표면에 고정되는 복수의 솔더볼을 구비하는 재배선층, 및 상기 제1 반도체 패키지의 적어도 일부분을 캡슐화하고, 상기 솔더볼의 일부분이 표면을 통해 연장되는 제1 몰드 화합물을 포함하고,
상기 하나 이상의 제2반도체 패키지의 그룹은, 적어도 하나의 표면에서의 접촉 패드를 포함하는 적어도 하나의 제2 기판; 하나 이상의 반도체 다이의 제2 그룹, 및 상기 적어도 하나의 제2 반도체 패키지의 적어도 일부분을 캡슐화시키는 적어도 하나의 제2 몰드 화합물을 포함하며,
상기 제1 몰드 화합물의 상기 표면을 통해 연장되는 상기 솔더볼의 패턴은 상기 적어도 하나의 제2 기판의 상기 적어도 하나의 표면의 상기 접촉 패드의 패턴과 매칭되고, 상기 솔더볼은 상기 접촉 패드에 고정됨으로써, 상기 제1 반도체 패키지를 상기 하나의 그룹의 하나 또는 복수의 제2 반도체 패키지에 커플링시킨다.
다른 일 예시에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 하나 이상의 제1 반도체 패키지의 제1 그룹 및 하나 이상의 제2 반도체 패키지의 제2 그룹을 포함하고,
상기 하나 이상의 제1 반도체 패키지의 제1 그룹은, 적어도 하나의 제1 기판, 하나 이상의 제1 반도체 다이의 제1그룹, 표면에 고정되는 복수의 솔더볼을 구비하는 재배선층, 및 상기 하나 이상의 제1 반도체 패키지의 제1 그룹의 적어도 일부분을 캡슐화시키고, 상기 솔더볼이 표면을 통해 노출되는 제1 몰드 화합물을 포함하고;
상기 하나 이상의 제2 반도체 패키지의 제2 그룹은, 적어도 하나의 표면에서의 접촉 패드를 포함하는 적어도 하나의 제2 기판, 하나 이상의 제2 반도체 다이의 제2 그룹, 및 상기 하나 이상의 제2 반도체 패키지의 제2 그룹의 적어도 일부분을 캡슐화시키는 적어도 하나의 제2 몰드 화합물을 포함하며;
상기 재배선층의 상기 솔더볼의 패턴은 상기 적어도 하나의 제2 기판의 상기 접촉 패드의 패턴과 매칭되고, 상기 솔더볼은 상기 접촉 패드에 고정됨으로써, 상기 하나 이상의 제1 반도체 패키지의 제1 그룹을 상기 하나 이상의 제2 반도체 패키지의 제2 그룹에 커플링시킨다.
다른 예시에서, 본 기술은 반도체 장치에 관한 것으로서, 상기 반도체 장치는 제1 그룹의 하나 또는 복수의 제1 반도체 패키지 및 제2 그룹의 하나 또는 복수의 제2 반도체 패키지를 포함하고,
상기 하나 이상의 제1 반도체 패키지의 제1 그룹은 반도체 다이에 신호를 전송하고 반도체 다이로부터 신호를 수신하는 적어도 하나의 제1 기판 장치, 상기 기판 장치에 장착되는 하나 이상의 제1 반도체 다이의 제1 그룹, 복수의 접촉 패드를 복수의 용접(솔더링) 장치에 전기적으로 연결시키고, 상기 복수의 용접 장치는 표면에 고정되는 재배선 장치, 및 상기 하나 이상의 제1 반도체 패키지의 제1 그룹의 적어도 일부분을 캡슐화시키며 상기 용접 장치가 표면을 통과하여 노출되는 제1 캡슐화 장치를 포함하고,
상기 하나 이상의 제2 반도체 패키지의 제2 그룹은 반도체 다이에 신호를 전송하고 반도체 다이로부터 신호를 수신하고, 적어도 하나의 표면에서의 전기 커넥터 장치를 포함하는 적어도 하나의 제2 기판 장치, 하나 이상의 제2 반도체 다이의 제2 그룹, 및 상기 하나 이상의 제2 반도체 패키지의 제2 그룹의 적어도 일부분을 캡슐화시키는 제2 캡슐화 장치를 포함하며, 상기 재배선 장치의 상기 용접 장치의 패턴은 상기 적어도 하나의 제2 기판의 상기 전기 커넥터 장치의 패턴과 매칭되고, 상기 용접 장치는 상기 전기 커넥터 장치에 고정됨으로써, 상기 하나 이상의 제1 반도체 패키지의 제1 그룹을 상기 하나 이상의 제2 반도체 패키지의 제2 그룹에 커플링시킨다.
다른 일 예시에서, 본 기술은 반도체 장치에 관한 것으로, 상기 반도체 장치는 적어도 하나의 제1 반도체 패키지 및 적어도 하나의 제2 반도체 패키지를 포함하고,
상기 적어도 하나의 제1반도체 패키지는, 제1 패턴을 발생하는 제1 복수의 상호 연결 특징을 포함하는 제1 기판, 상기 제1 복수의 상호 연결 특징에 전기적으로 연결되는 적어도 하나의 제1 반도체 다이 그룹; 표면에 고정되고 상기 제1 반도체 다이 그룹에 전기적으로 연결되며 제2 패턴을 발생하는 제2 복수의 상호 연결 특징을 가지고, 상기 제1 반도체 다이 그룹에 연결되는 제1 층, 및 상기 제1 반도체 패키지의 둘레에 정위(positioning)되고 상기 제1 복수의 상호 연결 특징이 표면을 통과하여 노출되는 제1캡슐화층을 포함하며,
상기 적어도 하나의 제2반도체 패키지는, 제1 표면상에, 제3 패턴을 발생하는 복수의 접촉 패드를 포함하는 제2 기판,; 적어도 하나의 제2 반도체 다이 그룹, 및 상기 적어도 하나의 제2 반도체 패키지의 둘레에 정위되는 제2 캡슐화층을 포함하고,
여기서, 상기 제1 상호 연결 특징 및 제2 상호 연결 특징의 상기 패턴의 적어도 하나의 패턴은 상기 복수의 접촉 패드의 상기 제3 패턴과 매칭됨으로써, 상기 복수의 제1 상호 연결 특징 또는 제2 상호 연결 특징이 상기 복수의 접촉 패드에 전기적으로 연결될 수 있도록 한다.
도 1은 본 기술의 실시예에 따른 반도체 장치의 전체적인 제조 과정의 흐름도이다.
도 2는 본 기술의 실시예에 따른 상기 제조 과정에서의 제1 단계의 반도체 장치의 측면도이다.
도 3은 본 기술의 실시예에 따른 상기 제조 과정에서의 제2 단계의 반도체 장치의 평면도이다.
도 4는 본 기술의 실시예에 따른 상기 제조 과정에서의 제3 단계의 반도체 장치의 측면도이다.
도 5는 본 기술의 실시예에 따른 상기 제조 과정에서의 제4 단계의 반도체 장치의 측면도이다.
도 6은 본 기술의 실시예에 따른 상기 제조 과정에서의 제5 단계의 반도체 장치의 측면도이다.
도 7은 본 기술의 실시예에 따른 상기 제조 과정에서의 제5 단계의 반도체 장치의 개략 투시도이다.
도 8은 본 기술의 실시예에 따른 상기 제조 과정에서의 제6 단계의 반도체 장치의 측면도이다.
도 9는 본 기술의 실시예에 따른 상기 제조 과정에서의 제6 단계의 반도체 장치의 개략 투시도이다.
도 10은 반도체 장치를 패키징하기 위한 몰드 체이스(mold chase) 내의 반도체 장치의 횡단면도이다.
도 11은 본 기술에 따른 실시예의 제1 완성된 전체 반도체 패키지의 측면도이다.
도 12 내지 도 18은 본 기술의 예시적 실시예에 따라 여러 가지 구성에서 하나의 그룹의 하나 또는 복수의 제2 반도체 패키지를 장착시키는 제1 반도체 패키지를 도시한다.
이하, 도면을 참조하여 본 기술에 대해 설명한다. 실시예에서, 본 기술은 수직으로 적층되고 서로 연결되는 반도체 패키지 그룹을 포함하는 반도체 장치에 관한 것이다. 상기 제1 그룹 및 제2 그룹 반도체 패키지는 패키지의 개수 및 기능에 있어서 서로 상이할 수 있다.
이해해야 할 점은, 본 기술은 많은 상이한 형태로 실시될 수 있고 여기에 설명된 실시예에 한정되는 것으로 해석되어서는 안 된다. 반면에, 이러한 실시예는 본 개시가 철저하고 완전하게 이루어질 수 있도록 제공되며, 본 기술의 범위를 본 기술분야의 통상의 기술자에게 완전히 전달할 것이다. 확실히, 본 기술은 첨부된 청구범위에 의해 정의된 기술의 범위 및 사상 내에 포함되는, 이러한 실시예의 다양한 대체적(alternative) 형태, 수정된 형태 및 균등한 형태를 포함하도록 의도된다. 또한, 본 기술에 대한 하기 상세한 설명에서, 본 기술의 철저한 이해를 돕기 위해 많은 구체적인 세부 사항이 제공된다. 그러나, 본 기술은 이러한 구체적인 세부 사항 없이도 실시될 수 있음은 본 기술분야에서 통상의 기술자에게 있어서 자명한 것이다.
여기에서 사용될 수 있는 "최상부"와 "저부", "상부"와 "하부", 및 "수직"과 "수평"이라는 용어는 예를 들어 예시적으로 설명하기 위한 목적일 뿐 본 기술의 설명을 한정하려는 것이 아닌데, 인용된 항은 위치와 방향에서 교환될 수 있기 때문이다. 마찬가지로, 여기에서 사용되는 "기본적으로", "거의" 및/또는 "약"이라는 용어는 주어진 사이즈 또는 파라미터가 주어진 적용에 대한 허용 가능한 제조 공차 내에서 변할 수 있음을 의미한다. 하나의 실시예에서, 상기 허용 가능한 제조 공차는 ± 0.25 %이다.
이하, 도1의 흐름도 및 도2 내지 도18의 평면도, 측면도, 투시도를 참조하여 본 기술의 실시예를 설명한다. 도2 내지 도18은 각각 별도의 반도체 패키지(100) 및/또는 반도체 패키지(170) 또는 그 일부분을 도시한다. 패키지(100) 및 패키지(170)은 기판 패널의 복수의 다른 패키지와 함께 일괄(batch) 처리될 수 있음으로써 규모의 경제를 실현할 수 있다. 기판 패널의 패키지(100), 패키지(170)의 행과 열의 개수는 상이할 수 있다.
반도체 패키지(100)를 제조하기 위한 기판 패널은 복수의 기판(102)으로 시작된다(다시, 도2 내지 도18에는 이러한 기판을 도시). 기판(102)은 인쇄 회로 기판(PCB), 리드 프레임(lead frame) 또는 테이프식 자동 본딩(TAB) 테이프를 포함하는 여러 가지 상이한 칩 캐리어 매체일 수 있다. 기판(102)이 PCB일 때, 상기 기판은 도2에 도시된 바와 같은 최상부 도전층(105)과 저부 도전층(107)을 구비하는 내부 코어(103)로 형성될 수 있다. 내부 코어(103)는 폴리이미드 라미네이트(polyimide laminate) 재료, 에폭시 수지(epoxy resin) (RF4 및 RF5를 포함), 비스말레이미드 트리아진(BT, bismaleimide triazine) 수지 등과 같은 여러 가지 유전체 재료로 형성될 수 있다. 상기 내부 코어는 40 μm 내지 200 μm 사이의 두께를 구비할 수 있으나, 대체적 실시예에서, 상기 내부 코어의 두께는 이 범위 밖에서 변화할 수 있다. 대체적 실시예에서, 내부 코어(103)는 세라믹 또는 유기일 수 있다.
내부 코어를 둘러싸는 도전층(105), 도전층(107)은 구리 또는 구리 합금, 구리 도금 또는 구리 합금 도금, 합금42 (42Fe/58Ni), 구리 도금 스틸, 또는 기판 패널에 적용되는 다른 금속과 재료로 형성될 수 있다. 상기 도전층은 약 10 μm 내지 25 μm의 두께를 구비할 수 있으나, 대체적 실시예에서 상기 두께는 이 범위 밖에서 변화할 수 있다.
도1은 본 기술에 따른 실시예의, 반도체 장치(180)를 형성하기 위한 제조 과정의 흐름도이다. 단계200에서, 기판(102)에서 통공(104)을 한정하기 위해 제1 반도체 패키지(100)의 기판(102)에 대해 천공할 수 있다. 상기 통공(104)은 예시적인 것이고, 기판(102)은 도면에 도시된 것보다 더 많은 통공(104)을 포함할 수 있으며, 또한 이들은 도면에 도시한 것과 비교할 때 상이한 위치에 있을 수 있다. 이어서 단계202에서 최상부와 저부 도전층 중 하나 또는 두 개에 도전 패턴이 형성된다. 상기 (복수의) 도전 패턴은 전기 트레이스(electrical trace)(106), 기판의 최상부 표면의 접촉 패드(109) 및 기판의 저부 표면의 접촉 패드(108)를 포함할 수 있고, 예컨대 도3 및 도4에 도시된 바와 같다. 트레이스(106)와 접촉 패드(109), 접촉 패드(108)(일부만 도면에 부호 표기)는 예시적인 것이고, 또한 기판(102)은 도면에 도시된 것보다 더 많은 트레이스 및/또는 접촉 패드를 포함할 수 있으며, 또한 이들은 도면에 도시한 것과 비교할 때 상이한 위치에 있을 수 있다. 하나의 실시예에서, 도3에 도시된 바와 같이, 기판(102)은 기판(102)의 대향하는 변에 위치하는 일 행 또는 다 행의 접촉 패드(109)를 포함할 수 있다. 나아가 다른 실시예에서는 다층 기판을 사용할 수 있고, 상기 최상부 표면 및/또는 저부 표면의 접촉 패드 외에 상기 다층 기판은 내부 도전 패턴을 포함한다.
각 실시예에서, 완제품 반도체 장치는 BGA(Ball Grid Array) 패키지로 사용될 수 있다. 기판(102)의 하부 표면은 후술되는 바와 같은 솔더볼(solder ball)을 수용하도록 접촉 패드(108)를 포함할 수 있다. 각 실시예에서, 완제품 반도체 장치(180)는 LGA(Land Grid Array) 패키지일 수 있고, 상기 LGA 패키지는 완제품 장치(180)를 호스트 장치 내에 제거 가능하게 커플링(coupling)하기 위한 접촉 핑거(contact finger)를 포함한다. 이러한 실시예에서, 상기 하부 표면은 솔더볼의 접촉 패드를 수용하는 대신 접촉 핑거를 포함할 수 있다. 기판(102)의 최상부 표면 및/또는 저부 표면의 도전 패턴은 각종 포토리소그래피(photolithographic) 공정과 같은 각종 적절한 공정을 통해 형성될 수 있다.
다시 도1을 참조하면, 단계204에서 기판(102)을 검사할 수 있다. 이 단계는 자동 광학 검사(AOI, automatic optical inspection)를 포함할 수 있다. 일단 검사되면, 단계206에서 솔더 마스크(110)(도4)를 기판에 도포할 수 있다. 솔더 마스크를 도포한 후, 단계208에서, 공지된 전기도금 또는 박막 증착 공정에 의해 접촉 패드, 및 도전 패턴의 임의의 다른 피용접 영역에 Ni/Au, 합금42 등을 도금할 수 있다. 다음, 단계210에서, 기판(102)은 조작 테스트를 거친다. 단계212에서, 예컨대 자동화 시각 검사(AVI, automated visual inspection) 및 최종 시각 검사(FVI, final visual inspection)를 포함하여 시각적으로 기판을 검사함으로써, 불순물, 스크래치 및 변색을 검사할 수 있다. 이러한 단계에서 하나 또는 복수의 단계는 생략될 수 있거나 상이한 순서로 수행될 수 있다.
기판(102)이 검사를 통과한다고 가정하면, 이어서 단계214에서, 수동(passive) 부재(112)(도3)를 기판(102)에 부착시킬 수 있다. 상기 하나 또는 복수의 수동 부재는 예컨대 하나 또는 복수의 커패시터(capacitor), 저항기 및/또는 인덕터(inductor)를 포함할 수 있지만, 다른 부재가 고려될 수 있다. 도시된 수동 부재(112)는 예시적일 뿐이고, 다른 실시예에서의 개수, 유형과 위치는 상이할 수 있다.
도5를 참조하면, 이어서 단계220에서, 많은 반도체 다이(124)를 기판(102)에 적층시킬 수 있다. 반도체 다이(124)는 메모리 다이(예컨대 NAND 플래시 다이)일 수 있지만, 다른 유형의 다이(124)를 사용할 수 있다. 이러한 다른 유형의 반도체 다이는ASIC, 또는 RAM(예컨대SDRAM))과 같은 제어기 다이를 포함할 수 있지만 이에 한정되지는 않는다. 반도체 다이(124)는 패키지(100)를 전력 반도체 장치(예컨대 스위치 또는 정류기(rectifier))에 형성하기 위해 대체적으로 사용된다. 복수의 반도체 다이(124)를 포함할 때, 반도체 다이(124)는 다이 스택(die stack)(120)을 형성하도록 오프셋 계단식 구성으로 서로의 최상부에 적층될 수 있다. 하나 이상의 다이 스택(120)이 존재할 수 있는데, 여기서 교번하는 스택은 서로 반대 방향으로 계단식으로 된다. 실시예는 예컨대 1개, 2개, 4개, 8개, 16개, 32개 또는 64개 등 상이한 개수의 반도체 다이를 포함할 수 있다. 다른 실시예에서, 다른 개수의 다이가 존재할 수 있다. 상기 다이는 다이 부착 필름을 사용하여 기판에 및/또는 서로에 고정될 수 있다. 하나의 예시로서, 다이 부착 필름은 헨켈 유한책임회사(Henkel AG & Co. KGaA)의 8988 UV 에폭시 수지일 수 있고, B급로 경화하여 스택(120)의 다이(124)를 초보적으로 고정시키고, 다음 최종 C급으로 경화하여 스택(120)의 다이(124)를 초보적으로 고정시킨다.
단계222에서, 재배선층(RDL)(126)은 다이 스택의 최상부에 고정될 수 있다. RDL(126)은 예컨대 FR4과 FR5로 형성된 강성층 또는 예를 들어 폴리이미드 테이프로 형성된 연성층일 수 있다. 도5 내지 도7을 참조하면, RDL(126)은 반도체 다이(124)에 설치된 본드 패드(132)와 크기 및 구성이 유사한, RDL(126)의 가장자리를 따른 본드 패드(134)를 구비할 수 있다(간략화를 위해, 도 7 및 도 9는 각각 스택(120)의 단일 반도체 다이(124)를 도시하지만, 도7 과 도9에 각각 도시된 반도체 패키지(100)는 도시된 다른 실시예에서와 같이, 복수의 반도체 다이(124)를 포함할 수 있다). 본드 패드(134)는 단일 가장자리를 따라 도시되어 있지만, 본드 패드(134)는 두 개의 대향하거나 인접된 변, 세 개의 변 또는 RDL(126)의 모든 변을 따라 설치될 수 있다.
RDL(126)은 나아가 상부 표면에 재배선 패드(130)의 패턴을 포함할 수 있다. 실시예에서, 전기 트레이스는 RDL 본드 패드(134)와 재배선 패드(130) 사이에 설치됨으로써, 본드 패드(134)를 효과적으로 RDL(126)의 상부 표면의 상방에 재배선시킨다. 각 본드 패드(134)가 재배선 패드(130)에 연결될 수 있도록, 도시된 것보다 많은 본드 패드(134)가 존재할 수 있다. 패시베이션(passivation)층(136)은 전기 트레이스와 재배선 패드(130) 상방에 도포될 수 있고, 상기 재배선 패드(130)를 드러내기 위해 상기 패시베이션층(136)은 식각되거나 별도로 현상된다. 단계224에서, 도6 및 도7에 도시된 바와 같이, 솔더볼(140)은 재배선 패드(130)에 도포될 수 있다. 도면에 도시된 바와 같은 재배선 패드(130)와 솔더볼(140)의 패턴은 예시적일 뿐이고, 다른 실시예에서 상이할 수 있다. 다른 전기 커넥터를 제공하여 솔더볼(140)을 대체할 수 있지만, 이에 한정되지 않는다.
도8 및 도9를 참조하면, 스택(120)의 대응되는 각각의 다이(124)는 서로 전기적으로 연결될 수 있고, 단계230에서, 기판(102) 및 RDL(126)은 와이어 본드(138)를 사용한다. 도시된 바와 같이, 각 반도체 다이(124)는 다이(124)의 가장자리를 따른 일 행의 다이 본드 패드(132)를 포함할 수 있다. 각 다이(124)는 도9에 도시된 것보다 더 많은 다이 본드 패드(132)를 포함할 수 있는 것을 이해하여야 한다. 반도체 다이의 상기 행에서의 각 다이 본드 패드(132)는 와이어 본드(138)를 사용하여 다음의 인접된 반도체 다이의 상기 행에서의 대응되는 본드 패드(132)에 전기적으로 연결될 수 있다. 저부 반도체 다이(124)의 각 다이 본드 패드(132)는 와이어 본드(138)를 사용하여 기판(102)의 일 행 접촉 패드의 대응되는 접촉 패드(109)에 전기적으로 연결된다.
와이어 본드(138)는 각종 기술에 의해 형성될 수 있지만, 일 실시예에서, 와이어 본드(138)는 볼 본드로 형성될 수 있지만 다른 유형의 용접도 고려할 수 있다. 와이어 본드(138)는 전체적으로 다이 스택(120)의 일 층에서 다음 층으로, 기판(102)과 RDL(126)의 수직된 열로 도시된다. 그러나 대체적 실시예에서, 하나 또는 복수의 상기 와이어 본드는 일 층에서 다음 층으로 대각선으로 연장될 수 있다. 나아가, 와이어 본드는 다이 스택(120)의 일 층 또는 다층을 건너 뛸 수 있다. 다른 실시예에서, 볼 본딩 단계 224 이전에 와이어 본드 단계 230을 수행할 수 있음을 생각해낼 수 있다.
다이 스택(120)의 전기적 연결과 RDL(126)에 솔더볼을 형성시킨 다음, 단계234에서, 도10 및 도11에 도시된 바와 같이 반도체 패키지(100)를 몰드 화합물(142)에 캡슐화시킨다. 반도체 장치를 상부 몰드 플레이트(146) 및 하부 몰드 플레이트(148)를 포함하는 몰드 체이스(144) 내에 안착시킬 수 있다. 다음, 용융된 몰드 화합물(142)을 몰드 체이스(144)에 주입시켜 예컨대 압축 성형 공정에서 반도체 패키지(100)의 부재를 보호성 케이스에 수용시킨다. 몰드 화합물(142)은 예컨대 고체 에폭시 수지, 페놀 수지, 용융 실리카, 결정질 실리카, 카본 블랙 및/또는 금속 수산화물을 포함할 수 있다. 이러한 몰드 화합물은 예컨대 수미토모 그룹(Sumitomo Corp)과 닛토덴코 그룹(Nitto-Denko Corp.)(모두 일본에 본사가 설립되어 있음)에서 구입할 수 있다. 다른 제조업체의 다른 몰드 화합물도 고려할 수 있다. 상기 몰드 화합물은 트랜스퍼 성형 또는 사출 성형 기술과 같은 다른 공지된 방법에 의해 도포될 수 있다.
본 기술은, RDL(126)의 솔더볼(140)(여기서 “RDL 솔더볼(140)로도 불림”)의 복수의 부분이 몰드 화합물(142)의 외부 표면에 노출된 상태로 유지되는 것을 특징으로 한다. 따라서, 하부 몰드 플레이트(148)는 이형 필름(release film)(150)과 일치할 수 있다. 반도체 패키지(100)가 몰드 체이스(144)의 내부에 안착될 때, RDL 솔더볼(140)의 첨단은 이형 필름(150)에 삽입된다. 상기 이형 필름은, 예컨대 폴리머일 수 있고, 상기 폴리머는 어느 정도 유연함으로써, 패키지(100)가 몰드 체이스(144) 내에 삽입될 때, RDL 솔더볼(140)의 첨단은 이형 필름(150)에 삽입된다. 상기 이형 필름은 전체 캡슐화 과정에서 그 구조를 유지함으로써, 캡슐화 과정이 완료될 때, 몰드 화합물(142)은 RDL(126), 다이(124), 및 와이어 본드(138)를 감싸게 되지만, RDL 솔더볼(140)의 첨단은 몰드 화합물(142)의 표면을 통과하여 노출을 유지하게 된다. 완료시, 상기 이형 필름(150)은 RDL 솔더볼로부터 쉽게 제거될 수 있다. 적합한 이형 필름(150)의 예시는 미국 펜실베니아(Pennsylvania, USA)에 회사를 둔 아메리카주 AGC 화학품 유한회사(AGC ChemicalsAmericas, Inc)에서 판매하는 Fluon® ETFE 박막(Fluon® ETFE film)과 같은 불소 함유 폴리머이다. 이형 필름(150)에 있어서, 다른 폴리머도 가능하다.
단계236에서, 솔더볼(154)(도11)은 패키지(100)의 기판(102)의 하부 표면의 접촉 패드(108)에 고정될 수 있다. 솔더볼(154)(여기서 “기판 솔더볼(154)”로도 불림)은 반도체 패키지(100)를 인쇄 회로 기판과 같은 호스트 장치(미도시)에 고정시킬 수 있다. 후술되는 바와 같이, 솔더볼(154)은 대체적으로(alternatively) 반도체 패키지(100)를 하나 또는 복수의 다른 반도체 패키지에 고정시킬 수 있다.
상술한 바와 같이, 반도체 패키지(100)는 기판의 패널에 형성될 수 있다. 패키지(100)를 형성시키고 캡슐화시킨 후, 단계240에서, 패키지(100)를 서로 개별화(singulated)시킴으로써, 도11에 도시된 바와 같은 완제품 반도체 패키지(100)를 형성할 수 있다. 반도체 패키지(100)는 톱질, 워터 제트 커팅(water jet cutting), 레이저 커팅, 워터 가이드 레이저 커팅(water guided laser cutting), 건식 매체 커팅 및 다이아몬드 코팅 와이어 커팅을 포함하는 각종 커팅 방법 중 어느 하나에 의해 개별화될 수 있다. 직선 커팅은 기본적으로 직사각형 또는 정사각형인 반도체 패키지(100)를 한정하지만, 본 기술의 다른 실시예에서, 반도체 패키지(100)는 직사각형 및 정사각형이 외의 형상을 가질 수 있음을 이해하여야 한다.
캡슐화된 반도체 패키지(100)를 형성하기 이전, 형성하는 동안 또는 그 후, 단계242에서, 도12 내지 도18에 도시된 바와 같이, 하나의 그룹의 하나 또는 복수의 제 2 반도체 패키지(170)를 형성할 수 있다. 실시예에서, 상기 하나 또는 복수의 패키지(170)의 한 그룹은 상술한 도3의 단계200 내지 단계240과 같은 패키지(100)와 동일한 단계로 형성되는 플래시 패키지일 수 있다. 그러나 본 기술의 다른 특징은, (복수의) 반도체 패키지(170)가 패키지(100)과 동일한 배치 또는 동일한 유형의 반도체 패키지일 필요가 없다는 것이다. 예시로서, 상기 하나 또는 복수의 패키지(170)의 한 그룹은 예를 들어, SDRAM 및 다른 유형의 RAM과 같은 다른 유형의 메모리 패키지를 포함할 수 있다. 상기 하나 또는 복수의 패키지(170)의 한 그룹은 대체적으로 또는 별도로 제어 다이(예컨대 ASIC) 또는 전력 반도체 장치(예컨대 스위치 또는 정류기)를 포함할 수 있다. 다른 유형의 반도체 패키지가 상기 하나 이상의 패키지(170)의 한 그룹을 포함하는 것을 고려할 수 있다.
단계244에서, 상기 하나 또는 복수의 제 2 반도체 패키지(170)의 한 그룹은 상기 제1 반도체 패키지(100)에 장착될 수 있다. 반도체 패키지(170)가 두 개의 주 표면에 모두 전기적으로 연결(최상부 표면의 RDL 솔더볼(140)과 저부 표면의 기판 솔더볼(154))될 때, 본 기술은 상기 하나 또는 복수의 제 2 반도체 패키지(170)의 한 그룹을 패키지(100)의 상부 및/또는 하부에 고정시키는 다른 특징을 구비한다. 하기 설명 및 여기서 사용된 바와 같이, 몰드 화합물의 표면을 연장 통과하는 RDL 솔더볼(140)을 포함하는 반도체 패키지는 반도체 패키지(100)로 지칭된다. RDL 솔더볼(140)을 포함하지 않는 패키지는 반도체 패키지(170) 중 하나로 지칭된다.
도12는 RDL 솔더볼(140)에 의해 반도체 패키지(100)에 물리적으로 연결되고 전기적으로 연결되어 반도체 장치(180)를 형성하는 제2 그룹의 3개의 반도체 패키지(170)를 도시한다. 구체적으로, 반도체 패키지(170)는 저부 표면에 접촉 패드를 구비할 수 있고, 예컨대, 솔더 리플로우 단계에서 상기 접촉 패드는 RDL 솔더볼(140)(접촉 패드는 이와 쌍을 이루고 연결됨)의 패턴과 매칭되는 패턴을 사용한다. 반도체 장치(180)는 패키지(100)의 기판 솔더볼(154)에 의해 인쇄 회로 기판(PCB)과 같은 호스트 장치(174)에 물리적으로 연결되고 전기적으로 연결된다. 따라서, 이 그룹의 반도체 패키지(170)와 호스트 장치(174) 사이는 반도체 패키지(100)를 통해 신호와 전압을 교환한다.
실시예에서, 일단 서로 고정되면, 추가 캡슐화 과정에서 장치(180)의 두 개의 패키지(100)와 패키지(170)를 함께 캡슐화시킬 수 있다. 대체적으로, 에폭시 수지(176)로 패키지(100)와 패키지(170) 사이의 임의의 공간을 다시 충진할 수 있다. 다른 실시예에서, 추가 캡슐화 또는 다시 충진 단계를 수행하지 않고, 간단히 솔더볼(140)에 의해 패키지(100)와 패키지(170)를 함께 고정시킨다.
하나의 예시에서, 도12의 반도체 패키지(100)는 NAND 플래시 다이와 같은 복수의 비휘발성 메모리 다이를 포함할 수 있다. 상술한 바와 같이, 패키지(100)는 대체적으로 하나 또는 복수의 반도체 다이를 포함할 수 있고, 또한 대체적으로 비휘발성 메모리 패키지, 제어기, 전력 반도체 패키지 또는 어떠한 다른 유형의 반도체 패키지일 수 있다. 하나의 예시에서, 별도의 반도체 패키지(170)는 하나 또는 복수의 반도체 다이를 포함할 수 있고, 비휘발성 메모리 패키지, 휘발성 메모리 패키지, 제어기 및/또는 전력 반도체 패키지로 구성될 수 있다. 패키지(170)에 대하여, 다른 유형의 반도체 장치를 고려할 수 있다. 패키지(170)는 각자 동일한 유형이거나 상이한 유형일 수 있다. 예컨대, 상기 패키지의 하나는 제어기일 수 있고, 하나는 휘발성 메모리일 수 있으며, 하나는 전력 반도체 패키지일 수 있다. 패키지(170)에 대하여 다른 조합도 고려할 수 있다.
도12에 도시된 예시에서, 3개의 반도체 패키지(170)의 각각은 반도체 패키지(100)의 표면에 장착되는 3행의 RDL 솔더볼(140)로 도시된다. 이는 예시적일 뿐이고, 반도체 패키지(170)는 다른 행 수의 RDL 솔더볼(140)을 사용하여 패키지(100)에 장착시킬 수 있다. 패키지(170)는 상이한 크기 및/또는 상이한 행 수의 RDL 솔더볼(140)을 사용하여 패키지(100)에 고정될 수 있음을 더 고려할 수 있다. 비록 도12에서는 예시적으로 3개의 패키지(170)를 나타내었지만, 패키지(100)의 RDL 솔더볼(140)에 고정되는, 예컨대 1개, 2개, 4개, 5개 또는 6개 등 더 많거나 더 적은 개수의 패키지(170)가 존재할 수 있다. 비록 모든 행의 RDL 솔더볼(140)은 패키지(170)에 장착된 것으로 도시되었지만, RDL 솔더볼(140)의 일부분은 패키지(170)에 부착되지 않은 채로 남을 수 있다.
상술한 바와 같이, 반도체 패키지(100)는 별도의 반도체 패키지로 개별화될 수 있고, 각 패키지는 기판(102)에 장착되는 단일 그룹의 수직으로 적층된 반도체 다이를 포함한다. 그러나, 도13 및 도14에 도시된 바와 같이, 단일 반도체 패키지(100)는 대체적으로 기판(102)의 복수의 그룹의 수직으로 적층된 반도체 다이를 포함하도록 개별화될 수 있다. 도13 및 도14의 반도체 패키지(100)는 전술한 바와 같이 제조될 수 있지만, 단일 반도체 다이 스택 대신에 복수의 반도체 다이 스택을 포함하도록 개별화된다.
도13의 실시예에서, 단일 반도체 패키지(170)는 반도체 패키지(100)의 분리된 RDL(126)의 RDL 솔더볼(140)에 장착됨으로써, 완제품 반도체 장치(180)를 형성한다. 도14의 실시예에서, 복수의 반도체 패키지(170)는 반도체 패키지(100)의 복수의 RDL(126)의 RDL 솔더볼(140)에 장착됨으로써, 완제품 반도체 장치(180)를 형성한다. 도13 및 도14의 패키지(100)와 패키지(170)의 중 각 패키지는 단일 반도체 다이 또는 복수의 반도체 다이(하나 또는 복수의 패키지(100), 패키지(170)는 상이한 개수의 반도체 다이를 구비할 수 있다)를 포함할 수 있다. 도13 및 도14의 각 패키지(100)와 패키지(170)는 휘발성 메모리, 비휘발성 메모리, 제어기, 전력 장치 또는 어떠한 다른 기능(하나 또는 복수의 패키지(100), 패키지(170)는 상이한 기능을 구비할 수 있음)으로 사용될 수 있다.
도13 및 도14의 실시예는 반도체 패키지(100)의 3개의 반도체 다이 스택을 도시하지만, 다른 실시예에는 3개보다 많거나 적은 스택이 존재할 수 있다. 도14의 실시예는 반도체 패키지(100)에 장착되는 3개의 반도체 패키지(170)를 도시하지만, 다른 실시예에서, 예컨대 1개, 2개, 4개, 5개 또는 6개 등 3개보다 많거나 적은 반도체 패키지(170)가 존재할 수 있다. 도14의 실시예에서, 반도체 장치(180)는 단일 집적 반도체 장치로 사용되거나, 3개의 분리된 별도의 반도체 장치로 사용될 수 있다.
도13 및 도14의 실시예에서, 일단 서로 고정되면, 추가 캡슐화 과정에서, 장치(180)의 패키지(100)와 패키지(170)를 함께 캡슐화시킬 수 있다. 대체적으로, 에폭시 수지(176)로 패키지(100)와 패키지(170) 사이의 임의의 공간을 다시 충진할 수 있다. 다른 실시예에서, 추가 캡슐화 또는 다시 충진 단계를 수행하지 않고, 간단히 솔더볼(140)에 의해 패키지(100)와 패키지(170)를 함께 고정시킨다. 도13 및 도14의 반도체 장치(180)는 패키지(100)의 기판 솔더볼(154)에 의해 PCB와 같은 호스트 장치(미도시)에 장착될 수 있다
도15는 다른 실시예를 도시하고, 여기서 단일 반도체 패키지(170)는 3개의 분리된 별도의 반도체 패키지(100)의 RDL 솔더볼(140)에 장착된다. 도15는 도15의 별도의 반도체 다이 스택이 분리된 반도체 패키지로 개별화되는 이외의 도13에 도시된 실시예의 동일한 부재와 특징을 포함할 수 있다.
도12 내지 도14에 관하여, 전술한 실시예는 2 개의 스택되고 수직으로 집적된 반도체 패키지 레벨을 포함하는 반도체 장치(180)를 포함한다. 본 기술의 다른 실시예는 2 개 이상의 스택되고 수직으로 집적된 반도체 패키지 레벨을 포함하는 반도체 장치를 포함할 수 있다. 예컨대, 도16 및 도17은 각각 3개의 수직으로 집적된 반도체 패키지 레벨을 도시한다. 저부 레벨은 기판 솔더볼(154)을 통해 호스트 장치(미도시)에 장착되는 하나 또는 복수의 반도체 패키지(100)를 포함할 수 있다. 제2 레벨은 상기 (복수의) 저부 레벨 반도체 패키지(100)의 RDL 솔더볼(140)에 장착되는 하나 또는 복수의 반도체 패키지(100)를 포함할 수 있다. 이러한 구성에서, 상기 (복수의) 제2 레벨 반도체 패키지(100)에서 기판 솔더볼(154)을 생략함으로써, 저부 레벨의 RDL 솔더볼(140)을 상기 (복수의) 제2 레벨 반도체 패키지(100)의 상기 (복수의) 기판(102)의 접촉 패드(108)에 용접시킬 수 있음을 유의해야 한다. 제3 레벨은 상기 (복수의) 제2 레벨 반도체 패키지(170)의 RDL 솔더볼(140)에 장착되는 하나 또는 복수의 반도체 패키지(100)를 포함할 수 있다.
도16 및 도17은 3개 레벨의 반도체 패키지를 포함하는 반도체 장치(180)의 특정 예시를 도시하지만, 도16 및 도17의 반도체 장치(180)는 각종 다른 구성을 구비함을 이해하여야 한다. 각 레벨은 하나 또는 복수의 반도체 패키지를 구비할 수 있으며, 또한 각 반도체 패키지는 하나 또는 복수의 반도체 다이를 포함할 수 있다. 주어진 레벨의 반도체 패키지는 복수의 반도체 다이를 포함하지만, 반도체 다이는 단일 수직 스택 또는 복수의 나란히 배열된 수직 스택에 설치될 수 있다. 도16 및 도17의 각 패키지(100)와 패키지(170)는 모두 휘발성 메모리, 비휘발성 메모리, 제어기, 전력 장치 또는 어떠한 다른 기능(하나 또는 복수의 패키지(100), 패키지(170)는 상이한 기능을 구비할 수 있다)으로 사용될 수 있다.
도16 및 도17의 실시예에서, 일단 서로 고정되면, 추가 캡슐화 과정에서, 장치(180)의 패키지(100)와 패키지(170)를 함께 캡슐화시킬 수 있다. 대체적으로, 에폭시 수지(176)로 패키지(100)와 패키지(170) 사이의 임의의 공간, 즉 본 실시예에서의 두 개의 분리된 층을 다시 충진할 수 있다. 다른 실시예에서, 추가 캡슐화 또는 다시 충진 단계를 수행하지 않고, 간단히 이 두 패키지(100, 170) 중의 솔더볼(140)에 의해 패키지(100)와 패키지(170)를 함께 고정시킨다. 도16 및 도17의 반도체 장치(180)는 패키지(100)의 기판 솔더볼(154)에 의해 PCB와 같은 호스트 장치(미도시)에 장착될 수 있다. 도16 및 도17에서 3개 레벨의 수직으로 집적된 반도체 패키지(100), 패키지(170)를 도시하지만, 다른 실시예에는, 3개보다 많은 레벨의 수직으로 집적된 반도체 패키지(100), 패키지(170)가 존재할 수 있다.
반도체 패키지(100)의 RDL 솔더볼(140)의 패턴(개수, 배열 및 간격을 포함)은 제2 레벨 패키지(170)의 개수와 상기 제2 레벨 패키지(170)의 기판 접촉 패드(108)의 패턴에 조화되어 설치될 수 있다. 예컨대, 도18은 RDL 솔더볼(140)의 패턴을 포함하는 반도체 패키지(100)의 최상부 표면을 도시한다. 본 예시에서, RDL 솔더볼(140)은 6그룹으로 배치됨으로써, 6개의 상이한 제2 레벨 반도체 패키지(170)(그 중 하나는 저면도에 도시됨)를 수용한다. 도시된 바와 같이, 각 그룹은 패키지(100)에 장착될 패키지(170)의 기판 접촉 패드(108)의 패턴과 조화된 RDL 솔더볼(140)의 패턴을 구비한다. 구체적으로, RDL 솔더볼(140)의 개수, 배치 및 간격은 기판 접촉 패드(108)의 개수, 배치 및 간격에 매칭되도록 구성될 수 있다. 도18의 예시에서, 다른 패키지(170)(미도시)의 기판 접촉 패드(108)는 도시된 상기 그룹의 기판 접촉 패드(108)와 동일한 패턴을 구비할 수 있다.
대응되는 패키지(100)와 패키지(170)의 완성되는 동안 및 완성 이후(다만 서로 고정되기 전에), 각 패키지(100)와 패키지(170)의 실행 및 품질에 대해 각각 테스트할 수 있다. 본 기술의 특징은 높은 수율의 반도체 장치를 제공하는 것이다. 예컨대, 각종 반도체 다이(예컨대 비휘발성 메모리, 휘발성 메모리 및 제어기)가 함께 패키징될 때, 결함으로 인해 전체 패키지를 폐기해야 할 수도 있는 것이다. 그러나, 별도의 부재를 패키지로 조립 및 테스트한 다음 상기 패키지를 통합하면, 전체 반도체 장치를 폐기해야 할 가능성이 최소화된다.
이 외에, 제조된 반도체 패키지의 결함은 통상적으로 치명적이지는 않지만, 상이한 품질을 구비하는 완제품 반도체 패키지를 초래한다. 완제품 반도체 패키지는 "비닝(binning)" 과정에서 테스트되어 성능에 따라 분류될 수 있다. 본 기술의 또 다른 특징은 비닝에서 유사한 품질의 반도체 패키지가 서로 고정될 수 있도록 허용하는 것이다. 이는 동일한 개수의 반도체 다이를 갖는 단일 패키지를 포함하는 장치와 비교하여 반도체 장치(180)의 더 높은 전체 품질의 생산을 허용한다.
이상 본 기술의 전술한 상세한 설명은 서술 및 설명을 목적으로 제시된 것이다. 본 기술을 공개된 정확한 형태로 포괄하거나 한정하려는 것이 아니다. 이상의 교시된 내용에 따라, 여러 가지 보정 및 변경이 가능하다. 설명된 실시예는 본 기술의 원리 및 그 실제적인 응용을 가장 잘 설명하기 위해 선택되어, 본 기술분야의 통상의 기술자가 다양한 실시예와 고려되는 실제 용도에 적합한 다양한 보정으로 본 기술을 가장 잘 이용할 수 있도록 한다. 본 기술의 범위는 첨부되는 청구항에 의해 한정된다.

Claims (15)

  1. 반도체 장치로서 제1 반도체 패키지 및 하나 이상의 제2 반도체 패키지의 그룹을 포함하고,
    상기 제1 반도체 패키지는,
    제1 기판,
    하나 이상의 반도체 다이의 제1 그룹,
    재배선층- 상기 재배선층은 상기 재배선층의 표면에 부착된 복수의 솔더볼을 가짐 -, 및
    상기 제1 반도체 패키지의 적어도 일부를 캡슐화하는 제1 몰드 화합물 - 상기 솔더볼 중 적어도 일부는 상기 제1 몰드 화합물의 표면을 통해 연장됨 -
    을 포함하며,
    상기 하나 이상의 제2 반도체 패키지의 그룹은,
    적어도 하나의 제2 기판 - 상기 적어도 하나의 제2 기판은 상기 적어도 하나의 제2 기판의 적어도 하나의 표면 상에 접촉 패드를 포함함 -,
    하나 이상의 반도체 다이의 제2 그룹, 및
    적어도 하나의 상기 제2 반도체 패키지의 적어도 일부를 캡슐화하는 적어도 하나의 제2 몰드 화합물
    을 포함하고,
    상기 제1 몰드 화합물의 표면을 통해 연장되는 상기 솔더볼의 패턴은 상기 적어도 하나의 제2 기판의 적어도 하나의 표면 상의 상기 접촉 패드의 패턴과 매칭되고, 상기 솔더볼은 상기 제1 반도체 패키지를 상기 하나 이상의 제2 반도체 패키지의 그룹에 커플링시키도록 상기 접촉 패드에 부착되고,
    상기 솔더볼은 상기 제1 몰드 화합물을 형성하기 위해 사용되는 몰드 체이스 내의 이형 필름에 안착되는 솔더볼에 의해 제1 몰드 화합물의 표면을 통해 연장하고, 상기 제1 몰드 화합물이 형성된 후에 이형 필름은 제거되는 반도체 장치.
  2. 제1항에 있어서, 상기 하나 이상의 제2 반도체 패키지의 그룹과 호스트 장치 사이에서 통신되는 신호들은 상기 제1 반도체 패키지를 통해 발생되는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 반도체 패키지 내의 상기 하나 이상의 반도체 다이의 제1 그룹은 상기 하나 이상의 제2 반도체 패키지의 그룹 내의 상기 반도체 다이의 제2 그룹과 상이한 수의 반도체 다이를 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 반도체 패키지의 기능은 상기 하나 이상의 제2 반도체 패키지의 그룹의 기능과 상이한 반도체 장치.
  5. 제1항에 있어서, 상기 하나 이상의 제2 반도체 패키지의 그룹은 상기 제1 반도체 패키지의 표면에 장착된 복수의 제2 반도체 패키지를 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 복수의 제2 반도체 패키지 중 2개 이상의 패키지는 동일한 기능을 갖는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 반도체 패키지 내의 상기 하나 이상의 반도체 다이의 그룹은 상기 제1 기판 상의 단일 스택에 적층된 복수의 반도체 다이를 포함하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 반도체 패키지 내의 상기 하나 이상의 반도체 다이의 그룹은 상기 제1 기판 상의 복수의 스택에 적층된 복수의 반도체 다이를 포함하는 반도체 장치.
  9. 반도체 장치로서 하나 이상의 제1 반도체 패키지의 제1 그룹 및 하나 이상의 제2 반도체 패키지의 제2 그룹을 포함하고,
    상기 하나 이상의 제1 반도체 패키지의 제1 그룹은,
    적어도 하나의 제1 기판,
    하나 이상의 제1 반도체 다이의 제1 그룹,
    재배선층 - 상기 재배선층은 상기 재배선층의 표면에 부착된 복수의 솔더볼을 가짐 -, 및
    상기 하나 이상의 제1 반도체 패키지의 제1 그룹의 적어도 일부를 캡슐화하는 제1 몰드 화합물 - 상기 솔더볼은 상기 제1 몰드 화합물의 표면을 통해 노출됨 -
    을 포함하며,
    상기 하나 이상의 제2 반도체 패키지의 제2 그룹은,
    적어도 하나의 제2 기판 - 상기 적어도 하나의 제2 기판은 상기 적어도 하나의 제2 기판의 적어도 하나의 표면 상에 접촉 패드를 포함함 -,
    하나 이상의 제2 반도체 다이의 제2 그룹, 및
    상기 하나 이상의 제2 반도체 패키지의 제2 그룹의 적어도 일부를 캡슐화하는 적어도 하나의 제2 몰드 화합물
    을 포함하고,
    상기 재배선층의 상기 솔더볼의 패턴은 상기 적어도 하나의 제2 기판 상의 상기 접촉 패드의 패턴과 매칭되고, 상기 솔더볼은 상기 하나 이상의 제1 반도체 패키지의 제1 그룹을 상기 하나 이상의 제2 반도체 패키지의 제2 그룹에 커플링시키도록 상기 접촉 패드에 부착되고,
    상기 솔더볼은 상기 제1 몰드 화합물을 형성하기 위해 사용되는 몰드 체이스 내의 이형 필름에 안착되는 솔더볼에 의해 제1 몰드 화합물의 표면을 통해 연장하고, 상기 제1 몰드 화합물이 형성된 후에 이형 필름은 제거되는 반도체 장치.
  10. 제9항에 있어서, 상기 하나 이상의 제1 반도체 패키지의 제1 그룹은 상기 하나 이상의 제2 반도체 패키지의 제2 그룹과 동일한 수의 반도체 패키지를 갖는 반도체 장치.
  11. 제9항에 있어서, 상기 하나 이상의 제1 반도체 패키지의 제1 그룹은 상기 하나 이상의 제2 반도체 패키지의 제2 그룹과 상이한 수의 반도체 패키지를 갖는 반도체 장치.
  12. 반도체 장치로서 하나 이상의 제1 반도체 패키지의 제1 그룹 및 하나 이상의 제2 반도체 패키지의 제2 그룹을 포함하고,
    상기 하나 이상의 제1 반도체 패키지의 제1 그룹은,
    반도체 다이로 신호를 전달하고 반도체 다이로부터 신호를 전달받는 적어도 하나의 제1 기판 수단,
    상기 기판 수단 상에 장착된 하나 이상의 제1 반도체 다이의 제1 그룹,
    재배선 수단 - 상기 재배선 수단은 상기 재배선 수단 상의 복수의 접촉 패드를 상기 재배선 수단의 표면에 부착된 복수의 솔더링 수단에 전기적으로 연결시킴 -, 및
    상기 하나 이상의 제1 반도체 패키지의 제1 그룹의 적어도 일부를 캡슐화하는 제1 캡슐화 수단 - 상기 솔더링 수단은 상기 제1 캡슐화 수단의 표면을 통해 노출됨 -
    을 포함하며,
    상기 하나 이상의 제2 반도체 패키지의 제2 그룹은,
    반도체 다이로 신호를 전달하고, 반도체 다이로부터 신호를 전달받는 적어도 하나의 제2 기판 수단 - 상기 적어도 하나의 제2 기판 수단은 상기 적어도 하나의 제2 기판 수단의 적어도 하나의 표면 상에 전기 커넥터 수단을 포함함 -,
    하나 이상의 제2 반도체 다이의 제2 그룹, 및
    상기 하나 이상의 제2 반도체 패키지의 제2 그룹의 적어도 일부를 캡슐화하는 제2 캡슐화 수단
    을 포함하고,
    상기 재배선 수단의 상기 솔더링 수단의 패턴은 상기 적어도 하나의 제2 기판 수단 상의 상기 전기 커넥터 수단의 패턴과 매칭되고, 상기 솔더링 수단은 상기 하나 이상의 제1 반도체 패키지의 제1 그룹을 상기 하나 이상의 제2 반도체 패키지의 제2 그룹에 커플링시키도록 상기 전기 커넥터 수단에 부착되고,
    상기 솔더링 수단은 상기 제1 캡슐화 수단을 형성하기 위해 사용되는 몰드 체이스 내의 이형 필름에 안착되는 솔더링 수단에 의해 제1 캡슐화 수단의 표면을 통해 연장하고, 상기 제1 캡슐화 수단이 형성된 후에 이형 필름은 제거되는 반도체 장치.
  13. 제12항에 있어서, 상기 하나 이상의 제1 반도체 패키지의 제1 그룹은 상기 하나 이상의 제2 반도체 패키지의 제2 그룹과 동일한 수의 반도체 패키지를 갖는 반도체 장치.
  14. 제12항에 있어서, 상기 하나 이상의 제1 반도체 패키지의 제1 그룹은 상기 하나 이상의 제2 반도체 패키지의 제2 그룹과 상이한 수의 반도체 패키지를 갖는 반도체 장치.
  15. 반도체 장치로서 적어도 하나의 제1 반도체 패키지 및 적어도 하나의 제2 반도체 패키지를 포함하고,
    상기 적어도 하나의 제1 반도체 패키지는,
    제1 복수의 상호 연결 특징을 포함하는 제1 기판 - 상기 제1 복수의 상호 연결 특징은 제1 패턴을 생성함 -,
    상기 제1 복수의 상호 연결 특징에 전기적으로 연결되는 적어도 하나의 제1 반도체 다이 그룹,
    상기 제1 반도체 다이 그룹에 연결되는 제1 층 - 상기 제1 층은 상기 제1 층의 표면에 부착된 제2 복수의 상호 연결 특징을 갖고, 상기 제2 복수의 상호 연결 특징은 상기 제1 반도체 다이 그룹에 전기적으로 연결되고, 상기 제2 복수의 상호 연결 특징은 제2 패턴을 생성함 -, 및
    상기 적어도 하나의 제1 반도체 패키지 주위에 정위된 제1 캡슐화층 - 상기 제2 복수의 상호 연결 특징은 상기 제1 캡슐화 층의 표면을 통해 노출됨 -
    을 포함하며,
    상기 적어도 하나의 제2 반도체 패키지는,
    제2 기판 - 상기 제2 기판은 상기 제2 기판의 제1 표면 상에 복수의 접촉 패드를 포함하고, 상기 복수의 접촉 패드들은 제3 패턴을 생성함 -,
    적어도 하나의 제2 반도체 다이 그룹, 및
    상기 적어도 하나의 제2 반도체 패키지 주위에 정위된 제2 캡슐화층을 포함하고,
    상기 제1 및 제2 복수의 상호 연결 특징의 패턴 중 적어도 하나의 패턴은 상기 제1 또는 제2 복수의 상호 연결 특징이 상기 복수의 접촉 패드에 전기적으로 연결될 수 있도록 상기 복수의 접촉 패드의 제3 패턴과 매칭되고,
    상기 제2 복수의 상호 연결 특징은 상기 제1 캡슐화층을 형성하기 위해 사용되는 몰드 체이스 내의 이형 필름에 안착되는 제2 복수의 상호 연결 특징에 의해 제1 캡슐화층의 표면을 통해 연장하고, 상기 제1 캡슐화층이 형성된 후에 이형 필름은 제거되는 반도체 장치.
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