KR20110061404A - 칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지들의 적층 구조 및 그 제조 방법 - Google Patents

칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지들의 적층 구조 및 그 제조 방법 Download PDF

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KR20110061404A
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Abstract

반도체 패키지들의 적층 구조 및 그 형성 방법이 제안된다. 반도체 패키지들의 적층 구조는, 상부 반도체 패키지, 하부 반도체 패키지 및 패키지간 연결부들을 포함하고, 상기 상부 반도체 패키지는, 상부 패키지 기판, 상기 상부 패키지 기판 상에 적층된 다수개의 상부 반도체 칩들, 및 상기 상부 패키지 기판의 하면에 형성된 전도성 상부 연결 랜드들을 포함하고, 상기 하부 반도체 패키지는, 하부 패키지 기판, 상기 하부 패키지 기판 상에 적층된 다수개의 하부 반도체 칩들, 및 상기 하부 반도체 칩들을 수직으로 관통하는 하부 칩 실리콘 관통 비아들을 포함하고, 및 상기 패키지간 연결부들은, 상기 칩 실리콘 관통 비아들 및 상기 상부 연결 랜드들을 전기적으로 연결할 수 있다.
반도체 패키지들의 적층 구조, 실리콘 관통 비아, 패키지간 연결부

Description

칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지들의 적층 구조 및 그 제조 방법{Semiconductor Package Stacked Structures, a Modules and an Electronic Systems Including Through-Silicon Vias and Inter-Package Connectors and Method of Fabricating the Same}
본 발명은 반도체 패키지의 적층 구조, 모듈, 및 전자 시스템 및 그 제조 방법에 관한 것이다.
고속 동작 및 대용량의 반도체 소자를 구현하는 방법으로, 반도체 칩들을 적층하는 방법 및 반도체 패키지들을 적층하는 방법이 제안되었다.
본 발명이 해결하고자 하는 과제는, 칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지의 적층 구조를 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는, 칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지의 적층 구조를 제조하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지의 적층 구조를 포함하는 반도체 모듈을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지의 적층 구조를 포함하는 전자 회로 기판을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 칩 실리콘 관통 비아와 패키지간 연결부를 포함하는 반도체 패키지의 적층 구조를 포함하는 전자 시스템을 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 반도체 패키지들의 적층 구조 는, 상부 반도체 패키지, 하부 반도체 패키지 및 패키지간 연결부들을 포함하고, 상기 상부 반도체 패키지는, 상부 패키지 기판, 상기 상부 패키지 기판 상에 적층된 다수개의 상부 반도체 칩들, 및 상기 상부 패키지 기판의 하면에 형성된 전도성 상부 연결 랜드들을 포함하고, 상기 하부 반도체 패키지는, 하부 패키지 기판, 상기 하부 패키지 기판 상에 적층된 다수개의 하부 반도체 칩들, 및 상기 하부 반도체 칩들을 수직으로 관통하는 하부 칩 실리콘 관통 비아들을 포함하고, 및 상기 패키지간 연결부들은, 상기 칩 실리콘 관통 비아들 및 상기 상부 연결 랜드들을 전기적으로 연결할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 반도체 패키지들의 적층 구조는, 상부 반도체 패키지, 하부 반도체 패키지 및 패키지간 연결부들을 포함하고, 상기 상부 반도체 패키지는, 상부 패키지 기판, 상기 상부 패키지 기판 상에 적층된 다수개의 상부 반도체 칩들, 상기 상부 반도체 칩들을 수직으로 관통하는 상부 칩 실리콘 관통 비아들, 및 상기 상부 패키지 기판의 하면에 형성된 전도성 상부 연결 랜드들을 포함하되, 상기 전도성 상부 연결 랜드들, 상기 상부 칩 실리콘 관통 비아들 및 상기 상부 반도체 칩들은 전기적으로 연결되고, 상기 하부 반도체 패키지는, 하부 패키지 기판, 상기 하부 패키지 기판 상에 적층된 다수개의 하부 반도체 칩들, 상기 하부 반도체 칩들을 수직으로 관통하되, 상기 하부 반도체 칩들과 전기적으로 절연되는 하부 칩 실리콘 관통 비아들, 상기 하부 반도체 칩들 중, 최상부에 적층되는 최상부 반도체 칩의 표면에 형성되며, 상기 하부 칩 실리콘 관통 비아들과 전기적으로 연결되는 칩 비아 패드들, 및 상기 하부 패키지 기판의 상부, 상기 하부 반도체 칩들의 측면 및 상부를 덮으며, 상기 칩 비아 패드들의 표면을 노출시키는 오프닝들을 포함하는 하부 몰딩재를 포함하고, 및 상기 패키지간 연결부들은, 상기 오프닝들 내에 형성되고, 상기 최상부 칩 비아 패드들 및 상기 상부 연결 랜드들을 전기적으로 연결할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 반도체 모듈은, 모듈 기판, 상기 모듈 기판 상에 배치된 복수개의 반도체 소자들, 및 상기 모듈 기판의 한 모서리에 나란히 형성되고, 상기 반도체 소자들과 전기적으로 연결되는 모듈 접촉 단자들을 포함하고, 상기 반도체 소자들 중 적어도 하나는 상술된 반도체 패키지들의 적층 구조를 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 전자 시스템은, 제어부, 입력부, 출력부, 및 저장부를 포함하고, 상기 제어부, 입력부, 출력부 및 저장부 중 적어도 어느 하나는 상술된 반도체 패키지들의 적층 구조를 포함한다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 반도체 패키지들의 적층 구조를 형성하는 방법은, 상부 반도체 패키지를 형성하고, 하부 반도체 패키지를 형성하고, 및 패키지간 연결부를 통하여 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결되도록 적층하는 것을 포함하되, 상기 상부 반도체 패키지를 제조하는 것은, 웨이퍼 상태의 상부 반도체 칩들을 형성하고, 하면에 상부 연결 랜드들을 가진 상부 패키지 기판 상에 상기 상부 반도체 칩들을 적층하고, 및 상기 상부 반도체 칩들을 감싸는 상부 몰딩재를 형성하는 것을 포함하고, 상기 하부 반도체 패키지를 제조하는 것은, 웨이퍼 상태의 하부 반도체 칩들을 형 성하고, 상기 하부 반도체 칩들을 수직으로 관통하는 하부 칩 실리콘 관통 비아들을 형성하고, 하부 패키지 기판 상에 상기 하부 칩 실리콘 관통 비아들이 정렬되도록 상기 하부 반도체 칩들을 적층하고, 상기 적층된 하부 반도체 칩들을 감싸는 상부 몰딩재를 형성하는 것을 포함하고, 상기 패키지간 연결부를 통하여 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결되도록 적층하는 것은, 상기 하부 몰딩재에 상기 하부 반도체 칩에 포함된 상기 칩 실리콘 관통 비아의 일부를 전기적으로 노출시키는 오프닝들을 형성하고, 상기 오프닝 내를 채우며 상기 상부 연결 랜드들 및 상기 하부 칩 실리콘 관통 비아를 전기적으로 연결 시키는 패키지간 연결부를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 기술적 사상에 의하면, 고속으로 동작하는 대용량의 반도체 소자, 즉 반도체 패키지들의 적층 구조를 구현할 수 있고, 부가적으로 반도체 모듈, 전자 회로 기판 및 전자 시스템을 구현할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 개략적으로 도시한 종단면도이다. 도 1을 참조하면, 반도체 패키지들의 적층 구조(100a)는, 하부 반도체 패키지(105La), 상부 반도체 패키지(105Ua) 및 패키지간 연결부들(150a)을 포함한다. 상기 패키지간 연결부들(150a)은 상기 하부 반도체 패키지(105La)와 상기 상부 반도체 패키지(105Ua)를 전기적으로 연결할 수 있다. 상기 하부 반도체 패키지(105La)는 하부 패키지 기판(110La), 다수 개의 하부 반도체 칩들(120La), 하부 몰딩재(130La), 및 하부 칩 실리콘 관통 비아들(140La)을 포함한다.
상기 하부 패키지 기판(110La)은 패키지용 기판이며, 금속, 세라믹, 플라스 틱, 글라스, 또는 인쇄 회로 기판 등으로 제조될 수 있다. 상기 하부 패키지 기판(110La)의 상면에는 상기 하부 칩 실리콘 관통 비아들(140La)과 전기적으로 연결되는 패드들이 형성될 수 있다. 본 도면에서는 도면이 복잡해지는 것을 피하기 위하여 생략되었다.
상기 하부 패키지 기판(110La)의 하면에는 회로 범프들(115La)이 형성될 수 있다. 상기 회로 범프들(115La)은 상기 반도체 패키지들의 적층 구조(100a)를 모듈 보드 또는 회로 보드와 전기적으로 연결시킬 수 있다. 상기 회로 범프들(115La)은 상기 하부 칩 실리콘 관통 비아(140La)와 전기적으로 연결될 수 있다. 상기 회로 범프들(115La)은 솔더링 공정을 이용하여 형성될 수 있다.
상기 하부 칩 실리콘 관통 비아들(140La)은 상기 하부 패키지 기판(110La)의 상면에 형성된 패드들 및 상기 하부 패키지 기판(110La)의 내부에 형성된 도시되지 않은 전도성 라인들을 통해 상기 회로 범프들(115La)과 각각 전기적으로 연결될 수 있다.
상기 하부 반도체 칩들(120La)은 웨이퍼 상태를 의미할 수 있다. 즉, 웨이퍼에서 각각 쏘잉 공정들을 통해 하나씩 분리된 상태를 의미할 수 있다. 상기 하부 반도체 칩들(120La)은 메모리 칩일 수 있다. 본 명세서에서는 상기 하부 반도체 칩들(120La)이 디램 칩들인 것으로 가정하여 본 발명의 기술적 사상이 설명된다.
상기 하부 몰딩재(130La)는 상기 하부 패키지 기판(110La) 상에 형성되며, 상기 하부 반도체 칩들(120La)을 감싸도록 형성될 수 있다. 상기 하부 몰딩재(130La)는 에폭시 계열의 수지로 형성될 수 있다.
상기 하부 칩 실리콘 관통 비아들(140La)은 상기 하부 반도체 칩들(120La)을 수직으로 관통할 수 있다. 상기 하부 칩 실리콘 관통 비아들(140La)은 상기 하부 패키지 기판(110La)과 전기적으로 연결될 수 있다. 상기 하부 칩 실리콘 관통 비아들(140La)은 하부 칩 비아 패드들(145La)을 포함할 수 있다. 상기 하부 칩 비아 패드들(145La)은 상기 하부 반도체 칩들(120La)의 상부 표면에 형성될 수 있다. 또는, 상기 하부 칩 비아 패드들(145La)은 상기 하부 반도체 칩들(120La)의 상면에 형성된 하부 칩 재배선층들(125La)에 포함될 수 있다. 상기 하부 칩 재배선층들(125La)은 각각 상기 하부 반도체 칩들(120La)의 상부 표면에 형성될 수 있다.
상기 상부 반도체 패키지(105Ua)는 상부 패키지 기판(110Ua), 다수 개의 상부 반도체 칩들(120Ua), 상부 몰딩재(130Ua), 및 상부 칩 실리콘 관통 비아들(140Ua)을 포함한다.
상기 상부 패키지 기판(110Ua)은 패키지용 기판이며, 금속, 세라믹, 플라스틱, 글라스 또는 인쇄 회로 기판 등으로 제조될 수 있다. 상기 상부 패키지 기판(110Ua)의 하부에는 상부 연결 랜드들(115Ua)이 형성될 수 있다. 상기 상부 연결 랜드들(115Ua)은 상기 패키지간 연결부들(150a)과 전기적, 물리적으로 연결될 수 있다. 또, 상기 상부 연결 랜드들(115Ua)은 상기 상부 칩 실리콘 관통 비아들(140Ua)과 전기적으로 연결될 수 있다. 상기 상부 연결 랜드들(115Ua)은 상기 상부 패키지 기판(110Ua)의 내부에 형성되고 표면의 일부가 외부에 노출되도록 형성될 수 있다. 또는, 상기 상부 패키지 기판(110Ua)의 외부에 돌출되도록 형성될 수 있다.
상기 상부 패키지 기판(110Ua)의 상면에는 상기 상부 칩 실리콘 관통 비아들(140Ua)과 전기적으로 연결되는 패드들이 형성될 수 있다. 본 도면에서는 도면이 복잡해지는 것을 피하기 위하여 생략되었다. 상기 상부 칩 실리콘 관통 비아들(140Ua)은 상기 상부 패키지 기판(110Ua)의 상면에 형성된 패드들 및 상기 상부 패키지 기판(110Ua)의 내부에 형성된 도시되지 않은 전도성 라인들을 통해 상기 상부 연결 랜드들(115Ua)과 각각 전기적으로 연결될 수 있다.
상기 상부 반도체 칩들(120Ua)은 웨이퍼 상태를 의미할 수 있다. 즉, 웨이퍼에서 각각 쏘잉 공정들을 통해 하나씩 분리된 상태를 의미할 수 있다. 상기 상부 반도체 칩들(120Ua)은 메모리 칩들일 수 있다. 본 명세서에서는 상기 상부 반도체칩들(120Ua)이 플래시 메모리 칩들인 것으로 가정하여 본 발명의 기술적 사상이 설명된다.
상기 상부 몰딩재(130Ua)는 상기 상부 패키지 기판(110Ua) 상에 형성되며, 상기 상부 반도체 칩들(120Ua)을 완전히 감싸도록 형성될 수 있다. 상기 상부 몰딩재(130Ua)는 에폭시 계열의 수지로 형성될 수 있다.
상기 상부 칩 실리콘 관통 비아들(140Ua)은 상기 상부 반도체 칩들(120Ua)을 수직으로 관통할 수 있다. 상기 상부 칩 실리콘 관통 비아들(140Ua)은 상기 상부 패키지 기판(110Ua)과 전기적으로 연결될 수 있다. 상기 상부 칩 실리콘 관통 비아들(140Ua)은 상부 칩 비아 패드들(145Ua)을 포함할 수 있다. 상기 상부 칩 비아 패드들(145Ua)은 상기 상부 반도체 칩들(120Ua)의 상부 표면에 형성될 수 있다. 또는, 상기 상부 칩 비아 패드들(145Ua)은 상기 상부 반도체 칩들(120Ua)의 상면에 형성된 상부 칩 재배선층들(125Ua)에 포함될 수 있다. 상기 상부 칩 재배선층들(125Ua)은 각각 상기 상부 반도체 칩들(120Ua)의 상부 표면에 형성될 수 있다.
상기 패키지간 연결부들(150a)은 상기 하부 반도체 패키지(105La)의 최상부에 배치된 최상부 하부 반도체 칩(120Lat)의 최상부 칩 비아 패드들(145Lat)과 상기 상부 연결 랜드들(115Ua)을 전기적으로 연결할 수 있다. 상기 패키지간 연결부들(150a)은 솔더링 공정을 통해 형성될 수 있다. 즉, 상기 패키지간 연결부들(150a)은 볼 모양일 수 있다. 상기 최상부 칩 비아 패드들(145Lat)은 상기 최상부 하부 반도체 칩(120Lat)의 최상부 칩 재배선층(125Lat) 내에 형성될 수 있다.
본 발명의 기술적 사상에서, 상기 하부 반도체 패키지(105La)의 상기 최상부 반도체 칩(120Lat)의 상기 최상부 칩 비아 패드들(145Lat)의 레이 아웃은 상기 상부 패키지 기판(110Ua)의 상기 상부 연결 랜드들(115Ua)의 레이 아웃과 일치 또는 미러링(mirroring)될 수 있다. 상기 미러링은 거울에 비친듯한 대칭 모양으로 형성될 수 있다는 의미이다. 즉, 상기 하부 반도체 패키지(105La)의 상기 최상부 반도체 칩(120Lat)의 상기 최상부 칩 비아 패드들(145Lat)과 상기 상부 반도체 패키지(105Ua)의 상기 상부 패키지 기판(110Ua)의 상기 상부 연결 랜드들(115Ua)은 각각 수직으로 정렬될 수 있다. 상기 상부 연결 랜드들(115Ua)의 레이 아웃과 상기 패키지간 연결부들(150a)의 레이 아웃이 일치할 수 있다. 상기 패키지간 연결부들(150a)의 레이 아웃과 상기 최상부 칩 비아 패드들(145Lat)의 레이 아웃이 일치할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 하부 반도체 패키지의 최상부에 배치 된 최상부 하부 반도체 칩들의 상면을 개략적으로 도시한 도면들이다. 구체적으로, (a)는 도 1의 최상부 반도체 칩(120Lat)의 최상부 칩 재배선층(125Lat)의 양쪽 외곽부에 최상부 칩 비아 패드들(145Lat)이 배열된 것을 보여주고, (b)는 최상부 반도체 칩(120Lbt)의 최상부 칩 재배선층(125Lbt)의 네 외곽부에 최상부 칩 비아 패드들(145Lbt)이 배열된 것을 보여주고, 및 (c)는 최상부 반도체 칩(120Lct)의 최상부 칩 재배선층(125Lct) 양쪽 외곽부 및 중간에 각각 최상부 칩 비아 패드들(145Lct)이 배열된 것을 보여준다. 이 외에도, 최상부 칩 비아 패드들(145Lxt)은 (b)와 (c)의 혼합 배열 또는 격자형 그리드 어레이 배열 등 다양한 모양으로 배열될 수 있다.
도 3a 및 3b는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지들의 적층 구조를 개략적으로 도시한 도면들이다. 도 3a는 예를 들어 도 2의 (b)에 도시된 최상부 하부 반도체 칩(120Lbt)을 포함하는 반도체 패키지들의 적층 구조(100b)일 수 있고, 도 3b는 예를 들어 도 2의 (c)에 도시된 최상부 하부 반도체 칩(120Lct)을 포함하는 반도체 패키지들의 적층 구조(100c)일 수 있다.
도 3a를 참조하면, 반도체 패키지들의 적층 구조(100b)는, 하부 반도체 패키지(105Lb), 상부 반도체 패키지(105Ub) 및 패키지간 연결부들(150b)을 포함한다. 상기 하부 반도체 패키지(105Lb)는 다수개의 적층된 하부 반도체 칩들(120Lb)을 포함하고, 상기 하부 반도체 칩들(120Lb)의 외곽부에 일정 간격으로 형성된 다수개의 하부 칩 실리콘 관통 비아들(140Lb)을 포함할 수 있다. 상기 상부 반도체 패키지(105Ub)는 다수개의 적층된 상부 반도체 칩들(120Ub)을 포함하고, 상기 상부 반 도체 칩들(120Ub)의 외곽부에 일정 간격으로 형성된 다수개의 상부 칩 실리콘 관통 비아들(140Ub)을 포함할 수 있다.
도 3b를 참조하면, 반도체 패키지들의 적층 구조(100c)는, 하부 반도체 패키지(105Lc), 상부 반도체 패키지(105Uc) 및 패키지간 연결부들(150c)을 포함한다. 상기 하부 반도체 패키지(105Lc)는 외곽부 및 중앙 부에 배열된 하부 칩 실리콘 관통 비아들(140Lc, 140LcC)을 포함하는 하부 반도체 칩들(120Lc)을 포함할 수 있다. 상기 상부 반도체 패키지(105Uc)는 외곽부 및 중앙부에 각각 배열된 다수개의 상부 칩 실리콘 관통 비아들(140Uc, 140UcC)을 포함하는 상부 반도체 칩들(120Uc)을 포함할 수 있다.
도 4a 내지 4k는 본 발명의 기술적 사상에 의한 다양한 응용 실시예에 의한 반도체 패키지들의 적층 구조들을 개략적으로 도시한 종단면도들이다. 반도체 패키지들의 적층 구조들(100d-100n)은 하부 반도체 패키지들(105Ld-105Ln), 상부 반도체 패키지들(105Ud-105Un) 및 패키지간 연결부들(150c-150n)을 포함한다. 상기 패키지간 연결부들(150d-150n)은 상기 하부 반도체 패키지들(105Ld-105Ln)과 상기 상부 반도체 패키지들(105Ud-105Un)을 각각 전기적으로 연결할 수 있다.
도 4a를 참조하면, 상부 반도체 패키지(105Ud)는 상부 패키지 기판(110Ud) 및 다수 개의 적층된 상부 반도체 칩들(120Ud)을 포함한다. 상기 상부 패키지 기판(110Ud)은 상부 연결 랜드들(115Ud) 및 상부 와이어 랜드들(135Ud)을 포함할 수 있다. 상기 상부 반도체 칩들(120Ud)은 각각 상부 칩 실리콘 관통 비아들(140Ud), 상부 칩 비아 패드들(145Ud) 및 상부 칩 본딩 패드들(139Ud)을 포함할 수 있다. 상 기 상부 와이어 랜드들(135Ud)과 상부 칩 본딩 패드들(139Ud)은 상부 본딩 와이어들(137Ud)를 통해 서로 전기적으로 연결될 수 있다. 상기 상부 반도체 칩들(120Ud)의 일 측면은 수직으로 정렬되지 않을 수 있다. 이것은 상기 상부 칩 본딩 패드들(139Ud)이 노출되도록 하기 위한 것일 수 있다. 이때, 상기 상부 칩 실리콘 관통 비아들(140Ud)도 수직으로 정렬되지 않을 수 있다. 상기 상부 칩 실리콘 관통 비아들(140Ud)은 상기 상부 칩 비아 패드들(145Ud)을 통해 서로 전기적으로 연결될 수 있다. 상기 상부 칩 실리콘 관통 비아들(140Ud)은 도시되지 않은 전도성 패드들을 통하여 상기 상부 패키지 기판(110Ud)과 전기적으로 연결될 수 있다. 상기 상부 칩 실리콘 관통 비아들(140Ud) 및/또는 상기 상부 와이어 랜드들(135Ud)은 상기 상부 연결 랜드들(115Ud)과 각각 전기적으로 연결될 수 있다.
도 4b를 참조하면, 상부 반도체 패키지(105Ue)는 상부 패키지 기판(110Ue) 및 다수 개의 적층된 상부 반도체 칩들(120Ue)을 포함한다. 상기 상부 패키지 기판(110Ue)은 상부 연결 랜드들(115Ue) 및 상부 와이어 랜드들(135Ue)을 포함할 수 있다. 상기 상부 반도체 칩들(120Ue)은 각각 상부 칩 실리콘 관통 비아들(140Ue), 상부 칩 비아 패드들(145Ue) 및 상부 칩 본딩 패드들(139Ue)을 포함할 수 있다. 상기 상부 와이어 랜드들(135Ue)과 상부 칩 본딩 패드들(139Ue)은 상부 본딩 와이어들(137Ue)을 통해 서로 전기적으로 연결될 수 있다. 상기 상부 반도체 칩들(120Ue)의 일 측면은 수직으로 정렬되고 타 측면은 수직으로 정렬되지 않을 수 있다. 상기 상부 칩 본딩 패드들(139Ue)이 상기 상부 반도체 칩들(120Ue)의 어느 한 외곽부에만 형성될 경우, 상기 상부 칩 본딩 패드들(139Ue)이 노출되도록 하기 위한 것일 수 있다. 이때, 상기 상부 칩 실리콘 관통 비아들(140Ue)은 수직으로 정렬될 수 있다. 상기 상부 반도체 칩들(120Ue)이 적층된 모양이 계단 형태인 것으로 도시되었으나, 이것은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위한 것이다. 예를 들어, 상기 상부 반도체 칩들(120Ue)의 다른 측면 방향들은 계단 형태로 적층되지 않을 수 있다. 그러므로, 본 실시예의 기술적 사상은 상기 상부 반도체 칩들(120Ue)은 각각 적어도 하나의 상부 칩 실리콘 관통 비아(140Ue)를 포함하고, 상기 상부 칩 실리콘 관통 비아들(140Ue)이 서로 수직으로 정렬되는 것으로만 이해되어야 한다.
도 4c를 참조하면, 상부 반도체 패키지(105Uf)는 상부 패키지 기판(110Uf) 및 다수 개의 적층된 상부 반도체 칩들(120Uf)을 포함한다. 상기 상부 패키지 기판(110Uf)은 상부 연결 랜드들(110Uf) 및 상부 와이어 랜드들(135Uf)을 포함할 수 있다. 상기 상부 반도체 칩들(120Uf)은 상부 칩 본딩 패드들(139Uf)을 포함할 수 있다. 상기 상부 와이어 랜드들(135Uf)과 상부 칩 본딩 패드들(139Uf)은 상부 본딩 와이어들(137Uf)을 통해 서로 전기적으로 연결될 수 있다. 상기 상부 반도체 칩들(120Uf)의 두 측면이 각각 수직으로 정렬되지 않을 수 있다. 이것은 상기 상부 칩 본딩 패드들(139Uf)이 각각 노출되도록 하기 위한 것일 수 있다. 상기 상부 반도체 칩들(120Uf)은 상부 칩 실리콘 관통 비아들을 포함하지 않을 수 있다. 또는, 도 4b와 결합, 참조하여, 상기 상부 반도체 칩들(120Uf)의 적층 모양이 상기 상부 칩 본딩 패드들(139Uf)을 노출시키기 위하여 다양하게 좌우로 치우치며 적층될 수 있는 것으로 이해될 수 있다. 즉, 도 4b의 상비 상부 칩 실리콘 관통 비아 들(140Ue)이 도 4c에서는 생략되었거나, 보이지 않는 것일 수 있다.
도 4d를 참조하면, 하부 반도체 패키지(105Lg)는 하부 패키지 기판(110Lg) 및 다수 개의 적층된 하부 반도체 칩들(120Lg)을 포함한다. 상기 하부 패키지 기판(110Lg)은 회로 범프들(115Lg) 및 하부 와이어 랜드들(135Lg)을 포함할 수 있다. 상기 하부 반도체 칩들(120Lg)은 각각 하부 칩 실리콘 관통 비아들(140Lg), 하부 칩 비아 패드들(145Lg) 및 하부 칩 본딩 패드들(139Lg)을 포함할 수 있다. 상기 하부 와이어 랜드들(135Lg)과 하부 칩 본딩 패드들(139Lg)은 하부 본딩 와이어들(137Lg)를 통해 서로 전기적으로 연결될 수 있다. 상기 하부 반도체 칩들(120Lg)의 일 측면은 수직으로 정렬되지 않을 수 있다. 이것은 상기 하부 칩 본딩 패드들(139Lg)이 노출되도록 하기 위한 것일 수 있다. 이때, 상기 하부 칩 실리콘 관통 비아들(140Lg)도 수직으로 정렬되지 않을 수 있다. 기타, 설명되지 않은 구성 요소들은 도 4a를 참조하여 이해될 수 있을 것이다.
도 4e를 참조하면, 상부 반도체 패키지(105Uh)는 도 4a에 도시된 상부 반도체 패키지(105Ud)를 참조하여 이해될 수 있고, 하부 반도체 패키지(105Lh)는 도 4d의 하부 반도체 패키지(105Lg)를 참조하여 이해될 수 있다.
도 4f를 참조하면, 상부 반도체 패키지(105Ui)는 도 4b에 도시된 상부 반도체 패키지(105Ue)를 참조하여 이해될 수 있고, 하부 반도체 패키지(105Li)는 도 4d 및 도 4e의 하부 반도체 패키지들(105Lg, 105Lh)을 참조하여 이해될 수 있다.
도 4g를 참조하면, 상부 반도체 패키지(105Uj)는 도 4c를 참조하여 이해될 수 있고, 하부 반도체 패키지(105Lj)는 도 4e 내지 도 4f의 하부 반도체 패키지 들(105Lg, 105Lh, 105Li)을 참조하여 이해될 수 있다.
도 4h를 참조하면, 상부 반도체 패키지(105Uk)는 도 1에 도시된 상부 반도체 패키지(105Ua)를 참조하여 이해될 수 있다. 하부 반도체 패키지(105Lk)는 하부 패키지 기판(110Lk) 및 다수 개의 적층된 하부 반도체 칩들(120Lk)을 포함한다. 상기 하부 패키지 기판(110Lk)은 회로 범프들(115Lk) 및 하부 와이어 랜드들(135Lk)을 포함할 수 있다. 상기 하부 반도체 칩들(120Lk)은 각각 하부 칩 실리콘 관통 비아들(140Lk), 하부 칩 비아 패드들(145Lk) 및 하부 칩 본딩 패드들(139Lk)을 포함할 수 있다. 상기 하부 와이어 랜드들(135Lk)과 하부 칩 본딩 패드들(139Lk)은 하부 본딩 와이어들(137Lk)을 통해 서로 전기적으로 연결될 수 있다. 상기 하부 반도체 칩들(120Lk)의 일 측면은 수직으로 정렬되고 타 측면은 수직으로 정렬되지 않을 수 있다. 상기 하부 칩 본딩 패드들(139Lk)이 상기 하부 반도체 칩들(120Lk)의 어느 한 외곽부에만 형성될 경우, 상기 하부 칩 본딩 패드들(139Lk)이 노출되도록 하기 위한 것일 수 있다. 이때, 상기 하부 칩 실리콘 관통 비아들(140Lk)은 수직으로 정렬될 수 있다. 상기 하부 반도체 칩들(120Lk)이 적층된 모양이 계단 형태인 것으로 도시되었으나, 이것은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위한 것이다. 예를 들어, 상기 하부 반도체 칩들(120Lk)의 다른 측면 방향들은 계단 형태로 적층되지 않을 수 있다. 그러므로, 본 실시예의 기술적 사상은 상기 하부 반도체 칩들(120Lk)은 각각 적어도 하나의 하부 칩 실리콘 관통 비아(140Lk)를 포함하고, 상기 하부 칩 실리콘 관통 비아들(140Lk)이 서로 수직으로 정렬되는 것으로만 이해되어야 한다.
도 4i를 참조하면, 상부 반도체 패키지(105Ul)는 도 4a 및 4e의 상부 반도체 패키지들(105Ud, 105Uh)를 참조하여 이해될 수 있고, 하부 반도체 패키지(105Ll)는 도 4h의 상부 반도체 패키지(105Lk)를 참조하여 이해될 수 있다.
도 4j를 참조하면, 상부 반도체 패키지(105Um)는 도 4b 및 4f에 도시된 상부 반도체 패키지들(105Ue, 105Ui)을 참조하여 이해될 수 있고, 하부 반도체 패키지(105Lm)는 도 4h 및 4i에 도시된 하부 반도체 패키지들(105Lk, 105l)을 참조하여 이해될 수 있다.
도 4k를 참조하면, 상부 반도체 패키지(105Un)는 도 4c 및 4g의 상부 반도체 패키지들(105Uf, 105Uj)을 참조하여 이해될 수 있고, 하부 반도체 패키지(105Ln)는 도 4h 내지 4j의 하부 반도체 패키지들(105Uk, 105Ul, 105Um)을 참조하여 이해될 수 있다.
그 외에도, 도 3a 및 3b에 도시된 상부 및 하부 반도체 칩들이 다른 모양으로 반도체 패키지들의 적층 구조에 적용될 수 있다는 것은 충분히 예상될 수 있을 것이다. 본 발명의 기술적 사상의 다양한 실시예들에서, 상기 패키지간 연결부를 통하여 전기적으로 연결되는 부위들은 수직으로 정렬될 수 있다. 보다 상세하게, 상기 하부 반도체 칩의 최상부에 배치되는 하부 반도체 칩의 칩 비아 패드들과 상기 상부 반도체 패키지의 상기 상부 연결 랜드들은 수직으로 정렬될 수 있다.
본 발명의 기술적 사상에서, 각 반도체 칩들(120)은 선택적으로 칩 실리콘 관통 비아들(140)을 포함할 수 있다. 각 반도체 칩들(120)은 상기 칩 실리콘 관통 비아들(140)과 선택적으로 전기적으로 연결될 수 있다. 반도체 칩들(120)과 선택적 으로 전기적으로 연결된 칩 실리콘 관통 비아들(140)은 각 반도체 칩들(120)에 공통으로 연결되거나 사용되는 전기적 신호를 전달할 수 있다. 예를 들어, 전원 전압, 접지 전압, 클락 시그널, 또는 칩 선택 신호 등을 전달할 수 있다.
도 5a 내지 5c는 본 발명의 기술적 사상에 의한 반도체 칩 적층 구조를 개략적으로 도시한 종단면도들이다. 도 5a를 참조하면, 반도체 칩 적층 구조(200a)는 다수개의 적층된 반도체 칩들(205U, 205M, 205L)을 포함하고, 상기 반도체 칩들(205U, 205M, 205L)은 각각 내부 회로 영역들(210U, 210M, 210L), 칩 재배선층들(220U, 220M, 220L), 절연층들(230U, 230M, 230L), 칩 실리콘 관통 비아들(240U, 240M, 240L), 칩 비아 패드들(245U, 245M, 245L), 내부 회로 배선들(250U, 250M, 250L), 내부 회로 비아들(260U, 260M, 260L), 및 재배선 배선들(270U, 270M, 270L)을 포함한다. 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)과 상기 칩 비아 패드들(245U, 245M, 245L)은 전기적으로 연결될 수 있다. 상기 내부 회로 배선들(250U, 250M, 250L), 상기 내부 회로 비아들(260U, 260M, 260L) 및 상기 재배선 배선들(270U, 270M, 270L)이 각각 전기적으로 연결될 수 있다. 또한, 상기 칩 비아 패드들(245U, 245M, 245L)과 상기 재배선 배선들(270U, 270M, 270L)이 전기적으로 연결될 수 있다. 상기 내부 회로 영역들(210U, 210M, 210L)은 트랜지스터를 포함하는 반도체 회로가 형성되는 영역이다. 상기 칩 재배선층들(220U, 220M, 220L)에 포함된 상기 재배선 배선들(270U, 270M, 270L)은 상기 내부 회로 영역들(210U, 210M, 210L)과 외부를 전기적으로 연결할 수 있다. 상기 절연층들(220U, 220M, 220L)은 상기 내부 회로 영역들(210U, 210M, 210L)과 상기 칩 재배선층들(220U, 220M, 220L)의 사이에 형성될 수 있다. 또, 상기 절연층들(230U, 230M, 230L)은 상기 내부 회로 영역들(210U, 210M, 210L)과 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)의 사이에도 형성될 수 있다. 상기 반도체 칩들(205U, 205M, 205L)의 사이에도 칩간 절연층들(235U, 235M, 235L)이 형성될 수 있다. 상기 칩간 절연층들(235U, 235M, 235L)은 접착성을 가진 몰딩 재료일 수 있다. 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)은 상기 내부 회로 영역들(210U, 210M, 210L)을 각각 관통하되, 상기 내부 회로 영역들(210U, 210M, 210L)과 직접적으로 전기적으로 연결되지 않는다. 즉, 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)과 상기 내부 회로 영역들(210U, 210M, 210L)의 사이에 상기 절연층들(230U, 230M, 230L)이 형성됨으로써, 전기적으로 절연될 수 있다. 상기 칩 비아 패드들(245U, 245M, 245L)은 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)과 전기적으로 연결될 수 있으며, 상기 칩 재배선층들(220U, 220M, 220L)의 일부에 형성될 수 있다. 상기 칩 비아 패드들(245U, 245M, 245L)은 상기 칩 재배선층들(220U, 220M, 220L)의 외부로 표면이 노출될 수 있다. 상기 내부 회로 배선들(250U, 250M, 250L)은 간략하게 도시된 것이며, 상기 내부 회로 영역들(210U, 210M, 210L) 내에 포함된 반도체 회로들과 전기적으로 연결될 수 있다. 상기 내부 회로 비아들(260U, 260M, 260L)은 상기 내부 회로 배선들(250U, 250M, 250L)과 상기 재배선 배선들(270U, 270M, 270L)을 각각 전기적으로 연결할 수 있다. 상기 재배선 배선들(270U, 270M, 270L)은 상기 칩 재배선층들(220U, 220M, 220L)의 내부 또는 일부에 형성될 수 있다. 상기 재배선 배선들(270U, 270M, 270L)은 상기 칩 비아 패드들(245U, 245M, 245L)과 전기적으로 연결될 수 있다. 상기 적층된 다수개의 반도체 칩들(205U, 205M, 205L)의 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)은 서로 전기적으로 연결될 수 있다. 그러므로, 상기 적층된 다수개의 반도체 칩들(205U, 205M, 205L)의 상기 내부 회로 영역들(210U, 210M, 210L)은 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)과 서로 전기적으로 연결될 수 있다. 이 모양은 도 1 내지 도 4k에 개별적 또는 공통적으로 적용될 수 있다. 본 발명의 기술적 사상에서, 예를 들어, 도 1 내지 4k에 도시된 상부 반도체 패키지들(105Ux)이 본 구조를 포함할 수 있다.
도 5b를 참조하면, 재배선 배선들(275U, 275M, 275L)이 칩 비아 패드들(245U, 245M, 245L)과 전기적으로 절연된다. 즉, 칩 실리콘 관통 비아들(240U, 240M, 240L)과 내부 회로 영역들(210U, 210M, 210L)은 전기적으로 절연된다. 이런 구조에서, 상기 반도체 칩들(206U, 206M, 206L)이 필요로 하지 않는 전기적 신호가 다른 반도체 칩으로 전달될 수 있다. 본 발명의 기술적 사상에서, 예를 들어, 도 1 내지 4k에 도시된 하부 반도체 패키지들(105Lx)이 본 구조를 포함할 수 있다.
도 5c를 참조하면, 칩 실리콘 관통 비아들(240U, 240M, 240L)이 수직으로 정렬되고, 칩 비아 패드들이 형성되지 않는다. 예를 들어, 상기 칩 실리콘 관통 비아들(240U, 240M, 240L)이 재배선 배선들(275U, 275M, 275L)과 전기적으로 절연될 경우, 칩 비아 패드는 형성되지 않을 수 있다. 본 발명의 기술적 사상에 의한 실시예들을 설명하기 위한 도면들에서, 칩 실리콘 관통 비아들(240U, 240M, 240L) 및 칩 비아 패드들이 형성된 모양이 도 5c와 같이 형성될 수 있다. 즉, 본 발명의 기술적 사상에 의한 실시예들을 설명하기 위한 도면들에서, 칩 비아 패드들은 형성되지 않 을 수 있다. 칩 실리콘 관통 비아들(240U, 240M, 240L)이 수직으로 정렬되어 서로 직접적으로 물리적으로 연결될 수 있다.
도 6a 내지 6c는 본 발명의 기술적 사상에 의한 패키지간 연결부들을 개략적으로 도시한 종단면도들이다. 상기 패키지간 연결부들(350a-350c)은 상기 하부 반도체 패키지(305L)의 최상부에 배치된 하부 반도체 칩(320L)의 칩 재배선층(325L)에 형성된 하부 칩 비아 패드들(345L)과 상기 상부 반도체 패키지(305U)의 상부 패키지 기판(310U)의 하면에 형성된 상부 연결 랜드들(315U)을 각각 전기적으로 연결할 수 있다. 상기 하부 칩 비아 패드들(345L)은 상부 칩 실리콘 관통 비아들(340L)과 전기적으로 연결될 수 있다.
도 6a를 참조하면, 패키지간 연결부(350a)는 하나의 구형으로 형성될 수 있다. 예를 들어, 상기 하부 몰딩재(330L)가 상기 최상부 하부 반도체 칩(320L)의 상기 하부 칩 비아 패드(345L)의 상부 표면을 노출시키도록 패터닝되고, 상기 상부 반도체 패키지(305U)의 상부 연결 랜드(315U) 상에 형성된 상기 패키지간 연결부(350a)가 상기 노출된 하부 칩 비아 패드(345L)와 전기적으로 연결되도록 배치될 수 있다.
도 6b를 참조하면, 패키지간 연결부(350b)는 하부 연결부(360b) 및 상부 연결부(380b)로 형성될 수 있다. 상기 하부 연결부(360b) 및 상기 상부 연결부(380b)는 모두 솔더링 공정을 통하여 형성될 수 있다. 본 도면은 가상적인 모양을 도시한 것으로서, 최종적인 모양은 도 6a가 참조될 수 있다. 즉, 상부 반도체 패키지(305U) 및 하부 반도체 패키지(305L)가 각각 독립적으로 상기 하부 연결부(360b) 및 상기 상부 연결부(380b)를 가질 수 있다는 것이 개념적으로 설명된다. 부가하여, 상기 하부 연결부(360b)는 상기 칩 비아 패드(345L) 상에 형성되고, 상기 상부 연결부(380b)는 상기 상부 패키지 기판(310U)에 부착된 상태에서 서로 전기적으로 연결될 수 있다. 상기 하부 연결부(360b)는 상기 하부 몰딩재(330L)가 형성되기 전에 형성될 수 있다. 즉, 상기 하부 몰딩재(330L)는 상기 하부 연결부(360b)의 측면을 감싸고 상면을 덮으며 형성될 수 있다.
도 6c를 참조하면, 패키지간 연결부(350c)는 반구형 하부 연결부(360c) 및 구형 상부 연결부(380c)로 형성될 수 있다. 상기 반구형 하부 연결부(360c)는 상기 최상부에 배치된 칩 비아 패드(345c) 상에 형성될 수 있다. 상기 반구형 하부 연결부(360c)의 상부 표면은 상기 하부 몰딩재(330L)로 덮일 수 있다. 상기 구형 상부 연결부(380c)는 상기 상부 패키지 기판(310U)에 부착된 상태로부터 도시된 연결 구조가 구현될 수 있다. 상기 반구형 하부 연결부(360c) 및 상기 구형 상부 연결부(380c)는 솔더링 공정을 통하여 형성될 수 있다.
도 7a 내지 7e는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 형성하는 방법을 설명하기 위한 종단면도들이다. 이하에서 설명되는 반도체 패키지는 경우에 따라 상부 반도체 패키지 또는 하부 반도체 패키지일 수 있다. 설명되지 않은 부분은 본 발명이 속하는 기술 분야에 통상적인 지식을 가진 기술자라면 능히 예상할 수 있을 것이다.
도 7a를 참조하면, 웨이퍼 상에 반도체 칩들(420)을 형성하는 공정이 수행되고, 각 반도체 칩(420)에 칩 실리콘 관통 비아들(440)이 형성된다. 점선은 스크라 이브 레인(SL)을 의미할 수 있다. 또한, 가상의 절단선으로서, 쏘잉 등으로 각 반도체 칩들(420)이 분리될 것임을 의미한다. 상기 칩 실리콘 관통 비아들(440)은 레이저 드릴링 공정 또는 식각 공정 등을 통하여 비아 홀이 형성되고 도금 공정 또는 충진(filling) 공정 등을 통하여 홀을 채우는 비아 플러그가 형성되어 칩 실리콘 관통 비아들(440)이 형성될 수 있다.
도 7b를 참조하면, 상기 웨이퍼 상의 상기 반도체 칩들(420)이 쏘잉 공정 등을 통하여 하나의 반도체 칩(420)으로 각각 분리되고, 패키지 기판(410) 상에 적층된다. 상기 반도체 칩들(420)이 적층될 때, 상기 각 칩 실리콘 관통 비아들(440)의 사이에는 전도성 접착물(443)이 형성될 수도 있다. 예를 들어, 솔더 등이 형성될 수 있다. 또, 상기 칩 실리콘 관통 비아들(440)이 상기 반도체 칩들(420)의 상부 표면 또는 하부 표면보다 돌출되도록 형성될 수도 있다. 부가하여, 상기 패키지 기판(410)과 상기 반도체 칩들(420) 중 최하부에 배치된 반도체 칩(420bm)의 최하부 칩 실리콘 관통 비아(440bm)는 전기적으로 연결될 수 있다.
도 7c를 참조하면, 상기 패키지 기판(410) 상에 상기 반도체 칩들(420)을 덮는 몰딩재(430)가 형성될 수 있다. 상기 몰딩재(430)는 상기 반도체 칩들(420) 중 최상부에 배치된 반도체 칩(420tm)의 상부 표면을 덮도록 형성될 수 있다. 이 공정으로 하나의 단위 반도체 패키지(405)가 형성될 수 있다.
도 7d를 참조하면, 상기 최상부 반도체 칩(420tm)에 포함된 최상부 칩 실리콘 관통 비아(440tm)의 표면이 노출되도록 상기 몰딩재(430)에 오프닝들(O)을 형성한다. 상기 오프닝은 레이저 공정을 통하여 형성될 수도 있고, 상기 몰딩재(430) 상에 감광성 폴리이미드 등이 형성되고 상기 오프닝들(O)이 형성될 상기 몰딩재(430)의 표면을 노출시키는 포토리소그래피 공정이 수행될 수도 있다. 본 도면에 도시된 반도체 패키지(405L)는 하부 반도체 패키지(405L)일 수 있다.
도 7e를 참조하면, 패키지간 연결부들(450)이 형성된 상부 반도체 패키지(405U)와 상기 오프닝들(O)이 형성된 하부 반도체 패키지(405L)가 결합된다. 상기 패키지간 연결부들(450)과 상기 오프닝들(O)은 정렬된다. 이로써, 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조가 완성될 수 있다.
도 8a 및 8b는 본 발명의 기술적 사상에 의한 칩 실리콘 관통 비아들과 칩 비아 패드들의 모양들을 개략적으로 도시한 종단면도들이다. 도 8a를 참조하면, 칩 실리콘 관통 비아(440a)가 반도체 칩(420a)을 관통하며 형성되고, 그 상부에 칩 비아 패드(445a)가 형성된다. 본 도면은 칩 재배선층(425a)이 형성된 다음 상기 칩 실리콘 관통 비아(440a)가 형성될 수 있다는 것을 예시한다.
도 8b를 참조하면, 칩 비아 패드(445b)가 칩 재배선층(425b)과 같은 높이에 형성된다. 본 도면은 칩 실리콘 관통 비아(440b)가 상기 반도체 칩(420b) 형성된 다음 상기 칩 재배선층(425b)이 형성될 수 있다는 것을 예시한다. 즉, 도 7a 와 도 8a 및 8b를 조합하면, 칩 실리콘 관통 비아들과 칩 비아 패드들이 형성된 모양이 충분히 예상될 것이고, 그것은 본 명세서에 첨부된 도면 1 내지 6f에 보여진다.
도 9a 내지 10c는 본 발명의 기술적 사상의 패키지 연결부들을 다양한 방법으로 형성하는 것을 개략적으로 도시한 도면들이다. 도 9a를 참조하면, 칩 실리콘 관통 비아(540a)를 가진 반도체 칩(520a)의 칩 재배선층(525a)에 형성된 칩 비아 패드(545a) 상에 하부 연결부(560a)가 형성된다. 상기 하부 연결부(560a)는 솔더링 공정을 통하여 형성될 수 있다.
도 9b를 참조하면, 상기 칩 재배선층(525a) 상에 몰딩재(530a)가 형성된다. 상기 몰딩재(530a)는 상기 하부 연결부(560a)의 상부 표면의 일부를 노출시키는 오프닝(Oa)을 포함할 수 있다.
도 9c를 참조하면, 상기 오프닝(Oa) 내에 노출된 상기 하부 연결부(560a) 상에 상부 연결부(580a)가 형성된다. 상기 상부 연결부(580a)는 상부 패키지 기판(510U)에 부착된 상태일 수 있다. 상기 하부 연결부(560a)와 상기 상부 연결부(580a)는 모두 구형으로 형성될 수 있다. 최종 모양은 상기 하부 연결부(560a)와 상부 연결부(580a)가 일체화된 모양일 수 있다. 즉, 두 구성 요소들의 경계면이 없어질 수 있다.
도 10a를 참조하면, 칩 실리콘 관통 비아(540b)를 가진 반도체 칩(520b)의 칩 재배선층(525b)에 형성된 칩 비아 패드(545b) 상에 반구형 하부 연결부(560b)가 형성된다. 상기 반구형 하부 연결부(560b)는 솔더링 공정을 통하여 형성될 수 있다.
도 10b를 참조하면, 상기 칩 재배선층(525b) 및 상기 반구형 하부 연결부(560b) 상에 몰딩재(530b)가 형성된다. 상기 몰딩재(530b)는 상기 반구형 하부 연결부(560b)의 상부 표면의 일부를 노출시키는 오프닝(Ob)을 포함할 수 있다.
도 10c를 참조하면, 상기 오프닝(Ob) 내에 노출된 상기 반구형 하부 연결부(560b) 상에 구형 상부 연결부(580b)가 형성된다. 상기 구형 상부 연결부(580b) 는 상부 패키지 기판(510b)에 부착된 상태일 수 있다. 상시 반구형 하부 연결부(560b)와 상기 구형 상부 연결부(580b)의 경계면은 가상적인 경계면일 수 있다. 상기 두 구성 요소들이 동일한 물질, 예를 들어 솔더 물질로 형성될 경우, 두 구성 요소들의 경계면은 가상적으로만 존재할 것이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 평면도이다. 도 11을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(600)은 모듈 기판(610), 상기 모듈 기판(610) 상에 배치된 복수 개의 반도체 소자들(620), 상기 모듈 기판(610)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(620)과 전기적으로 각각 연결되는 모듈 접촉 단자들(630)을 포함한다. 상기 모듈 기판(610)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(610)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(610)의 앞면 및 뒷면에 모두 상기 반도체 소자들(620)이 배치될 수 있다. 도 11에는 상기 모듈 기판(610)의 앞면에 8개의 상기 반도체 소자들(620)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 또, 반도체 소자들 또는 반도체 패키지들을 컨트롤하기 위한 별도의 반도체 소자를 더 포함할 수 있다. 따라서, 도 11에 도시된 반도체 소자들(620)의 수가 반드시 하나의 반도체 모듈(600)을 구성하기 위한 필수적인 모양은 아니다. 상기 반도체 소자들(620)은 적어도 하나가 본 발명의 기술적 사상의 실시예들에 의한 반도체 패키지들의 적층 구조들(100a-100n) 중 하나 일 수 있다. 상기 모듈 접촉 단자들(630)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(630) 은 상기 반도체 모듈(600)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(630)의 개수는 특별한 의미를 갖지 않는다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 12를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(700, electronic circuit board)은 회로 기판(710, circuit board) 상에 배치된 마이크로프로세서(720, microprocessor), 상기 마이크로프로세서(720)와 통신하는 주 기억 회로(730, main storage circuit) 및 부 기억 회로(740, supplementary storage circuit), 상기 마이크로프로세서(720)로 명령을 보내는 입력 신호 처리 회로(750, input signal processing circuit), 상기 마이크로프로세서(720)로부터 명령을 받는 출력 신호 처리 회로(760, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(770, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다. 상기 마이크로프로세서(720)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(700)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(720)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(730)는 상기 마이크로프로세서(730)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(720)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(730)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(730)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 부 기억 회로(740)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(740)는 상기 주 기억 회로(730)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(740)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(740)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 입력 신호 처리 회로(750)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(720)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회 로(750)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(750)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 출력 신호 처리 회로(760)는 상기 마이크로 프로세서(720)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(760)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(760)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 통신 회로(770)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(750) 또는 출력 신호 처리 회로(760)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(770)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(770)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 13을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(800)은, 제어부(810, control unit), 입력부(820, input unit), 출력부(830, output unit), 및 저장부(840, storage unit)를 포함하고, 통신부(850, communication unit) 및/또는 기타 동작부(860, operation unit)를 더 포함할 수 있다. 상기 제어부(810)는 상기 전자 시스템(800) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(810)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(700)을 포함할 수 있다. 또, 상기 제어부(810)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 입력부(820)는 상기 제어부(810)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(820)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(820)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 출력부(830)는 상기 제어부(810)로부터 전기적 명령 신호를 받아 상기 전자 시스템(800)이 처리한 결과를 출력할 수 있다. 상기 출력부(830)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(830)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 저장부(840)는 상기 제어부(810)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(840)는 상기 제어부(810)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(840)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(840)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 통신부(850)는 상기 제어부(810)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(810)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(850)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조(100a-100n) 또는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 상기 동작부(860)는 상기 제어부(810)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(860)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다 는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 개략적으로 도시한 종단면도이다.
도 2는 본 발명의 기술적 사상에 의한 하부 반도체 패키지의 최상부에 배치된 최상부 하부 반도체 칩들의 상면을 개략적으로 도시한 도면들이다.
도 3a 및 3b는 본 발명의 기술적 사상에 의한 다양한 반도체 패키지들의 적층 구조를 개략적으로 도시한 도면들이다.
도 4a 내지 4k는 본 발명의 기술적 사상에 의한 다양한 응용 실시예에 의한 반도체 패키지들의 적층 구조들을 개략적으로 도시한 종단면도들이다.
도 5a 내지 5c는 본 발명의 기술적 사상에 의한 반도체 칩 적층 구조를 개략적으로 도시한 종단면도들이다.
도 6a 내지 6c는 본 발명의 기술적 사상에 의한 패키지간 연결부들을 개략적으로 도시한 종단면도들이다.
도 7a 내지 7e는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 형성하는 방법을 설명하기 위한 종단면도들이다.
도 8a 및 8b는 본 발명의 기술적 사상에 의한 칩 실리콘 관통 비아들과 칩 비아 패드들의 모양들을 개략적으로 도시한 종단면도들이다.
도 9a 내지 10c는 본 발명의 기술적 사상의 패키지 연결부들을 다양한 방법으로 형성하는 것을 개략적으로 도시한 도면들이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 평면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 패키지들의 적층 구조
105: 반도체 패키지 110: 패키지 기판
115L: 회로 범프 115U: 연결 랜드
120: 반도체 칩 125: 칩 재배선층
130: 몰딩재 135: 와이어 랜드
137: 본딩 와이어 139: 칩 본딩 패드
140: 칩 실리콘 관통 비아 145: 칩 비아 패드들
150: 패키지간 연결부
200: 반도체 칩들의 적층 구조
205, 206: 반도체 칩 210: 내부 회로 영역
220: 칩 재배선층 230: 절연층
235: 칩간 절연층 240: 칩 실리콘 관통 비아
245: 칩 비아 패드 250: 내부 회로 배선
260: 내부 회로 비아 270: 재배선 배선
305: 반도체 패키지 310: 패키지 기판
315: 연결 랜드 320: 반도체 칩
325: 칩 재배선층 330: 몰딩재
340: 칩 실리콘 관통 비아 345: 칩 비아 패드
350: 패키지간 연결부 360: 하부 연결부
380: 상부 연결부
405: 반도체 패키지 410: 패키지 기판
420: 반도체 칩 425: 칩 재배선층
430: 몰딩재 440: 칩 실리콘 관통 비아
445: 칩 비아 패드 450: 패키지간 연결부
510: 패키지 기판 520: 반도체 칩
525: 칩 재배선층 530: 몰딩재
540: 칩 실리콘 관통 비아 560: 하부 연결부
580: 상부 연결부
600: 반도체 모듈
610: 모듈 기판 620: 반도체 소자
630: 모듈 접촉 단자
700: 전자 회로 기판
710: 회로 기판 720: 마이크로프로세서
730: 주 기억 회로 740: 부 기억 회로
750: 입력 신호 처리 회로 760: 출력 신호 처리 회로
770: 통신 신호 처리 회로
800: 전자 시스템
810: 제어부 820: 입력부
830: 출력부 840: 저장부
850: 통신부 860: 기타 동작부

Claims (10)

  1. 상부 반도체 패키지, 하부 반도체 패키지 및 패키지간 연결부들을 포함하고,
    상기 상부 반도체 패키지는,
    상부 패키지 기판;
    상기 상부 패키지 기판 상에 적층된 다수개의 상부 반도체 칩들; 및
    상기 상부 패키지 기판의 하면에 형성된 전도성 상부 연결 랜드들을 포함하고,
    상기 하부 반도체 패키지는,
    하부 패키지 기판;
    상기 하부 패키지 기판 상에 적층된 다수개의 하부 반도체 칩들; 및
    상기 하부 반도체 칩들을 수직으로 관통하는 하부 칩 실리콘 관통 비아들을 포함하고, 및
    상기 패키지간 연결부들은,
    상기 칩 실리콘 관통 비아들 및 상기 상부 연결 랜드들을 전기적으로 연결하는 반도체 패키지들의 적층 구조.
  2. 제1항에서,
    상기 하부 칩 실리콘 관통 비아들은 상기 하부 반도체 칩들과 전기적으로 절연되는 반도체 패키지들의 적층 구조.
  3. 제1항에서,
    상기 하부 반도체 칩들 중, 최상부에 적층되는 최상부 하부 반도체 칩은 그 상부 표면에 형성된 최상부 칩 비아 패드들을 포함하고, 및
    상기 최상부 칩 비아 패드들은 상기 하부 칩 실리콘 관통 비아들과 전기적으로 연결되는 반도체 패키지들의 적층 구조.
  4. 제1항에서,
    상기 하부 반도체 칩들 중, 최상부에 적층되는 최상부 하부 반도체 칩은 그 상부 표면에 형성된 최상부 칩 비아 패드들을 포함하고,
    상기 상부 연결 랜드들의 레이 아웃과 상기 패키지간 연결부들의 레이 아웃이 일치되고, 및
    상기 패키지간 연결부들의 레이 아웃과 상기 최상부 칩 비아 패드들의 레이 아웃이 일치되는 반도체 패키지들의 적층 구조.
  5. 제1항에서,
    상기 하부 반도체 패키지는 상기 하부 반도체 칩들 상에 형성된 하부 몰딩재를 더 포함하고, 및
    상기 하부 몰딩재는 상기 최상부 칩 비아 패드들의 표면을 노출하는 오프닝들을 포함하는 반도체 패키지들의 적층 구조.
  6. 제1항에서,
    상기 상부 반도체 패키지는 상기 상부 반도체 칩들을 수직으로 관통하는 상부 칩 실리콘 관통 비아들을 포함하는 반도체 패키지들의 적층 구조.
  7. 제6항에서,
    상기 상부 칩 실리콘 관통 비아들은 상기 상부 연결 랜드들과 전기적으로 연결되는 반도체 패키지들의 적층 구조.
  8. 제1항에서,
    상기 상부 반도체 칩은 상부 칩 본딩 패드들을 포함하고, 및
    상기 상부 패키지 기판은 상기 칩 본딩 패드들과 전기적으로 연결되는 상부 와이어 랜드들을 포함하는 반도체 패키지들의 적층 구조.
  9. 제어부;
    입력부;
    출력부; 및
    저장부를 포함하고, 상기 제어부, 입력부, 출력부 및 저장부 중 적어도 어느 하나는 상기 청구항 1항의 반도체 패키지들의 적층 구조를 포함하는 전자 시스템.
  10. 상부 반도체 패키지를 형성하고,
    하부 반도체 패키지를 형성하고, 및
    패키지간 연결부를 통하여 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결되도록 적층하는 것을 포함하되,
    상기 상부 반도체 패키지를 제조하는 것은,
    웨이퍼 상태의 상부 반도체 칩들을 형성하고,
    하면에 상부 연결 랜드들을 가진 상부 패키지 기판 상에 상기 상부 반도체 칩들을 적층하고, 및
    상기 상부 반도체 칩들을 감싸는 상부 몰딩재를 형성하는 것을 포함하고,
    상기 하부 반도체 패키지를 제조하는 것은,
    웨이퍼 상태의 하부 반도체 칩들을 형성하고,
    상기 하부 반도체 칩들을 수직으로 관통하는 하부 칩 실리콘 관통 비아들을 형성하고,
    하부 패키지 기판 상에 상기 하부 칩 실리콘 관통 비아들이 정렬되도록 상기 하부 반도체 칩들을 적층하고,
    상기 적층된 하부 반도체 칩들을 감싸는 상부 몰딩재를 형성하는 것을 포함하고,
    상기 패키지간 연결부를 통하여 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결되도록 적층하는 것은,
    상기 하부 몰딩재에 상기 하부 반도체 칩에 포함된 상기 칩 실리콘 관통 비 아의 일부를 전기적으로 노출시키는 오프닝들을 형성하고,
    상기 오프닝 내를 채우며 상기 상부 연결 랜드들 및 상기 하부 칩 실리콘 관통 비아를 전기적으로 연결 시키는 패키지간 연결부를 형성하는 것을 포함하는 반도체 패키지들의 형성 방법.
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