JP2012004559A - 半導体チップパッケージ及び半導体チップパッケージの製造方法 - Google Patents

半導体チップパッケージ及び半導体チップパッケージの製造方法 Download PDF

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Abstract

【課題】半導体チップパッケージ及び半導体チップパッケージの製造方法を提供する。
【解決手段】第１キャリアボディ、第１入出力回路、第１キャリアボディを貫通して第１入出力回路と電気的に連結される第１貫通電極、及び第１入出力回路と電気的に連結されずに第１キャリアボディを貫通する第２貫通電極を備えた第１レイヤー；第２キャリアボディ、第２入出力回路、第２キャリアボディを貫通して第２入出力回路と電気的に連結された第３貫通電極、及び第２入出力回路と電気的に連結されずに第２キャリアボディを貫通する第４貫通電極を備え、第１レイヤーの上部に積層された第２レイヤー；を備え、第１レイヤーの第１貫通電極は第２レイヤーの第４貫通電極と連結され、第１レイヤーの第２貫通電極は第２レイヤーの第３貫通電極と連結されていることを特徴とする半導体チップパッケージ。
【選択図】図１

Description

本発明は、半導体チップパッケージ及び半導体チップパッケージの製造方法に係り、特に集積回路（ＩＣ）を支持するシリコンキャリアボディ、集積回路に電気的に連結される入出力（Ｉ／Ｏ）回路、そしてキャリアボディを通じて拡張される貫通シリコン電極を備える複数のレイヤーを持つ３Ｄ半導体チップパッケージ及び半導体チップパッケージの製造方法に関する。
従来の半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）は、データ集積度問題とパッケージのピン数の制限及び印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）領域、レイヤーなどの費用のため、データ通信速度を高速で増加させるのに限界があった。これにより、貫通シリコン電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）を用いて半導体集積回路のレイヤーを積層することで、伝送帯域幅を広げる方案が推進されている。しかし、半導体集積回路で複数のレイヤーを積層した場合、各レイヤーの貫通電極ライン（ＴＳＶ ｌｉｎｅ）に備えられる入出力回路が貫通電極ラインの寄生容量として作用して、貫通電極ラインを通じるデータの伝送速度が制限されうる。
本発明は、前記のような問題点を解決するためのものであり、貫通電極ラインの寄生容量を低減させて伝送速度を高めることができる半導体集積回路を提供することを目的とする。
前記のような目的を達成するために、本発明の一実施形態による半導体チップパッケージは、第１キャリアボディ、第１入出力回路、前記第１キャリアボディを貫通して前記第１入出力回路と電気的に連結される第１貫通電極、及び前記第１入出力回路と電気的に連結されずに前記第１キャリアボディを貫通する第２貫通電極を備えた第１レイヤーと、第２キャリアボディ、第２入出力回路、前記第２キャリアボディを貫通して前記第２入出力回路と電気的に連結された第３貫通電極、及び前記第２入出力回路と電気的に連結されずに前記第２キャリアボディを貫通する第４貫通電極を備え、前記第１レイヤーの上部に積層された第２レイヤーと、を備え、前記第１レイヤーの前記第１貫通電極は前記第２レイヤーの前記第４貫通電極と連結され、前記第１レイヤーの前記第２貫通電極は前記第２レイヤーの前記第３貫通電極と連結されていることを特徴とする。
望ましくは、前記第２レイヤーの構造は、前記第１レイヤーの構造と同一であり、前記レイヤーと平行した面に対して前記第１レイヤーを逆時計回り方向に９０゜、１８０゜及び２７０゜のうちいずれか一つの角度で回転させたものと一致する。
さらに望ましくは、前記第２レイヤーの構造は、前記第１レイヤーの構造と同一であり、前記第１レイヤーをフリップさせたものと一致する。
さらに望ましくは、前記それぞれのレイヤーはウェーハまたはダイで構成され、前記貫通電極はＴＳＶで構成される。
さらに望ましくは、前記第１レイヤーが積層される半導体基板をさらに備える。
さらに望ましくは、前記半導体基板は、上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記第１レイヤーの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備える。
一方、本発明の他の実施形態による半導体チップパッケージは、積層された複数のレイヤーを備え、前記複数のレイヤーそれぞれは、キャリアボディ、前記キャリアボディにより支持されて前記キャリアボディ表面に配される少なくとも一つの入出力回路、前記キャリアボディにより支持されて前記レイヤーそれぞれの前記入出力回路と電気的に連結される少なくとも一つの半導体集積回路、そして電気的に互いに分離された状態で前記キャリアボディにひろがる複数の貫通電極を備え、それぞれのレイヤーの前記入出力回路は、前記レイヤーの前記貫通電極のうち対応する前記貫通電極と電気的に連結され、前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーそれぞれの貫通電極のうちいずれか一つの貫通電極と電気的に連結され、前記レイヤーは電気的に連結される貫通電極セットを有しており、前記貫通電極に電気的に連結されるセットそれぞれはパッケージ内の信号伝送ラインを構成し、前記入出力回路それぞれは、前記信号伝送ラインのうちいずれか一つの伝送ラインと連結され、前記信号伝送ラインそれぞれに連結される前記入出力回路の総数は、前記パッケージを構成する前記レイヤーの総数より少ないことを特徴とする。
望ましくは、前記それぞれのレイヤーはウェーハまたはダイで構成され、前記貫通電極はＴＳＶで構成される。
さらに望ましくは、それぞれのレイヤーの前記貫通電極は、前記レイヤーの垂直軸に対して対称的に配される。
さらに望ましくは、それぞれのレイヤーの前記貫通電極は、前記軸に対して９０゜角度で配された４個のグループで配される。
さらに望ましくは、前記レイヤーの構造は同一であり、前記軸に対して９０゜、１８０゜または２７０゜のうちいずれか一つの角度で回転されたものと一致している。
さらに望ましくは、それぞれのレイヤーの前記貫通電極は、前記レイヤーの平行軸に対して対称的に配される。
さらに望ましくは、前記レイヤーの構造は同一であり、前記軸に対してフリップされたものと一致している。
さらに望ましくは、それぞれのレイヤーの前記貫通電極は前記レイヤーに互いに直交し、平行した２個の軸に対して互いに対称的に配される。
さらに望ましくは、前記レイヤーのうちいずれか一つのレイヤーの構造は、前記レイヤーのうち他のレイヤーの構造と同一であり、前記軸のうちいずれか一つに対してフリップされたものと一致している。
さらに望ましくは、前記入出力回路それぞれは、入力バッファと出力ドライバとを構成する。
さらに望ましくは、前記レイヤーの貫通電極は、データバスまたはコマンド／アドレスバスを構成する。
さらに望ましくは、前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーの前記貫通電極に配列され、かつ電気的に連結される。
さらに望ましくは、前記半導体チップパッケージは、隣接した１対のレイヤーの間にひろがり、かつ導電性の再配置ラインを含む再配線層をさらに備え、前記隣接した１対のレイヤーのうちいずれか一つのレイヤーの貫通電極それぞれは、前記再配線ラインのうち対応するいずれか一つの再配線ラインにより、前記隣接した１対のレイヤーのうち他の一つのレイヤーの貫通電極の一つと電気的に連結され、前記貫通電極のセットと、前記貫通電極セットに電気的に連結される前記再配線ラインとは、前記信号ラインのうち対応するいずれか一つの信号ラインを構成し、前記再配線ラインにより電気的に連結される前記隣接した１対のレイヤー内の前記貫通電極は、前記レイヤーと平行した平面内で互いに平行に配設される。
さらに望ましくは、前記レイヤーそれぞれは複数の入出力回路を備える。
さらに望ましくは、前記半導体チップパッケージは、前記レイヤーが積層される半導体基板をさらに備え、前記半導体基板は、上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記レイヤーのうちいずれか一つの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備える。
さらに望ましくは、前記半導体チップパッケージは、前記レイヤーがその上に配され、前記レイヤーの前記貫通電極が電気的に連結される回路を含むＣＰＵをさらに備える。
さらに望ましくは、前記の半導体チップパッケージ、ユーザーインターフェース、そして電源供給部を備え、前記半導体チップパッケージは、電子装置のプロセッサーとメモリとを構成する。
さらに望ましくは、コントローラ及び請求項７に記載の半導体チップパッケージで構成されるメモリを備える。
一方、本発明の一実施形態による半導体チップパッケージの製造方法は、同じ構造を有する第１及び第２レイヤーを積層する段階であって、前記第１レイヤーは、キャリアボディ、第１入出力回路、前記第１入出力回路と電気的に連結される半導体集積回路を備え、前記第２レイヤーは、キャリアボディ、第２入出力回路、前記第２入出力回路と電気的に連結される半導体集積回路を備えている段階と、各レイヤーの前記キャリアボディを貫通する複数の貫通電極を形成し、それぞれのレイヤーの前記貫通電極のうちいずれか一つの貫通電極が前記レイヤーの前記入出力回路と連結され、前記レイヤーの他の貫通電極は前記レイヤーの前記入出力回路と電気的に連結されないようにして、前記第１及び第２レイヤーを互いに電気的に連結する段階と、前記第１レイヤーの前記貫通電極をそれぞれ前記第２レイヤーの前記貫通電極と電気的に連結される段階と、を含み、前記第１入出力回路と電気的に連結される前記第１レイヤーの前記貫通電極は、前記第２レイヤーの前記第２入出力回路と電気的に連結されない貫通電極と電気的に連結されることを特徴とする。
望ましくは、前記第１及び第２レイヤーを連結する段階は、基板上に前記第１レイヤーを積層し、前記第１レイヤー上に前記第２レイヤーを積層する段階である。
さらに望ましくは、前記貫通電極は、軸に対して９０゜角度で配された４個のグループで配され、前記第２レイヤーが前記第１レイヤー上に積層される前に、前記第２レイヤーを前記第２レイヤーに平行した面に対して、逆時計回り方向に９０゜、１８０゜または２７０゜のうちいずれか一つの角度で回転させる。
さらに望ましくは、それぞれのレイヤー内の前記貫通電極は、前記レイヤーの平行軸に対して対称的に形成され、前記第２レイヤーが前記第１レイヤー上に積層される前に前記第２レイヤーをフリップさせる。
本発明による半導体チップパッケージ及び半導体チップパッケージの製造方法は、貫通電極ラインの寄生容量を低減させて伝送速度を高める効果がある。
本発明の一実施形態による半導体チップパッケージを示す図面である。 本発明の他の実施形態による半導体チップパッケージを示す図面である。 本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。 本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。 本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。 本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。 本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。 本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。 本発明の一実施形態によるコンピュータシステムの構成を示す図面である。 本発明の一実施形態によるメモリカードの構成を示す図面である。 本発明の一実施形態による半導体チップパッケージの製造方法を示すフローチャートである。
本文に開示されている本発明の実施形態について、特定の構造的ないし機能的な説明は、単に本発明の実施形態を説明するための目的に例示されたものであって、本発明の実施形態は多様な形態で実施でき、本文に説明された実施形態に限定されるものと解釈されてはならない。
本発明は多様な変更を加えることができ、色々な形態を持つことができるところ、特定実施形態を図面に例示して本文で詳細に説明する。しかし、これは本発明を特定の開示形態に対して限定しようとするより、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含ませるためである。
第１、第２などの用語は、多様な構成要素を説明するのに使われうるが、前記構成要素は前記用語により限定されてはならない。前記用語は、一つの構成要素を他の構成要素から区別する目的で使われうる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名でき、同様に第２構成要素も第１構成要素と命名できる。
ある構成要素が他の構成要素に“連結されて”いるか、または“接続されて”いると言及された時には、その他の構成要素に直接的に連結されているか、または接続されていることもあるが、中間に他の構成要素が存在することもあると理解せねばならない。一方、ある構成要素が他の構成要素に“直接連結されて”いるか、または“直接接続されて”いると言及された時には、中間に他の構成要素が存在しないと理解せねばならない。構成要素間の関係を説明する他の表現、すなわち“〜の間に”と、“直ちに〜の間に”または“〜に隣接する”と“〜に当接する”なども同様である。
本出願で使用した用語は単に特定の実施形態を説明するために使われたものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なって表現しない限り、複数の表現を含む。本出願で、“含む”または“持つ”などの用語は、説明された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを指定するためのものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除するものではないと理解せねばならない。
特に定義されない限り、技術的や科学的な用語を含めて、ここで使われるあらゆる用語は、当業者により一般的に理解されるであろう。一般的に使われる、辞書に定義されている用語は、関連技術の文脈上の意味と一致すると解釈されねばならず、本出願で明白に定義しない限り、理想的にまたは過度に形式的な意味として解釈されない。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図１は、本発明の一実施形態による半導体チップパッケージを示す図面である。図１を参照すれば、本発明の一実施形態による半導体チップパッケージ１００は、半導体基板１１０、第１レイヤー１２０及び第２レイヤー１３０を備えることができる。第１レイヤー１２０及び第２レイヤー１３０は、半導体基板１１０の上部に順に積層されうる。
ここで、半導体基板１１０、第１レイヤー１２０及び第２レイヤー１３０は、ダイまたはウェーハでありうる。すなわち、半導体基板１１０、第１レイヤー１２０及び第２レイヤー１３０は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板１１０はウェーハであり、第１レイヤー１２０及び第２レイヤー１３０はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。
半導体基板１１０の上部面には半導体集積回路（図示せず）及び電極パッド１１４、１１５が配され、半導体基板１１０の下面にはソルダボール（導電性バンプ）１１３が配されうる。半導体基板１１０に配される半導体集積回路（図示せず）は、電極パッド１１４、１１５を通じて第１レイヤー１２０及び第２レイヤー１３０と電気的に連結され、導電性バンプ１１３を通じて外部と電気的に連結されうる。導電性バンプ１１３は半導体基板の外部ターミナルになり、例えば、ソルダボールを備えることができる。半導体基板１１０は、印刷回路基板（ＰＣＢ）を備えることができる。
第１レイヤー１２０は、半導体基板１１０の上部に積層されうる。第１レイヤー１２０は、第１入出力回路１２２が連結された第１貫通電極１２７ａ、及び第１入出力回路１２２が連結されていない第２貫通電極１２７ｂを備えることができる。ここで、第１貫通電極１２７ａ及び第２貫通電極１２７ｂは、貫通シリコン電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）でありうる。
第２レイヤー１３０は、第１レイヤー１２０の上部に積層されうる。第２レイヤー１３０は、第２入出力回路１３２が連結された第３貫通電極１３７ａ、及び第２入出力回路１３２が連結されていない第４貫通電極１３７ｂを備えることができる。ここで、第３貫通電極１３７ａ及び第４貫通電極１３７ｂはＴＳＶでありうる。すなわち、第１及び第２レイヤー１２０、１３０それぞれは、導電性のビアが拡張されるシリコンキャリアボディを備えることができる。第１レイヤー１２０の第１貫通電極１２７ａは第２レイヤー１３０の第４貫通電極１３７ｂと連結され、第１レイヤー１２０の第２貫通電極１２７ｂは第２レイヤー１３０の第３貫通電極１３７ａと連結される。
説明の便宜のために、図１には、第１レイヤー１２０及び第２レイヤー１３０がそれぞれ２つの貫通電極１２７ａ及び１２７ｂ、１３７ａ及び１３７ｂを備えていると図示されているが、本発明による半導体チップパッケージはこれに限定されるものではない。すなわち、本発明の一実施形態による半導体チップパッケージ１００は、数千個以上の複数の貫通電極を備えることができる。
本発明の一実施形態による半導体チップパッケージ１００は、複数のレイヤー１２０、１３０それぞれに形成された貫通電極１２７ａ、１２７ｂ、１３７ａ、１３７ｂを通じてデータバスが形成され、複数のレイヤー１２０、１３０それぞれに形成される半導体集積回路（図示せず）は、貫通電極１２７ａ、１２７ｂ、１３７ａ、１３７ｂを通じてデータを入力されるか、またはデータを出力できる。また、本発明の一実施形態による半導体チップパッケージ１００は、それぞれのレイヤー１２０、１３０への自由なアクセスのために、半導体基板１１０とそれぞれのレイヤー１２０、１３０とは点対点方式で連結されうる。複数の貫通電極は、データバスまたはコマンド／アドレスバスを形成できる。
第１入出力回路１２２及び第２入出力回路１３２は、入力バッファ及び出力ドライバなどを備えることができる。第１入出力回路１２２は、第１貫通電極１２７ａを通じて外部から伝えられる信号を第１レイヤー１２０に配される半導体集積回路（図示せず）に伝達するか、または第１レイヤー１２０に配される半導体集積回路（図示せず）から出力される信号を第１貫通電極１２７ａを通じて外部に伝達することができる。第２入出力回路１３２は、第３貫通電極１３７ａを通じて外部から伝えられる信号を第２レイヤー１３０に配される半導体集積回路（図示せず）に伝達するか、第２レイヤー１３０に配される半導体集積回路（図示せず）から出力される信号を第３貫通電極１３７ａを通じて外部に伝達することができる。
図１を参照すれば、第２レイヤー１３０は第１レイヤー１２０と同じレイヤーであり、第１レイヤー１２０を水平に１８０゜回転させたものでありうる。すなわち、図１に図示されたように、本発明の一実施形態による半導体チップパッケージ１００は、半導体基板１１０の上部に第１レイヤー１２０が積層され、第２レイヤー１３０は水平に１８０゜回転された後、第１レイヤー１２０の上部に積層されうる。したがって、第１レイヤー１２０の第１貫通電極１２７ａは第２レイヤー１３０の第４貫通電極１３７ｂと電気的に連結され、第１レイヤー１２０の第２貫通電極１２７ｂは第２レイヤー１３０の第３貫通電極１３７ａと電気的に連結されうる。
図１を参照すれば、本発明の一実施形態による半導体チップパッケージ１００は、互いに連結された第１貫通電極１２７ａ及び第４貫通電極１３７ｂのうち、第１貫通電極１２７ａには第１入出力回路１２２が連結されるが、第４貫通電極１３７ｂには第２入出力回路１３２が連結されていない。同様に、互いに連結された第２貫通電極１２７ｂ及び第３貫通電極１３７ａのうち、第３貫通電極１３７ａには第２入出力回路１３２が連結されるが、第２貫通電極１２７ｂには第１入出力回路１２２が連結されていない。第２貫通電極１２７ｂ及び第４貫通電極１３７ｂは、入力されたデータ及びコマンド／アドレスをバイパスさせる貫通電極であって、レイヤー間の連結のみのためのＴＳＶでありうる。
結局、互いに連結された貫通電極１２７ａ及び１３７ｂ、１２７ｂ及び１３７ａのうち、いずれか一つの貫通電極１２７ａ、１３７ａのみ入出力回路１２２、１３２に連結され、他の一つの貫通電極１２７ｂ、１３７ｂは入出力回路１２２、１３２に連結されない。したがって、本発明の一実施形態による半導体チップパッケージ１００は、互いに連結された貫通電極全体１２７ａ及び１３７ｂも、１２７ｂ及び１３７ａもどちらも各レイヤー１２０、１３０の入出力回路１２２及び１３２の両方に連結されるものではなく、互いに連結された貫通電極のうち一部１２７ａ、１３７ａのみ各レイヤー１２０、１３０の入出力回路１２２、１３２と連結される。したがって、本発明の一実施形態による半導体チップパッケージ１００は、入出力回路による寄生容量を低減させて、貫通電極１２７ａ、１２７ｂ、１３７ａ、１３７ｂにより形成されるデータバスの伝送帯域幅を広げることができる。
図２は、本発明の他の実施形態による半導体チップパッケージを示す図面である。図２を参照すれば、本発明の他の実施形態による半導体チップパッケージ２００は、半導体基板２１０、第１レイヤー２２０及び第２レイヤー２３０を備えることができる。第１レイヤー２２０及び第２レイヤー２３０は、半導体基板２１０の上部に順に積層されうる。半導体基板２１０に関する説明は、図１を参照して詳述したので、ここでは詳細な説明を省略する。
第１レイヤー２２０は、半導体基板２１０の上部に積層されうる。第１レイヤー２２０は、キャリアボディ、キャリアボディにより支持される半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される第１入出力回路２２２、キャリアボディを貫通して第１入出力回路２２２が連結された第１貫通電極２２７ａ及びキャリアボディを貫通して第１入出力回路２２２が連結されていない第２貫通電極２２７ｂを備えることができる。ここで、第１貫通電極２２７ａ及び第２貫通電極２２７ｂは、ＴＳＶでありうる。
第２レイヤー２３０は、第１レイヤー２２０の上部に積層されうる。第２レイヤー２３０は、キャリアボディ、キャリアボディにより支持される半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される第２入出力回路２３２、キャリアボディを貫通して第２入出力回路２３２が連結された第３貫通電極２３７ａ、及びキャリアボディを貫通して第２入出力回路２３２が連結されていない第４貫通電極２３７ｂを備えることができる。ここで、第３貫通電極２３７ａ及び第４貫通電極２３７ｂは、ＴＳＶでありうる。
説明の便宜のために、図２には、第１レイヤー２２０及び第２レイヤー２３０がそれぞれ２つの貫通電極２２７ａ及び２２７ｂ、２３７ａ及び２３７ｂを備えていると図示されているが、本発明による半導体チップパッケージはこれに限定されるものではない。すなわち、図２に図示された本発明の他の実施形態による半導体チップパッケージ２００は、数千個以上の複数の貫通電極を備えることができる。
本発明の他の実施形態による半導体チップパッケージ２００は、複数のレイヤー２２０、２３０それぞれに形成された貫通電極２２７ａ、２２７ｂ、２３７ａ、２３７ｂを通じてデータバスが形成され、複数のレイヤー２２０、２３０それぞれに形成される半導体集積回路（図示せず）は、貫通電極２２７ａ、２２７ｂ、２３７ａ、２３７ｂを通じてデータを入力されるか、またはデータを出力できる。また、本発明の他の実施形態による半導体チップパッケージ２００は、それぞれのレイヤー２２０、２３０への自由なアクセスのために、半導体基板２１０とそれぞれのレイヤー２２０、２３０とは点対点方式で連結されうる。
第１入出力回路２２２及び第２入出力回路２３２は、入力バッファ及び出力ドライバなどを備えることができる。第１入出力回路２２２は、第１貫通電極２２７ａを通じて外部から伝えられる信号を第１レイヤー２２０に配される半導体集積回路（図示せず）に伝達するか、または第１レイヤー２２０に配される半導体集積回路（図示せず）から出力される信号を第１貫通電極２２７ａを通じて外部に伝達することができる。第２入出力回路２３２は、第３貫通電極２３７ａを通じて外部から伝えられる信号を、第２レイヤー２３０に配される半導体集積回路（図示せず）に伝達するか、または第２レイヤー２３０に配される半導体集積回路（図示せず）から出力される信号を、第３貫通電極２３７ａを通じて外部に伝達できる。
図２を参照すれば、第２レイヤー２３０は第１レイヤー２２０と同じレイヤーであり、第１レイヤー２２０を水平にフリップさせたものでありうる。すなわち、図２に図示されたように、本発明の他の実施形態による半導体チップパッケージ２００は、半導体基板２１０の上部に第１レイヤー２２０が積層され、第２レイヤー２３０は水平にフリップされた後、第１レイヤー２２０の上部に積層されうる。ここで、第２レイヤー２３０を水平にフリップさせるということは、第２レイヤー２３０に備えられる第２入出力回路２３２が第１レイヤー２２０に向かうように第２レイヤー２３０を水平にひっくり返すということを意味する。
すなわち、図２に図示されたように、第２レイヤー２３０は水平にひっくり返された後、第１レイヤー２２０の上部に積層され、第１レイヤー２２０の第１貫通電極２２７ａは、第２レイヤー２３０の第４貫通電極２３７ｂと電気的に連結され、第１レイヤー２２０の第２貫通電極２２７ｂは、第２レイヤー２３０の第３貫通電極２３７ａと電気的に連結されうる。
図２を参照すれば、本発明の他の実施形態による半導体チップパッケージ２００は、図１に図示された本発明の一実施形態による半導体チップパッケージ１００と類似して、互いに連結された第１貫通電極２２７ａ及び第４貫通電極２３７ｂのうち、第１貫通電極２２７ａには第１入出力回路２２２が連結されるが、第４貫通電極２３７ｂには第２入出力回路２３２が連結されていない。同様に、互いに連結された第２貫通電極２２７ｂ及び第３貫通電極２３７ａのうち、第３貫通電極２３７ａには第２入出力回路２３２が連結されるが、第２貫通電極２２７ｂには第１入出力回路２２２が連結されていない。第２貫通電極２２７ｂ及び第４貫通電極２３７ｂは、入力されたデータ及びコマンド／アドレスをバイパスさせる貫通電極であって、レイヤー間の連結のみのためのＴＳＶでありうる。
したがって、図２に図示された本発明の他の実施形態による半導体チップパッケージ２００も、図１に図示された本発明の一実施形態による半導体チップパッケージ１００と類似して、互いに連結された貫通電極全体２２７ａ及び２３７ｂも、２２７ｂ及び２３７ａもどちらも各レイヤー２２０、２３０の入出力回路２２２及び２３２の両方に連結されるものではなく、互いに連結された貫通電極のうち一部２２７ａ、２３７ａのみ各レイヤー２２０、２３０の入出力回路２２２、２３２と連結される。したがって、図２に図示された本発明の他の実施形態による半導体チップパッケージ２００は、入出力回路による寄生容量を低減させて、貫通電極２２７ａ、２２７ｂ、２３７ａ、２３７ｂにより形成されるデータバスの伝送帯域幅を広げることができる。
図３は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図３を参照すれば、前記半導体チップパッケージ３００は、第１レイヤー３１０、第２レイヤー３２０、第３レイヤー３３０及び第４レイヤー３４０を備えることができる。前記第１レイヤー３１０、第２レイヤー３２０、第３レイヤー３３０及び第４レイヤー３４０は、半導体基板（図示せず）の上部に順に積層されうる。
ここで、半導体基板（図示せず）及び第１ないし第４レイヤー３１０ないし３４０は、ダイまたはウェーハでありうる。すなわち、半導体基板（図示せず）及び第１ないし第４レイヤー３１０ないし３４０は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されることができる。また、半導体基板（図示せず）はウェーハであり、第１ないし第４レイヤー３１０ないし３４０はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。
それぞれのレイヤー３１０、３２０、３３０、３４０は、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。一例として、第１レイヤー３１０は、入出力回路３１２及び第１ないし第４貫通電極３１７ａ、３１７ｂ、３１７ｃ、３１７ｄを備えることができる。図３に図示されたように、第２レイヤー３２０、第３レイヤー３３０及び第４レイヤー３４０も、第１レイヤー３１０と類似して入出力回路３２２、３３２、３４２及び第１ないし第４貫通電極３２７ａ、３２７ｂ、３２７ｃ、３２７ｄ、３３７ａ、３３７ｂ、３３７ｃ、３３７ｄ、３４７ａ、３４７ｂ、３４７ｃ、３４７ｄを備えることができる。図３には、それぞれのレイヤー３１０、３２０、３３０、３４０が一つの入出力回路及び４個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。
また、図３に図示された第１ないし第４レイヤー３１０、３２０、３３０、３４０は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ３００は、図１及び図２に図示された半導体チップパッケージ１００、２００と類似して、第１ないし第４レイヤー３１０、３２０、３３０、３４０が順に積層されうる。また、図３に図示された第１ないし第４レイヤー３１０、３２０、３３０、３４０は、横及び縦の長さが同じ正方形の形態でありうる。
図３を参照すれば、第１レイヤー３１０は、第２レイヤー３２０の上部に積層されうる。第１レイヤー３１０は、入出力回路３１２が連結された第１貫通電極３１７ａ、及び入出力回路３１２が連結されていない第２ないし第４貫通電極３１７ｂ、３１７ｃ、３１７ｄを備えることができる。ここで、第１ないし第４貫通電極３１７ａ、３１７ｂ、３１７ｃ、３１７ｄは、ＴＳＶでありうる。そして、第２ないし第４貫通電極３１７ｂ、３１７ｃ、３１７ｄは、入力されたデータ及びコマンド／アドレスをバイパスさせる貫通電極であって、レイヤー間の連結のみのためのＴＳＶでありうる。
入出力回路３１２は、入力バッファ及び出力ドライバなどを備えることができる。入出力回路３１２は、第１貫通電極３１７ａを通じて外部から伝えられる信号を第１レイヤー３１０に配される半導体集積回路（図示せず）に伝達するか、または第１レイヤー３１０に配される半導体集積回路（図示せず）から出力される信号を第１貫通電極３１７ａを通じて外部に伝達できる。
図３を参照すれば、第２ないし第４レイヤー３２０、３３０、３４０は、第１レイヤー３１０と同じレイヤーでありうる。すなわち、第２ないし第４レイヤー３２０、３３０、３４０は、入出力回路３２２、３３２、３４２が連結された第１貫通電極３２７ａ、３３７ａ、３４７ａ、及び入出力回路３２２、３３２、３４２が連結されていない第２ないし第４貫通電極３２７ｂ、３２７ｃ、３２７ｄ、３３７ｂ、３３７ｃ、３３７ｄ、３４７ｂ、３４７ｃ、３４７ｄを備えることができる。ここで、第１ないし第４貫通電極３２７ａ、３２７ｂ、３２７ｃ、３２７ｄ、３３７ａ、３３７ｂ、３３７ｃ、３３７ｄ、３４７ａ、３４７ｂ、３４７ｃ、３４７ｄは、ＴＳＶでありうる。そして、第２ないし第４貫通電極３２７ｂ、３２７ｃ、３２７ｄ、３３７ｂ、３３７ｃ、３３７ｄ、３４７ｂ、３４７ｃ、３４７ｄは、レイヤー間の連結のみのためのＴＳＶであって、入力されたデータ及びコマンド／アドレスをバイパスさせることができる。
図３に図示されたように、第２レイヤー３２０は第１レイヤー３１０を逆時計回り方向に９０゜回転させたものでありうる。すなわち、図３に図示された半導体チップパッケージ３００は、第２レイヤー３２０の上部に第１レイヤー３１０が積層され、第２レイヤー３２０は、第１レイヤー３１０を逆時計回り方向に９０゜回転させたものであるので、第１レイヤー３１０の第１貫通電極３１７ａは、第２レイヤー３２０の第４貫通電極３２７ｄと電気的に連結されうる。また、図３に図示されたように、第１レイヤー３１０の第２ないし第４貫通電極３１７ｂ、３１７ｃ、３１７ｄは、第２レイヤー３２０の第１ないし第３貫通電極３２７ａ、３２７ｂ、３２７ｃにそれぞれ電気的に連結されうる。
また第３レイヤー３３０は、第１レイヤー３１０を逆時計回り方向（または時計回り方向）に１８０゜回転させたものでありうる。したがって、第３レイヤー３３０は、第２レイヤー３２０を逆時計回り方向に９０゜回転させたものでありうる。
すなわち、図３に図示された半導体チップパッケージ３００は、第３レイヤー３３０の上部に第２レイヤー３２０が積層され、第３レイヤー３３０は、第２レイヤー３２０を逆時計回り方向に９０゜回転させたものであるので、第２レイヤー３２０の第１貫通電極３２７ａは、第３レイヤー３３０の第４貫通電極３３７ｄと電気的に連結されうる。また、図３に図示されたように、第２レイヤー３２０の第２ないし第４貫通電極３２７ｂ、３２７ｃ、３２７ｄは、第３レイヤー３３０の第１ないし第３貫通電極３３７ａ、３３７ｂ、３３７ｃにそれぞれ電気的に連結されうる。
第４レイヤー３４０は、第１レイヤー３１０を逆時計回り方向に２７０゜回転させたものでありうる。したがって、第４レイヤー３４０は、第３レイヤー３３０を逆時計回り方向に９０゜回転させたものでありうる。
すなわち、図３に図示された半導体チップパッケージ３００は、第４レイヤー３４０の上部に第３レイヤー３３０が積層され、第４レイヤー３４０は、第３レイヤー３３０を逆時計回り方向に９０゜回転させたものであるので、第３レイヤー３３０の第１貫通電極３３７ａは、第４レイヤー３４０の第４貫通電極３４７ｄと電気的に連結されうる。また、図３に図示されたように、第３レイヤー３３０の第２ないし第４貫通電極３３７ｂ、３３７ｃ、３３７ｄは、第４レイヤー３４０の第１ないし第３貫通電極３４７ａ、３４７ｂ、３４７ｃにそれぞれ電気的に連結されうる。
言い換えれば、図３に図示された本発明のさらに他の実施形態による半導体チップパッケージ３００は、それぞれのレイヤー３１０、３２０、３３０、３４０に備えられた４個の貫通電極のうち１個のみに入出力回路３１２、３２２、３３２、３４２が連結され、それぞれのレイヤー３１０、３２０、３３０、３４０は、方向を回転させつつ順に積層されうる。
これにより、互いに連結された４個の貫通電極のうち１個のみに入出力回路３１２、３２２、３３２、３４２がそれぞれ連結されうる。例えば、図３に図示されたように、第１レイヤー３１０の第１貫通電極３１７ａ、第２レイヤー３２０の第４貫通電極３２７ｄ、第３レイヤー３３０の第３貫通電極３３７ｃ、及び第４レイヤー３４０の第２貫通電極３４７ｂが互いに連結されうるが、このうち第１レイヤー３１０の第１貫通電極３１７ａは入出力回路３１２に連結され、第２レイヤー３２０の第４貫通電極３２７ｄ、第３レイヤー３３０の第３貫通電極３３７ｃ及び第４レイヤー３４０の第２貫通電極３４７ｂは、入出力回路３２２、３３２、３４２と連結されない。これと類似して、互いに連結された他の貫通電極も、互いに連結された４個の貫通電極のうち１個のみに入出力回路３１２、３２２、３３２、３４２がそれぞれ連結されうる。
ここで、互いに連結された４個の貫通電極が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板（図示せず）と複数のレイヤー３１０、３２０、３３０、３４０とを電気的に連結させることができる。図３に図示されたように、それぞれの連結経路は、複数のレイヤー３１０、３２０、３３０、３４０のうち、対応するいずれか一つのレイヤーに備えられた入出力回路３１２、３２２、３３２、３４２と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。
したがって、本発明のさらに他の実施形態による半導体チップパッケージ３００は、互いに連結された貫通電極の全てが各レイヤー３１０、３２０、３３０、３４０の入出力回路３１２、３２２、３３２、３４２と連結されるものではなく、互いに連結された貫通電極のうち一部３１７ａ、３２７ａ、３３７ａ、３４７ａのみ、各レイヤー３１０、３２０、３３０、３４０の入出力回路３１２、３２２、３３２、３４２と連結される。
従来の半導体チップパッケージは、積層されたレイヤーが何層に積層されても使用できるように、それぞれのレイヤーに備えられる貫通電極いずれも入出力回路を備えなければならなかった。しかし、図３に図示された本発明による半導体チップパッケージ３００は、前述したように、互いに連結された４個の貫通電極のうち１個のみに入出力回路３１２、３２２、３３２、３４２が連結されうる。したがって、従来の半導体チップパッケージに比べて、互いに連結された４個の貫通電極に連結される入出力回路の数を１／４に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ３００は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。
一方、図３に図示された半導体チップパッケージ３００は、第２レイヤー３２０は、第１レイヤー３１０を逆時計回り方向に９０゜回転させ、第３レイヤー３３０は、第１レイヤー３１０を逆時計回り方向（または時計回り方向）に１８０゜回転させ、第４レイヤー３４０は、第１レイヤー３１０を逆時計回り方向に２７０゜回転させていると図示されているが、本発明のさらに他の実施形態による半導体チップパッケージ３００で、第１ないし第４レイヤー３１０、３２０、３３０、３４０の積層方向はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ３００は、第２レイヤー３２０は、第１レイヤー３１０を逆時計回り方向に２７０゜回転させ、第３レイヤー３３０は、第１レイヤー３１０を逆時計回り方向（または時計回り方向）に１８０゜回転させ、第４レイヤー３４０は、第１レイヤー３１０を逆時計回り方向に９０゜回転させたものでもありうる。
また、図３に図示された半導体チップパッケージ３００は、上側から第１レイヤー３１０、第２レイヤー３２０、第３レイヤー３３０及び第４レイヤー３４０の順にレイヤー３１０、３２０、３３０、３４０が積層されているが、第１ないし第４レイヤー３１０、３２０、３３０、３４０の積層順序はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ３００は、上側から第１レイヤー３１０、第３レイヤー３３０、第２レイヤー３２０及び第４レイヤー３４０の順にレイヤー３１０、３２０、３３０、３４０が積層されることもある。
また、図３に図示された半導体チップパッケージ３００において、それぞれのレイヤー３１０、３２０、３３０、３４０は一つの入出力回路３１２、３２２、３３２、３４２を備え、それぞれのレイヤー３１０、３２０、３３０、３４０に備えられる貫通電極のうち、第１貫通電極３１７ａ、３２７ａ、３３７ａ、３４７ａのみ対応する入出力回路３１２、３２２、３３２、３４２と連結されると図示されているが、本発明による半導体チップパッケージ３００は、これに限定されるものではない。すなわち、本発明による半導体チップパッケージ３００は、それぞれのレイヤー３１０、３２０、３３０、３４０が複数の入出力回路を備え、それぞれのレイヤー３１０、３２０、３３０、３４０に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。
一例として、図３で、それぞれのレイヤー３１０、３２０、３３０、３４０は入出力回路を２個備え、第１貫通電極３１７ａ、３２７ａ、３３７ａ、３４７ａ及び第２貫通電極３１７ｂ、３２７ｂ、３３７ｂ、３４７ｂがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された４個の貫通電極のうち、２個の貫通電極が対応する入出力回路とそれぞれ連結されるため、従来の半導体チップパッケージに比べて、互いに連結された４個の貫通電極に連結される入出力回路の数を１／２に低減させることができる。
図４は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図４を参照すれば、前記半導体チップパッケージ４００は、第１レイヤー４１０、第２レイヤー４２０、第３レイヤー４３０及び第４レイヤー４４０を備えることができる。図３と類似して、前記第１レイヤー４１０、第２レイヤー４２０、第３レイヤー４３０及び第４レイヤー４４０は、半導体基板（図示せず）の上部に順に積層されうる。
図３に図示された半導体パッケージ３００と類似して、半導体基板（図示せず）及び第１ないし第４レイヤー４１０〜４４０は、ダイまたはウェーハでありうる。すなわち、半導体基板（図示せず）及び第１ないし第４レイヤー４１０〜４４０は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板（図示せず）はウェーハであり、第１ないし第４レイヤー４１０〜４４０はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。
図３に図示された半導体チップパッケージ３００と類似して、図４に図示された本発明のさらに他の実施形態による半導体チップパッケージ４００は、それぞれのレイヤー４１０、４２０、４３０、４４０が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。図４には、それぞれのレイヤー４１０、４２０、４３０、４４０が一つの入出力回路及び４個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。
また、図４に図示された第１ないし第４レイヤー４１０、４２０、４３０、４４０は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ４００は、図１及び図２に図示された半導体チップパッケージ１００、２００と類似して、第１ないし第４レイヤー４１０、４２０、４３０、４４０が順に積層されうる。
図４を参照すれば、第１レイヤー４１０は、第２レイヤー４２０の上部に積層されうる。第１レイヤー４１０は、入出力回路４１２が連結された第１貫通電極４１７ａ、及び入出力回路４１２が連結されていない第２ないし第４貫通電極４１７ｂ、４１７ｃ、４１７ｄを備えることができる。ここで、第１ないし第４貫通電極４１７ａ、４１７ｂ、４１７ｃ、４１７ｄは、ＴＳＶでありうる。そして、第２ないし第４貫通電極４１７ｂ、４１７ｃ、４１７ｄは、レイヤー間の連結のみのためのＴＳＶであって、入力されたデータ及びコマンド／アドレスをバイパスさせることができる。
入出力回路４１２は、入力バッファ及び出力ドライバなどを備えることができる。入出力回路４１２は、第１貫通電極４１７ａを通じて外部から伝えられる信号を第１レイヤー４１０に配される半導体集積回路（図示せず）に伝達するか、または第１レイヤー４１０に配される半導体集積回路（図示せず）から出力される信号を第１貫通電極４１７ａを通じて外部に伝達できる。
図４を参照すれば、第２ないし第４レイヤー４２０、４３０、４４０は、第１レイヤー４１０と同じレイヤーでありうる。すなわち、第２ないし第４レイヤー４２０、４３０、４４０は、入出力回路４２２、４３２、４４２が連結された第１貫通電極４２７ａ、４３７ａ、４４７ａ、及び入出力回路４２２、４３２、４４２が連結されていない第２ないし第４貫通電極４２７ｂ、４２７ｃ、４２７ｄ、４３７ｂ、４３７ｃ、４３７ｄ、４４７ｂ、４４７ｃ、４４７ｄを備えることができる。ここで、第１ないし第４貫通電極４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４４７ａ、４４７ｂ、４４７ｃ、４４７ｄは、ＴＳＶでありうる。そして、第２ないし第４貫通電極４２７ｂ、４２７ｃ、４２７ｄ、４３７ｂ、４３７ｃ、４３７ｄ、４４７ｂ、４４７ｃ、４４７ｄは、レイヤー間の連結のみのためのＴＳＶであって、入力されたデータ及びコマンド／アドレスをバイパスさせることができる。
図４に図示されたように、第２レイヤー４２０は、第１レイヤー４１０をＸ軸を基準にフリップさせたものでありうる。すなわち、本発明のさらに他の実施形態による半導体チップパッケージ４００は、第２レイヤー４２０の上部に第１レイヤー４１０が積層され、第２レイヤー４２０は第１レイヤー４１０をＸ軸を基準にフリップさせたものであるので、第１レイヤー４１０の第１貫通電極４１７ａは、第２レイヤー４２０の第２貫通電極４２７ｂと電気的に連結されうる。また、図４に図示されたように、第１レイヤー４１０の第２ないし第４貫通電極４１７ｂ、４１７ｃ、４１７ｄは、第２レイヤー４２０の第１貫通電極４２７ａ、第４貫通電極４２７ｄ及び第３貫通電極４２７ｃにそれぞれ電気的に連結されうる。ここで、第１レイヤー４１０をＸ軸を基準にフリップさせるということは、第１レイヤー４１０をＸ軸を中心軸として１８０゜回転させて、第１レイヤー４１０をひっくり返すということを意味する。
また第３レイヤー４３０は、第１レイヤー４１０を逆時計回り方向（または時計回り方向）に１８０゜回転させたものでありうる。すなわち、図４に図示された半導体チップパッケージ４００は、第３レイヤー４３０の上部に第２レイヤー４２０が積層され、第２レイヤー４２０の第１貫通電極４２７ａは、第３レイヤー４３０の第４貫通電極４３７ｄと電気的に連結されうる。また、図４に図示されたように、第２レイヤー４２０の第２ないし第４貫通電極４２７ｂ、４２７ｃ、４２７ｄは、第３レイヤー４３０の第３ないし第１貫通電極４３７ｃ、４３７ｂ、４３７ａにそれぞれ電気的に連結されうる。
第４レイヤー４４０は、第１レイヤー４１０をＹ軸を基準にフリップさせたものでありうる。すなわち、図４に図示された半導体チップパッケージ４００は、第４レイヤー４４０の上部に第３レイヤー４３０が積層され、第３レイヤー４３０の第１貫通電極４３７ａは、第４レイヤー４４０の第２貫通電極４４７ｂと電気的に連結されうる。また、図４に図示されたように、第３レイヤー４３０の第２ないし第４貫通電極４３７ｂ、４３７ｃ、４３７ｄは、第４レイヤー４４０の第１貫通電極４４７ａ、第４貫通電極４４７ｄ及び第３貫通電極４４７ｃにそれぞれ電気的に連結されうる。ここで、第１レイヤー４１０をＹ軸を基準にフリップさせるということは、第１レイヤー４１０をＹ軸を中心軸として１８０゜回転させて、第１レイヤー４１０をひっくり返すということを意味する。図４に図示されたように、Ｘ軸とＹ軸とは互いに直交できる。
言い換えれば、図４に図示された本発明のさらに他の実施形態による半導体チップパッケージ４００は、図３に図示された本発明のさらに他の実施形態による半導体チップパッケージ３００とは異なって、第２レイヤー４２０は、第１レイヤー４１０をＸ軸を基準にフリップさせたものであり、第４レイヤー４４０は、第１レイヤー４１０をＹ軸を基準にフリップさせたものでありうる。
しかし、前記のような差異点にもかかわらず、図４に図示された本発明のさらに他の実施形態による半導体チップパッケージ４００は、図３に図示された本発明のさらに他の実施形態による半導体チップパッケージ３００と類似して、互いに連結された４個の貫通電極のうち、１個のみに入出力回路４１２、４２２、４３２、４４２が連結されうる。
例えば、図４に図示されたように、第１レイヤー４１０の第１貫通電極４１７ａ、第２レイヤー４２０の第２貫通電極４２７ｂ、第３レイヤー４３０の第３貫通電極４３７ｃ及び第４レイヤー４４０の第４貫通電極４４７ｄが互いに連結されうるが、このうち、第１レイヤー４１０の第１貫通電極４１７ａは入出力回路４１２に連結され、第２レイヤー４２０の第２貫通電極４２７ｂ、第３レイヤー４３０の第３貫通電極４３７ｃ及び第４レイヤー４４０の第４貫通電極４４７ｄは、入出力回路４２２、４３２、４４２に連結されない。これと類似して、互いに連結された他の貫通電極も、互いに連結された４個の貫通電極のうち、１個のみに入出力回路４１２、４２２、４３２、４４２が連結されうる。
ここで、互いに連結された４個の貫通電極が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板（図示せず）と複数のレイヤー４１０、４２０、４３０、４４０とを電気的に連結させることができる。図４に図示されたように、それぞれの連結経路は、複数のレイヤー４１０、４２０、４３０、４４０のうち、対応するいずれか一つのレイヤーに備えられた入出力回路４１２、４２２、４３２、４４２と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。
したがって、本発明のさらに他の実施形態による半導体チップパッケージ４００は、図３に図示された本発明のさらに他の実施形態による半導体チップパッケージ３００と類似して、互いに連結された貫通電極の全てが各レイヤー４１０、４２０、４３０、４４０の入出力回路４１２、４２２、４３２、４４２と連結されるものではなく、互いに連結された貫通電極のうち一部４１７ａ、４２７ａ、４３７ａ、４４７ａのみ、各レイヤー４１０、４２０、４３０、４４０の入出力回路４１２、４２２、４３２、４４２と連結される。
したがって、本発明のさらに他の実施形態による半導体チップパッケージ４００は、従来の半導体チップパッケージに比べて、互いに連結された４個の貫通電極に連結される入出力回路の数を１／４に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ４００は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。
一方、図４に図示された半導体チップパッケージ４００において、第２レイヤー４２０は、第１レイヤー４１０をＸ軸を基準にフリップさせ、第３レイヤー４３０は、第１レイヤー４１０を逆時計回り方向（または時計回り方向）に１８０゜回転させ、第４レイヤー４４０は、第１レイヤー４１０をＹ軸を基準にフリップさせたものと図示されているが、本発明のさらに他の実施形態による半導体チップパッケージ４００で、第１ないし第４レイヤー４１０、４２０、４３０、４４０の積層方法はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ４００は、第２レイヤー４２０は、第１レイヤー４１０をＹ軸を基準にフリップさせ、第３レイヤー４３０は、第１レイヤー４１０を逆時計回り方向（または時計回り方向）に１８０゜回転させ、第４レイヤー４４０は、第１レイヤー４１０をＸ軸を基準にフリップさせたものでもありうる。
また、本発明のさらに他の実施形態による半導体チップパッケージ４００において、第２レイヤー４２０は、第１レイヤー４１０を逆時計回り方向に９０゜回転させ、第３レイヤー４３０は、第１レイヤー４１０を逆時計回り方向（または時計回り方向）に１８０゜回転させ、第４レイヤー４４０は、第１レイヤー４１０をＹ軸を基準にフリップさせたことのように、図３に図示された本発明のさらに他の実施形態による半導体チップパッケージ３００と組合わせられてもよい。これと類似して、図３に図示された本発明のさらに他の実施形態による半導体チップパッケージ３００も、図４に図示された本発明のさらに他の実施形態による半導体チップパッケージ４００と組合わせられうる。
また、図４に図示された半導体チップパッケージ４００は、上側から第１レイヤー４１０、第２レイヤー４２０、第３レイヤー４３０及び第４レイヤー４４０の順にレイヤー４１０、４２０、４３０、４４０が積層されているが、第１ないし第４レイヤー４１０、４２０、４３０、４４０の積層順序はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ４００は、上側から第１レイヤー４１０、第３レイヤー４３０、第２レイヤー４２０及び第４レイヤー４４０の順にレイヤー４１０、４２０、４３０、４４０が積層されることもある。
また、図４に図示された半導体チップパッケージ４００は、それぞれのレイヤー４１０、４２０、４３０、４４０は一つの入出力回路４１２、４２２、４３２、４４２を備え、それぞれのレイヤー４１０、４２０、４３０、４４０に備えられる貫通電極のうち、第１貫通電極４１７ａ、４２７ａ、４３７ａ、４４７ａのみ対応する入出力回路４１２、４２２、４３２、４４２と連結されると図示されているが、本発明による半導体チップパッケージ４００はこれに限定されるものではない。すなわち、本発明による半導体チップパッケージ４００において、それぞれのレイヤー４１０、４２０、４３０、４４０が複数の入出力回路を備え、それぞれのレイヤー４１０、４２０、４３０、４４０に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。
一例として、図４で、それぞれのレイヤー４１０、４２０、４３０、４４０は入出力回路を２個備え、第１貫通電極４１７ａ、４２７ａ、４３７ａ、４４７ａ及び第２貫通電極４１７ｂ、４２７ｂ、４３７ｂ、４４７ｂがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された４個の貫通電極のうち、２個の貫通電極が対応する入出力回路とそれぞれ連結するため、従来の半導体チップパッケージに比べて、互いに連結された４個の貫通電極に連結される入出力回路の数を１／２に低減させることができる。
図５は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図５を参照すれば、前記半導体チップパッケージ５００は、第１レイヤー５１０、第２レイヤー５２０、第３レイヤー５３０及び第４レイヤー５４０を備えることができる。図３及び図４と類似して、前記第１レイヤー５１０、第２レイヤー５２０、第３レイヤー５３０及び第４レイヤー５４０は、半導体基板（図示せず）の上部に順に積層されうる。
図４に図示された半導体パッケージ４００と類似して、半導体基板（図示せず）及び第１ないし第４レイヤー５１０〜５４０は、ダイまたはウェーハでありうる。すなわち、半導体基板（図示せず）及び第１ないし第４レイヤー５１０〜５４０は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板（図示せず）はウェーハであり、第１ないし第４レイヤー５１０〜５４０はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。
図４に図示された半導体チップパッケージ４００と類似して、図５に図示された本発明のさらに他の実施形態による半導体チップパッケージ５００は、それぞれのレイヤー５１０、５２０、５３０、５４０が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。図５には、それぞれのレイヤー５１０、５２０、５３０、５４０が２個の入出力回路及び８個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。
また、図５に図示された第１ないし第４レイヤー５１０、５２０、５３０、５４０は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ５００は、図１及び図２に図示された半導体チップパッケージ１００、２００と類似して、第１ないし第４レイヤー５１０、５２０、５３０、５４０が順に積層されうる。
図５を参照すれば、第１レイヤー５１０は、第２レイヤー５２０の上部に積層されうる。第１レイヤー５１０は、第１入出力回路５１２が連結された第１貫通電極５１７ａ及び第２入出力回路５１４が連結された第５貫通電極５１７ｅを備えることができる。また、第１レイヤー５１０は、入出力回路５１２、５１４が連結されていない第２ないし第４貫通電極５１７ｂ、５１７ｃ、５１７ｄ及び第６ないし第８貫通電極５１７ｆ、５１７ｇ、５１７ｈを備えることができる。ここで、第１ないし第８貫通電極５１７ａ〜５１７ｈは、ＴＳＶでありうる。そして、第２ないし第４貫通電極５１７ｂ、５１７ｃ、５１７ｄ及び第６ないし第８貫通電極５１７ｆ、５１７ｇ、５１７ｈは、レイヤー間の連結のみのためのＴＳＶであって、入力されたデータ及びコマンド／アドレスをバイパスさせることができる。
入出力回路５１２、５１４は、入力バッファ及び出力ドライバなどを備えることができる。入出力回路５１２、５１４に関する説明は、図１ないし図４を参照して詳述したので、ここでは詳細な説明を省略する。
図５を参照すれば、第２ないし第４レイヤー５２０、５３０、５４０は、第１レイヤー５１０と同じレイヤーでありうる。すなわち、第２ないし第４レイヤー５２０、５３０、５４０は、第１入出力回路５２２、５３２、５４２が連結された第１貫通電極５２７ａ、５３７ａ、５４７ａ、及び第２入出力回路５２４、５３４、５４４が連結された第５貫通電極５２７ｅ、５３７ｅ、５４７ｅを備えることができる。また、第２ないし第４レイヤー５２０、５３０、５４０に備えられる第２ないし第４貫通電極５２７ｂ、５２７ｃ、５２７ｄ、５３７ｂ、５３７ｃ、５３７ｄ、５４７ｂ、５４７ｃ、５４７ｄ、及び第６ないし第８貫通電極５２７ｆ、５２７ｇ、５２７ｈ、５３７ｆ、５３７ｇ、５３７ｈ、５４７ｆ、５４７ｇ、５４７ｈには入出力回路５２２、５２４、５３２、５３４、５４２、５４４が連結されていない。ここで、図５に図示された貫通電極は、ＴＳＶでありうる。そして、第２ないし第４貫通電極５２７ｂ、５２７ｃ、５２７ｄ、５３７ｂ、５３７ｃ、５３７ｄ、５４７ｂ、５４７ｃ、５４７ｄ、及び第６ないし第８貫通電極５２７ｆ、５２７ｇ、５２７ｈ、５３７ｆ、５３７ｇ、５３７ｈ、５４７ｆ、５４７ｇ、５４７ｈは、レイヤー間の連結のみのためのＴＳＶであって、入力されたデータ及びコマンド／アドレスをバイパスさせることができる。
図５に図示されたように、第２レイヤー５２０は、第１レイヤー５１０をＸ軸を基準にフリップさせたものでありうる。また第３レイヤー５３０は、第１レイヤー５１０を逆時計回り方向（または時計回り方向）に１８０゜回転させたものでありうる。そして、第４レイヤー５４０は、第１レイヤー５１０をＹ軸を基準にフリップさせたものでありうる。ここで、第１レイヤー５１０をＸ軸またはＹ軸を基準にフリップさせるということは、第１レイヤー５１０をＸ軸またはＹ軸を中心軸として１８０゜回転させて、第１レイヤー５１０をひっくり返すということを意味する。図５に図示されたように、Ｘ軸とＹ軸とは互いに直交できる。
言い換えれば、図５に図示された本発明のさらに他の実施形態による半導体チップパッケージ５００は、図４に図示された本発明のさらに他の実施形態による半導体チップパッケージ４００と類似して、第２レイヤー５２０は、第１レイヤー５１０をＸ軸を基準にフリップさせたものであり、第４レイヤー５４０は、第１レイヤー５１０をＹ軸を基準にフリップさせたものでありうる。
したがって、図５に図示された本発明のさらに他の実施形態による半導体チップパッケージ５００は、図４に図示された本発明のさらに他の実施形態による半導体チップパッケージ４００と類似して、互いに連結された４個の貫通電極のうち１個のみに入出力回路５１２、５１４、５２２、５２４、５３２、５３４、５４２、５４４が連結されうる。図５に図示された各貫通電極の連結状態は、図４を参照して詳述した内容と類似しているので、ここでは詳細な説明を省略する。
ここで、互いに連結された４個の貫通電極が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板（図示せず）と複数のレイヤー５１０、５２０、５３０、５４０とを電気的に連結させることができる。図５に図示されたように、それぞれの連結経路は、複数のレイヤー５１０、５２０、５３０、５４０のうち、対応するいずれか一つのレイヤーに備えられた入出力回路５１２、５１４、５２２、５２４、５３２、５３４、５４２、５４４と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。
したがって、本発明のさらに他の実施形態による半導体チップパッケージ５００は、互いに連結された貫通電極の全てが各レイヤー５１０、５２０、５３０、５４０の入出力回路５１２、５１４、５２２、５２４、５３２、５３４、５４２、５４４と連結されるものではなく、互いに連結された貫通電極のうち一部５１７ａ、５１７ｅ、５２７ａ、５２７ｅ、５３７ａ、５３７ｅ、５４７ａ、５４７ｅのみ、各レイヤー５１０、５２０、５３０、５４０の入出力回路５１２、５１４、５２２、５２４、５３２、５３４、５４２、５４４と連結される。
したがって、本発明のさらに他の実施形態による半導体チップパッケージ５００は、従来の半導体チップパッケージに比べて、互いに連結された４個の貫通電極に連結される入出力回路の数を１／４に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ５００は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。
一方、図５に図示された半導体チップパッケージ５００において、第２レイヤー５２０は、第１レイヤー５１０をＸ軸を基準にフリップさせ、第３レイヤー５３０は、第１レイヤー５１０を逆時計回り方向（または時計回り方向）に１８０゜回転させ、第４レイヤー５４０は、第１レイヤー５１０をＹ軸を基準にフリップさせたものと図示されているが、本発明のさらに他の実施形態による半導体チップパッケージ５００で、第１ないし第４レイヤー５１０、５２０、５３０、５４０の積層方法はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ５００において、第２レイヤー５２０は、第１レイヤー５１０をＹ軸を基準にフリップさせ、第３レイヤー５３０は、第１レイヤー５１０を逆時計回り方向（または時計回り方向）に１８０゜回転させ、第４レイヤー５４０は、第１レイヤー５１０をＸ軸を基準にフリップさせたものでもありうる。
また、図５に図示された半導体チップパッケージ５００は、上側から第１レイヤー５１０、第２レイヤー５２０、第３レイヤー５３０及び第４レイヤー５４０の順にレイヤー５１０、５２０、５３０、５４０が積層されているが、第１ないし第４レイヤー５１０、５２０、５３０、５４０の積層順序はこれに限定されず、これより多様な変形が可能である。例えば、本発明のさらに他の実施形態による半導体チップパッケージ５００は、上側から第１レイヤー５１０、第３レイヤー５３０、第２レイヤー５２０及び第４レイヤー５４０の順にレイヤー５１０、５２０、５３０、５４０が積層されることもある。
また、図５に図示された半導体チップパッケージ５００において、それぞれのレイヤー５１０、５２０、５３０、５４０は、２個の入出力回路５１２及び５１４、５２２及び５２４、５３２及び５３４、５４２及び５４４を備え、それぞれのレイヤー５１０、５２０、５３０、５４０に備えられる貫通電極のうち、第１貫通電極５１７ａ、５２７ａ、５３７ａ、５４７ａ及び第５貫通電極５１７ｅ、５２７ｅ、５３７ｅ、５４７ｅのみ、対応する入出力回路５１２、５１４、５２２、５２４、５３２、５３４、５４２、５４４と連結されると図示されているが、本発明による半導体チップパッケージ５００はこれに限定されるものではない。すなわち、本発明による半導体チップパッケージ５００は、それぞれのレイヤー５１０、５２０、５３０、５４０が複数の入出力回路を備え、それぞれのレイヤー５１０、５２０、５３０、５４０に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。一例として、図５で、それぞれのレイヤー５１０、５２０、５３０、５４０は入出力回路を４個備え、第１貫通電極５１７ａ、５２７ａ、５３７ａ、５４７ａ、第２貫通電極５１７ｂ、５２７ｂ、５３７ｂ、５４７ｂ、第５貫通電極５１７ｅ、５２７ｅ、５３７ｅ、５４７ｅ及び第６貫通電極５１７ｆ、５２７ｆ、５３７ｆ、５４７ｆがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された４個の貫通電極のうち、２個の貫通電極が対応する入出力回路とそれぞれ連結されるため、従来の半導体チップパッケージに比べて、互いに連結された４個の貫通電極に連結される入出力回路の数を１／２に低減させることができる。
一方、図５に図示された本発明のさらに他の実施形態による半導体チップパッケージ５００は、第１貫通電極５１７ａ、５２７ａ、５３７ａ、５４７ａ及び第５貫通電極５１７ｅ、５２７ｅ、５３７ｅ、５４７ｅではなく、第１貫通電極５１７ａ、５２７ａ、５３７ａ、５４７ａ及び第４貫通電極５１７ｄ、５２７ｄ、５３７ｄ、５４７ｄが対応する入出力回路５１２、５１４、５２２、５２４、５３２、５３４、５４２、５４４と連結されることもある。すなわち、本発明のさらに他の実施形態による半導体チップパッケージ５００は、入出力回路が連結される貫通電極の組合を多様に変形することができる。
図６は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図６を参照すれば、前記半導体チップパッケージ６００は、第１ないし第８レイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０を備えることができる。図３及び図４と類似して、前記第１ないし第８レイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０は、半導体基板（図示せず）の上部に順に積層されうる。
ここで、半導体基板（図示せず）及び第１ないし第８レイヤー６１０〜６８０は、ダイまたはウェーハでありうる。すなわち、半導体基板（図示せず）及び第１ないし第８レイヤー６１０〜６８０は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板（図示せず）はウェーハであり、第１ないし第８レイヤー６１０〜６８０はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。
図６を参照すれば、第１ないし第４レイヤー６１０、６２０、６３０、６４０は、図３に図示された半導体チップパッケージ３００の第１ないし第４レイヤー３１０、３２０、３３０、３４０と類似しており、第５ないし第８レイヤー６５０、６６０、６７０、６８０は、図４に図示された半導体チップパッケージ４００の第１ないし第４レイヤー４１０、４２０、４３０、４４０と類似している。すなわち、図６に図示された半導体チップパッケージ６００は、図３に図示された半導体チップパッケージ３００及び図４に図示された半導体チップパッケージ４００を結合したものでありうる。
図３及び図４を参照して前述したように、図６に図示された本発明のさらに他の実施形態による半導体チップパッケージ６００は、それぞれのレイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。
図６には、それぞれのレイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０が一つの入出力回路及び４個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。
また、図６に図示された第１ないし第８レイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０は、互いに一定距離ほど離れていると図示されているが、これは説明の便宜のためのものであって、本発明による半導体チップパッケージ６００は、図１及び図２に図示された半導体チップパッケージ１００、２００と類似して、第１ないし第８レイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０が順に積層されうる。
図６に図示された入出力回路及び貫通電極の特徴及び連結状態は、図３及び図４を参照して詳述した内容と類似しているので、ここでは詳細な説明を省略する。
図６を参照すれば、本発明のさらに他の実施形態による半導体チップパッケージ６００は、互いに連結された８個の貫通電極のうち、２個のみに入出力回路６１２、６２２、６３２、６４２、６５２、６６２、６７２、６８２が連結されうる。
例えば、図６に図示されたように、第１レイヤー６１０の第１貫通電極６１７ａ、第２レイヤー６２０の第４貫通電極６２７ｄ、第３レイヤー６３０の第３貫通電極６３７ｃ、第４レイヤー６４０の第２貫通電極６４７ｂ、第５レイヤー６５０の第１貫通電極６５７ａ、第６レイヤー６６０の第２貫通電極６６７ｂ、第７レイヤー６７０の第３貫通電極６７７ｃ、及び第８レイヤー６８０の第４貫通電極６８７ｄが互いに連結されうるが、このうち、第１レイヤー６１０の第１貫通電極６１７ａ及び第５レイヤー６５０の第１貫通電極６５７ａのみ入出力回路６１２、６５２に連結され、残りの貫通電極は入出力回路に連結されない。これと類似して、互いに連結された他の貫通電極も、互いに連結された８個の貫通電極のうち２個のみに入出力回路が連結されうる。
したがって、本発明のさらに他の実施形態による半導体チップパッケージ６００は、従来の半導体チップパッケージに比べて、互いに連結された８個の貫通電極に連結される入出力回路の数を１／４に低減させることができる。したがって、本発明のさらに他の実施形態による半導体チップパッケージ６００は、入出力回路による寄生容量を低減させて、貫通電極により形成されるデータバスの伝送帯域幅を広げることができる。また、従来の半導体チップパッケージに比べて、それぞれのレイヤーに備えられる入出力回路の数を低減させることができる。
一方、図６に図示された半導体チップパッケージ６００は、図３及び図４の説明のように、第１ないし第８レイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０の積層方法及び積層順序を多様に変形することが可能である。
また、図６に図示された半導体チップパッケージ６００は、それぞれのレイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０が複数の入出力回路を備え、それぞれのレイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。一例として、図６で、それぞれのレイヤー６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０は、入出力回路を２個備え、第１貫通電極６１７ａ、６２７ａ、６３７ａ、６４７ａ、６５７ａ、６６７ａ、６７７ａ、６８７ａ及び第２貫通電極６１７ｂ、６２７ｂ、６３７ｂ、６４７ｂ、６５７ｂ、６６７ｂ、６７７ｂ、６８７ｂがそれぞれの入出力回路に連結されることもある。
図７は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。図７を参照すれば、前記半導体チップパッケージ７００は、第１レイヤー７１０、第２レイヤー７２０、第３レイヤー７３０及び第４レイヤー７４０を備えることができる。前記第１レイヤー７１０、第２レイヤー７２０、第３レイヤー７３０及び第４レイヤー７４０は、半導体基板（図示せず）の上部に順に積層されうる。
ここで、半導体基板（図示せず）及び第１ないし第４レイヤー７１０〜７４０は、ダイまたはウェーハでありうる。すなわち、半導体基板（図示せず）及び第１ないし第４レイヤー７１０〜７４０は、ダイスタックの形態で積層されるか、またはウェーハスタックの形態で積層されうる。また、半導体基板（図示せず）はウェーハであり、第１ないし第４レイヤー７１０〜７４０はダイである場合のように、ウェーハ上にダイを積層する場合、ダイ対ウェーハの形態で積層されることもある。
図３及び図４に図示された半導体チップパッケージ３００、４００と類似して、図７に図示された本発明のさらに他の実施形態による半導体チップパッケージ７００は、それぞれのレイヤー７１０、７２０、７３０、７４０が、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。図７には、それぞれのレイヤー７１０、７２０、７３０、７４０が一つの入出力回路及び４個の貫通電極を備えていると図示されているが、これは例示的なものであって、複数の入出力回路及び複数の貫通電極を備えることのように、多様に変形できるということは当業者に明らかである。複数の貫通電極及び入出力回路に関しては、既に図１ないし図６を参照して説明したので、ここでは詳細な説明を省略する。
図７を参照すれば、本発明のさらに他の実施形態による半導体チップパッケージ７００は、図３及び図４に図示された半導体チップパッケージ３００、４００とは異なって、それぞれのレイヤー７１０、７２０、７３０、７４０を回転させたりフリップさせないことを特徴とする。すなわち、本発明のさらに他の実施形態による半導体チップパッケージ７００は、それぞれのレイヤー７１０、７２０、７３０、７４０を回転させるか、またはフリップさせる代わりに、再配線層７１５、７２５、７３５を備えて本発明の目的を達成できる。
図７を参照すれば、本発明のさらに他の実施形態による半導体チップパッケージ７００は、複数のレイヤー７１０、７２０、７３０、７４０の間に配される複数の再配線層７１５、７２５、７３５をさらに備えることができる。複数の再配線層７１５、７２５、７３５それぞれは、複数の再配線７１５ａ、７１５ｂ、７１５ｃ、７１５ｄを備え、複数の再配線７１５ａ、７１５ｂ、７１５ｃ、７１５ｄは、上部に配されたレイヤーに備えられる貫通電極と、下部に配されたレイヤーに備えられる貫通電極とを互いに電気的に連結させることができる。
図７に図示されたように、複数の再配線７１５ａ、７１５ｂ、７１５ｃ、７１５ｄは、第１レイヤー７１０の貫通電極７１７ａ、７１７ｂ、７１７ｃ、７１７ｄを水平的に同じ位置にある第２レイヤー７２０の貫通電極と連結させず、水平的に異なる位置にある第２レイヤー７２０の貫通電極と連結させることができる。例えば、再配線７１５ａは、第１レイヤー７１０の第１貫通電極７１７ａを、第２レイヤー７２０の第１貫通電極７２７ａではない第２貫通電極７２７ｂと連結させることができる。ここで、第１レイヤー７１０の第１貫通電極７１７ａと第２レイヤー７２０の第１貫通電極７２７ａとは、水平的に同じ位置にあるといえ、第１レイヤー７１０の第１貫通電極７１７ａと第２レイヤー７２０の第２貫通電極７２７ｂとは、水平的に異なる位置にあるといえる。
したがって、図７に図示されたように、複数の再配線層７１５、７２５、７３５に備えられる再配線によって、第１レイヤー７１０の第１貫通電極７１７ａ、第２レイヤー７２０の第２貫通電極７２７ｂ、第３レイヤー７３０の第３貫通電極７３７ｃ及び第４レイヤー７４０の第４貫通電極７４７ｄが互いに連結されうる。他の貫通電極もこれと類似して連結することができる。
言い換えれば、図７に図示された本発明のさらに他の実施形態による半導体チップパッケージ７００は、それぞれのレイヤー７１０、７２０、７３０、７４０を回転させるか、またはフリップさせなくても、再配線を用いて互いに連結された４個の貫通電極のうち１個のみに入出力回路７１２、７２２、７３２、７４２が連結されうる。例えば、図７に図示されたように、第１レイヤー７１０の第１貫通電極７１７ａ、第２レイヤー７２０の第２貫通電極７２７ｂ、第３レイヤー７３０の第３貫通電極７３７ｃ及び第４レイヤー７４０の第４貫通電極７４７ｄが互いに連結されうるが、このうち、第１レイヤー７１０の第１貫通電極７１７ａは入出力回路７１２に連結され、第２レイヤー７２０の第２貫通電極７２７ｂ、第３レイヤー７３０の第３貫通電極７３７ｃ及び第４レイヤー７４０の第４貫通電極７４７ｄは、入出力回路７２２、７３２、７４２と連結されていない。これと類似して、互いに連結された相異なる貫通電極も、互いに連結された４個の貫通電極のうち１個のみに入出力回路７１２、７２２、７３２、７４２が連結されうる。
ここで、互いに連結された４個の貫通電極及び再配線が一つの連結経路を形成するとすれば、それぞれの連結経路は、半導体基板（図示せず）と複数のレイヤー７１０、７２０、７３０、７４０とを電気的に連結させることができる。図７に図示されたように、それぞれの連結経路は、複数のレイヤー７１０、７２０、７３０、７４０のうち、対応するいずれか一つのレイヤーに備えられた入出力回路７１２、７２２、７３２、７４２と電気的に連結されうる。したがって、それぞれの連結経路に連結されるレイヤーの数より少ない入出力回路が、それぞれの連結経路に電気的に連結されうる。
したがって、本発明のさらに他の実施形態による半導体チップパッケージ７００は、互いに連結された貫通電極の全てが各レイヤー７１０、７２０、７３０、７４０の入出力回路７１２、７２２、７３２、７４２と連結されるものではなく、互いに連結された貫通電極のうち一部７１７ａ、７２７ａ、７３７ａ、７４７ａのみ、各レイヤー７１０、７２０、７３０、７４０の入出力回路７１２、７２２、７３２、７４２と連結される。
したがって、図７に図示された本発明による半導体チップパッケージ７００は、従来の半導体チップパッケージに比べて、互いに連結された４個の貫通電極に連結される入出力回路の数を１／４に低減させることができる。
一方、図７には、第１レイヤー７１０の第１貫通電極７１７ａと第２レイヤー７２０の第２貫通電極７２７ｂとが再配線７１５ａによって連結されると図示されているが、これは例示的なものであって、本発明のさらに他の実施形態による半導体チップパッケージ７００はこれに限定されず、再配線に連結される貫通電極は多様に変形できる。
また、本発明による半導体チップパッケージ７００は、それぞれのレイヤー７１０、７２０、７３０、７４０が複数の入出力回路を備え、それぞれのレイヤー７１０、７２０、７３０、７４０に備えられる貫通電極のうち、複数の貫通電極が対応する入出力回路に連結されうる。
一例として、図７で、それぞれのレイヤー７１０、７２０、７３０、７４０は入出力回路を２個備え、第１貫通電極７１７ａ、７２７ａ、７３７ａ、７４７ａ及び第２貫通電極７１７ｂ、７２７ｂ、７３７ｂ、７４７ｂがそれぞれの入出力回路に連結されることもある。この場合、互いに連結された４個の貫通電極のうち、２個の貫通電極が対応する入出力回路とそれぞれ連結されるため、従来の半導体チップパッケージに比べて、互いに連結された貫通電極に連結される入出力回路の数を１／２に低減させることができる。
一方、図７に図示された本発明のさらに他の実施形態による半導体チップパッケージ７００は、Ｖｉａ Ｍｉｄｄｌｅ工程が適用されうる。また、図１ないし図６に図示された本発明のさらに他の実施形態による半導体チップパッケージ１００、２００、３００、４００、５００、６００は、Ｖｉａ Ｌａｓｔ工程が適用されうる。Ｖｉａ Ｍｉｄｄｌｅ工程及びＶｉａ Ｌａｓｔ工程は当業者に広く知られているので、ここでは詳細な説明を省略する。
図８は、本発明のさらに他の実施形態による半導体チップパッケージを示す図面である。前記半導体チップパッケージ８００は、中央処理装置８１０の上部に複数のメモリ８２１、８２２、８２３、８２４が積層されうる。複数のメモリ８２１、８２２、８２３、８２４は、図１ないし図７を参照して詳述した半導体チップパッケージ１００、２００、３００、４００、５００、６００、７００と類似している。複数のメモリ８２１、８２２、８２３、８２４は、貫通電極８３０を通じて中央処理装置８１０の内部に備えられるメモリコントローラ８１５と電気的に連結されうる。
図９は、本発明の一実施形態によるコンピュータシステムの構成を示す図面である。前記コンピュータシステム９００は、プロセッサー９１０、メモリ装置９２０、電源供給装置９３０、入出力装置９４０及びユーザーインターフェース９５０を備えることができる。プロセッサー９１０、メモリ装置９２０、入出力装置９４０及びユーザーインターフェース９５０は、バス９６０を用いて互いにデータ通信を行える。
本発明の一実施形態によるコンピュータシステム９００は、図１ないし図７を参照して詳述した本発明による半導体チップパッケージがプロセッサー９１０及びメモリ装置９２０に適用されうる。また、図８の説明のように、プロセッサー９１０の上部にメモリ装置９２０が積層されることもある。
プロセッサー９１０は、プログラムを実行してコンピュータシステム９００を制御できる。メモリ装置９２０は、プロセッサー９１０の動作のためのコード及びデータを保存することができる。入出力装置９４０は、コンピュータシステム９００のデータを入力または出力できる。電源供給装置９３０及びユーザーインターフェース９５０の構成及び動作は当業者に周知であるので、ここでは説明を省略する。本発明の一実施形態によるコンピュータシステム９００がモバイル装置である場合、コンピュータシステム９００の動作電圧を供給するためのバッテリーがさらに備えられうる。
前記コンピュータシステム９００は、メモリ装置９２０を必要とする多様な電子制御装置を構成でき、例えば、コンピュータ、携帯電話、ＭＰ３プレーヤー、ナビゲーション装置、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家電製品に利用できる。
図１０は、本発明の一実施形態によるメモリカードの構成を示す図面である。前記メモリカード１０００は、コントローラ１０１０及びメモリ部１０２０を備えることができる。メモリ部１０２０は、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）または不揮発性メモリでありうる。コントローラ１０１０は、メモリ部１０２０のデータ入出力を制御できる。これにより、メモリカードはメモリ部１０２０にデータを保存するか、またはメモリ部１０２０からデータを外部に出力できる。
本発明の一実施形態によるメモリカード１０００は、図１ないし図７を参照して詳述した本発明による半導体チップパッケージがコントローラ１０１０及びメモリ部１０２０に適用されうる。例えば、メモリ部１０２０は、図１ないし図７を参照して詳述した本発明による半導体チップパッケージのうち少なくとも一つを備えることができる。また、図８の説明のように、コントローラ１０１０の上部にメモリ部１０２０が積層されることもある。
これにより、メモリカード１０００はメモリ容量を大きくすることができ、多様な機能を持つコントローラ１０１０を備えることができる。また、本発明の一実施形態によるメモリカード１０００は厚さを薄くすることができ、配線の長さも短くすることができて性能を向上させることができる。メモリカード１０００は、多様な携帯用機器のデータ記録媒体として利用できる。メモリカード１０００は、マルチメディアカード（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ；ＭＭＣ）または保安デジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ；ＳＤ）カードを含むことができる。
図１１は、本発明の一実施形態による半導体チップパッケージの製造方法を示すフローチャートである。図１１を参照すれば、前記半導体チップパッケージの製造方法１１００は、半導体基板の上部に第１レイヤーを積層する段階（Ｓ１１１）、第２レイヤーを回転させるか（Ｓ１１２）、またはフリップさせる段階（Ｓ１１３）、及び第２レイヤーを第１レイヤーの上部に積層する段階（Ｓ１１４）を含むことができる。
前述したように、第１レイヤー及び第２レイヤーは、キャリアボディ、キャリアボディにより支持される少なくとも一つの半導体ＩＣ、キャリアボディにより支持されてＩＣに連結される少なくとも一つの入出力回路、そしてキャリアボディを貫通する複数の貫通電極を備えることができる。複数の貫通電極それぞれは、複数の入出力回路のうちいずれか一つと連結される第１貫通電極、及び複数の入出力回路と連結されていない第２貫通電極のうちいずれか一つに該当できる。
第１レイヤーの上部に第２レイヤーを積層する段階は、第１レイヤーに備えられる第１貫通電極を、第２レイヤーに備えられる第２貫通電極において対応するいずれか一つの第２貫通電極と電気的に連結される段階を含むことができる。
本発明の一実施形態による半導体チップパッケージの製造方法１１００は、第２レイヤーを回転させる場合、第２レイヤーは、第１レイヤーを逆時計回り方向に９０゜、１８０゜及び２７０゜のうちいずれか一つの角度で回転させたものと一致できる。
また、本発明の一実施形態による半導体チップパッケージの製造方法１１００は、第２レイヤーをフリップさせる場合、第１レイヤーを第１方向にフリップさせたこと、及び前記第１レイヤーを第２方向にフリップさせたことのうちいずれか一つと一致できる。ここで、前記第１方向及び第２方向は互いに直交できる。
図１１に図示された本発明の一実施形態による半導体チップパッケージの製造方法１１００は、図１ないし図７を参照して詳述した半導体チップパッケージとその技術思想が類似しているので、ここでは詳細な説明を省略する。
本発明は図面に図示された実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならばこれにより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
本発明は、半導体チップパッケージ関連の技術分野に好適に用いられる。
１１０、２１０ 半導体基板
１１３、２１３ 導電性バンプ
１２０、２２０ 第１レイヤー
１３０、２３０ 第２レイヤー
１２２、１３２、２２２、２３２ 入出力回路
１２７ａ、１２７ｂ、１３７ａ、１３７ｂ 貫通電極
２２７ａ、２２７ｂ、２３７ａ、２３７ｂ 貫通電極
３１０、３２０、３３０、３４０ レイヤー
４１０、４２０、４３０、４４０ レイヤー
５１０、５２０、５３０、５４０ レイヤー
６１０、６２０、６３０、６４０、６５０、６６０、６７０、６８０ レイヤー
７１０、７２０、７３０、７４０ レイヤー
３１７ａ、３１７ｂ、３１７ｃ、３１７ｄ 貫通電極
３２７ａ、３２７ｂ、３２７ｃ、３２７ｄ 貫通電極
３３７ａ、３３７ｂ、３４７ｃ、３３７ｄ 貫通電極
３４７ａ、３４７ｂ、３４７ｃ、３４７ｄ 貫通電極
７１５、７２５、７３５ 再配線層

Claims (28)

  1. 第１キャリアボディ、第１入出力回路、前記第１キャリアボディを貫通して前記第１入出力回路と電気的に連結される第１貫通電極、及び前記第１入出力回路と電気的に連結されずに前記第１キャリアボディを貫通する第２貫通電極を備えた第１レイヤーと、
    第２キャリアボディ、第２入出力回路、前記第２キャリアボディを貫通して前記第２入出力回路と電気的に連結された第３貫通電極、及び前記第２入出力回路と電気的に連結されずに前記第２キャリアボディを貫通する第４貫通電極を備え、前記第１レイヤーの上部に積層された第２レイヤーと、を備え、
    前記第１レイヤーの前記第１貫通電極は前記第２レイヤーの前記第４貫通電極と連結され、前記第１レイヤーの前記第２貫通電極は前記第２レイヤーの前記第３貫通電極と連結されていることを特徴とする半導体チップパッケージ。
  2. 前記第２レイヤーの構造は、
    前記第１レイヤーの構造と同一であり、前記レイヤーと平行した面に対して前記第１レイヤーを逆時計回り方向に９０゜、１８０゜及び２７０゜のうちいずれか一つの角度で回転させたものと一致していることを特徴とする請求項１に記載の半導体チップパッケージ。
  3. 前記第２レイヤーの構造は、
    前記第１レイヤーの構造と同一であり、前記第１レイヤーをフリップさせたものと一致していることを特徴とする請求項１に記載の半導体チップパッケージ。
  4. 前記それぞれのレイヤーはウェーハまたはダイで構成され、前記貫通電極はＴＳＶで構成されていることを特徴とする請求項１に記載の半導体チップパッケージ。
  5. 前記第１レイヤーが積層される半導体基板をさらに備えていることを特徴とする請求項１に記載の半導体チップパッケージ。
  6. 前記半導体基板は、
    上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記第１レイヤーの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備えていることを特徴とする請求項５に記載の半導体チップパッケージ。
  7. 積層された複数のレイヤーを備え、
    前記複数のレイヤーそれぞれは、
    キャリアボディ、前記キャリアボディにより支持されて前記キャリアボディ表面に配される少なくとも一つの入出力回路、前記キャリアボディにより支持されて前記レイヤーそれぞれの前記入出力回路と電気的に連結される少なくとも一つの半導体集積回路、そして電気的に互いに分離された状態で前記キャリアボディを貫通した複数の貫通電極を備え、
    それぞれのレイヤーの前記入出力回路は、前記レイヤーの前記貫通電極のうち対応する前記貫通電極と電気的に連結され、
    前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーそれぞれの貫通電極のうちいずれか一つの貫通電極と電気的に連結され、前記レイヤーは電気的に連結される貫通電極セットを有しており、前記貫通電極に電気的に連結されるセットそれぞれはパッケージ内の信号伝送ラインを構成し、
    前記入出力回路それぞれは、前記信号伝送ラインのうちいずれか一つの伝送ラインと連結され、
    前記信号伝送ラインそれぞれに連結される前記入出力回路の総数は、前記パッケージを構成する前記レイヤーの総数より少ないことを特徴とする半導体チップパッケージ。
  8. それぞれの前記レイヤーはウェーハまたはダイで構成され、前記貫通電極はＴＳＶで構成されていることを特徴とする請求項７に記載の半導体チップパッケージ。
  9. それぞれの前記レイヤーの前記貫通電極は、
    前記レイヤーの垂直軸に対して対称的に配されていることを特徴とする請求項７に記載の半導体チップパッケージ。
  10. それぞれの前記レイヤーの前記貫通電極は、
    前記軸に対して９０゜角度で配された４個のグループで配されていることを特徴とする請求項９に記載の半導体チップパッケージ。
  11. 前記レイヤーの構造は同一であり、前記軸に対して９０゜、１８０゜または２７０゜のうちいずれか一つの角度で回転されたものと一致していることを特徴とする請求項１０に記載の半導体チップパッケージ。
  12. それぞれの前記レイヤーの前記貫通電極は、
    前記レイヤーの平行軸に対して対称的に配されていることを特徴とする請求項７に記載の半導体チップパッケージ。
  13. 前記レイヤーの構造は同一であり、前記軸に対してフリップされたものと一致していることを特徴とする請求項１２に記載の半導体チップパッケージ。
  14. それぞれの前記レイヤーの前記貫通電極は、前記レイヤーに互いに直交し、平行した２個の軸に対して互いに対称的に配されていることを特徴とする請求項７に記載の半導体チップパッケージ。
  15. 前記レイヤーのうちいずれか一つのレイヤーの構造は、前記レイヤーのうち他のレイヤーの構造と同一であり、前記軸のうちいずれか一つに対してフリップされたものと一致していることを特徴とする請求項１４に記載の半導体チップパッケージ。
  16. 前記入出力回路それぞれは、入力バッファと出力ドライバとを構成していることを特徴とする請求項７に記載の半導体チップパッケージ。
  17. 前記レイヤーの貫通電極は、
    データバスまたはコマンド／アドレスバスを構成していることを特徴とする請求項７に記載の半導体チップパッケージ。
  18. 前記レイヤーのうちいずれか一つのレイヤーの前記貫通電極それぞれは、他のレイヤーの前記貫通電極に配列され、かつ電気的に連結されていることを特徴とする請求項７に記載の半導体チップパッケージ。
  19. 前記半導体チップパッケージは、
    隣接した１対のレイヤーの間にひろがり、かつ導電性の再配置ラインを含む再配線層をさらに備え、
    前記隣接した１対のレイヤーのうちいずれか一つのレイヤーの貫通電極それぞれは、前記再配線ラインのうち対応するいずれか一つの再配線ラインにより、前記隣接した１対のレイヤーのうち他の一つのレイヤーの貫通電極の一つと電気的に連結され、前記貫通電極のセットと、前記貫通電極セットに電気的に連結される前記再配線ラインとは、前記信号ラインのうち対応するいずれか一つの信号ラインを構成し、
    前記再配線ラインにより電気的に連結される前記隣接した１対のレイヤー内の前記貫通電極は、前記レイヤーと平行した平面内で互いに平行に配設されていることを特徴とする請求項７に記載の半導体チップパッケージ。
  20. 前記レイヤーそれぞれは複数の入出力回路を備えていることを特徴とする請求項７に記載の半導体チップパッケージ。
  21. 前記半導体チップパッケージは、
    前記レイヤーが積層される半導体基板をさらに備え、
    前記半導体基板は、
    上面と下面とを有する絶縁ボディと、前記絶縁ボディの前記上面に前記レイヤーのうちいずれか一つの前記貫通電極と接触するように配される導電型のターミナルと、そして前記半導体基板の外側に露出されて前記導電型のターミナルと電気的に連結される外部ターミナルと、を備えていることを特徴とする請求項７に記載の半導体チップパッケージ。
  22. 前記半導体チップパッケージは、
    前記レイヤーがその上に配され、前記レイヤーの前記貫通電極が電気的に連結される回路を含むＣＰＵをさらに備えていることを特徴とする請求項７に記載の半導体チップパッケージ。
  23. 請求項７に記載の半導体チップパッケージ、ユーザーインターフェース、そして電源供給部を備え、前記半導体チップパッケージは、電子装置のプロセッサーとメモリとを構成していることを特徴とする前記電子装置。
  24. コントローラ及び請求項７に記載の半導体チップパッケージで構成されるメモリを備えていることを特徴とするメモリカード。
  25. 同じ構造を有する第１及び第２レイヤーを積層する段階であって、前記第１レイヤーは、キャリアボディ、第１入出力回路、前記第１入出力回路と電気的に連結される半導体集積回路を備え、前記第２レイヤーは、キャリアボディ、第２入出力回路、前記第２入出力回路と電気的に連結される半導体集積回路を備えている段階と、
    各レイヤーの前記キャリアボディを貫通する複数の貫通電極を形成し、それぞれのレイヤーの前記貫通電極のうちいずれか一つの貫通電極が前記レイヤーの前記入出力回路と連結され、前記レイヤーの他の貫通電極は前記レイヤーの前記入出力回路と電気的に連結されないようにして、前記第１及び第２レイヤーを互いに電気的に連結する段階と、
    前記第１レイヤーの前記貫通電極をそれぞれ前記第２レイヤーの前記貫通電極と電気的に連結される段階と、を含み、
    前記第１入出力回路と電気的に連結される前記第１レイヤーの前記貫通電極は、前記第２レイヤーの前記第２入出力回路と電気的に連結されない貫通電極と電気的に連結されていることを特徴とする半導体チップパッケージの製造方法。
  26. 前記第１及び第２レイヤーを連結する段階は、基板上に前記第１レイヤーを積層し、前記第１レイヤー上に前記第２レイヤーを積層する段階であることを特徴とする請求項２５に記載の半導体チップパッケージの製造方法。
  27. 前記貫通電極は、軸に対して９０゜角度で配された４個のグループで配され、前記第２レイヤーが前記第１レイヤー上に積層される前に、前記第２レイヤーを前記第２レイヤーに平行した面に対して、逆時計回り方向に９０゜、１８０゜または２７０゜のうちいずれか一つの角度で回転させることを特徴とする請求項２６に記載の半導体チップパッケージの製造方法。
  28. それぞれのレイヤー内の前記貫通電極は、
    前記レイヤーの平行軸に対して対称的に形成され、前記第２レイヤーが前記第１レイヤー上に積層される前に前記第２レイヤーをフリップさせることを特徴とする請求項２６に記載の半導体チップパッケージの製造方法。
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