KR20100099573A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 패드가 제공된 셀 영역 및 상기 셀 영역을 한정하는 스크라이브 레인 영역을 포함하는 기판과, 상기 패드를 관통하여 상기 패드와 전기적으로 연결된 관통전극과, 상기 관통전극과 이격되며 상기 관통전극과 전기적으로 연결된 더미 관통전극과, 그리고 상기 관통전극과 상기 더미 관통전극을 전기적으로 연결하는 재배선을 포함할 수 있다.
반도체, 패키지, 관통전극

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATINIG THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 칩 혹은 반도체 패키지 등과 같은 반도체 장치의 발전 방향도 변화되고 있다. 최근 개발이 활발하게 이루어지는 반도체 패키지는 반도체 칩들을 적층하여 다수의 반도체 칩을 하나의 반도체 장치 내에 포함하는 기술이다.
반도체 패키징 기술은 반도체 패키지가 차지하는 면적을 현저하게 축소시키고, 메모리의 고용량화에 적합하고, 시스템 인 패키지(SIP: System In Package)와 같이 여러 반도체 패키지의 기능을 하나로 통합시키는데 적합하다.
반도체 칩을 적층하는 방법으로는 반도체 칩 위에 별도로 재배선 공정을 실행하여 반도체 칩의 상부 구조를 변경하거나, 혹은 반도체 칩에 관통전극을 형성하는 방법이 있다. 후자의 관통전극을 이용한 반도체 패키징은 반도체 제품의 향상된 성능(high performance), 높은 밀도(high density), 낮은 프로파일(low profile) 등의 장점이 있다.
본 발명의 목적은 관통전극을 포함하는 반도체 장치 및 그 제조방법을 제공함에 있다. 본 발명의 다른 목적은 전기적 및 기계적 특성을 개선시킬 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치 및 그 제조방법은 멀티 패쓰 관통전극을 형성하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 장치는, 패드가 제공된 셀 영역 및 상기 셀 영역을 한정하는 스크라이브 레인 영역을 포함하는 기판과; 상기 패드를 관통하여 상기 패드와 전기적으로 연결된 관통전극과; 상기 관통전극과 이격되며 상기 관통전극과 전기적으로 연결된 더미 관통전극과; 그리고 상기 관통전극과 상기 더미 관통전극을 전기적으로 연결하는 재배선을 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 관통전극은 상기 셀 영역에 제공되고; 그리고 상기 더미 관통전극은 상기 셀 영역 혹은 상기 스크라이브 레인 영역에 제공될 수 있다.
본 실시예의 장치에 있어서, 상기 관통전극과 상기 더미 관통전극은 1 대 1로 대응되거나 혹은 1 대 다수로 대응될 수 있다.
본 실시예의 장치에 있어서, 상기 재배선은 상기 패드와 접촉하며, 상기 관통전극으로부터 상기 더미 관통전극을 향해 연장된 도전막 패턴을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 장치는, 패드가 제공된 기판과, 상기 패드를 관통하여 상기 패드와 전기적으로 연결된 관통전극과, 상기 관통전극과는 재배선을 통해 전기적으로 연결된 더미 관통전극을 포함하는 적층된 복수개의 반도체 칩들을 포함하며, 상기 복수개의 관통전극들 및 상기 복수개의 더미 관통전극들이 각각 상하 접촉되어 서로 전기적으로 연결되어, 상기 복수개의 관통전극들 및 상기 복수개의 더미 관통전극들이 병렬적 전기적 연결을 이룰 수 있다.
본 변형 실시예의 장치에 있어서, 상기 기판은 상기 패드 및 상기 관통전극을 포함하는 셀 영역과, 상기 셀 영역을 한정하는 스크라이브 레인 영역을 포함할 수 있다.
본 변형 실시예의 장치에 있어서, 상기 더미 관통전극은 상기 셀 영역 및 상기 스크라이브 레인 영역 중 어느 하나에 제공되어 상기 관통전극과는 1 대 1 혹은 1 대 다수로 대응될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 장치의 제조방법은, 패드가 제공된 셀 영역 및 상기 셀 영역을 한정하는 스크라이브 레인 영역을 포함하는 기판을 제공하고; 상기 패드와 상기 패드 아래의 기판을 제거하여 비아홀을 형성하고; 상기 패드가 제공되지 않는 기판을 제거하여 더미 비아홀을 형성하고; 상기 비아홀과 상기 더미 비아홀 사이에 상기 패드와 접촉되는 도전막 패턴을 형성하고; 상기 비아홀을 채우며 상기 패드와 전기적으로 연결된 관통전극을 형성하고; 그리고 상기 더미 비아홀을 채우며 상기 도전막 패턴을 통해 상기 패드와 전기적으로 연결되는 더미 관통전극을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 더미 비아홀을 형성하는 것은 상기 비아홀을 형성하는 것과 동시에 진행될 수 있다.
본 실시예의 방법에 있어서, 상기 더미 비아홀을 형성하는 것은 상기 셀 영역 혹은 상기 스크라이브 레인 영역의 기판을 제거하는 것을 포함하고; 그리고 상기 비아홀을 형성하는 것은 상기 셀 영역의 기판을 제거하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 더미 관통전극을 형성하는 것은 상기 관통전극을 형성하는 것과 동시에 진행될 수 있다.
본 실시예의 방법에 있어서, 상기 더미 관통전극을 형성하는 것은 상기 도전막 패턴을 씨드로 활용하는 도금으로 상기 더미 비아홀 내에 전도성 물질을 도금하는 것을 포함하고; 그리고 상기 관통전극을 형성하는 것은 상기 도전막 패턴을 씨드로 활용하는 도금으로 상기 비아홀 내에 상기 전도성 물질을 도금하는 것을 포함할 수 있다.
본 발명에 의하면, 관통전극과는 재배선으로 연결된 더미 관통전극을 셀 영역 혹은 스크라이브 레인에 형성하여 병렬적 전기 연결을 구현하므로써 전기 신호 전달 및 기계적 접합 강도를 높일 수 있다. 이에 따라 반도체 장치의 전기적 및 기계적 특성을 개선시킬 수 있는 효과가 있다.
이하, 본 발명에 따른 반도체 장치 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치 실시예 1)
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 칩 단위의 반도체 장치 즉 반도체 칩(100)은 전면(102: 활성면)과 그 반대면인 후면(104: 비활성면)을 가지는 기판(107)을 포함하는 반도체 칩(100)일 수 있다. 기판(107)은 집적회로가 형성되고 그 집적회로와 전기적으로 연결된 입출력 패드(110)가 전면(102)에 배치된 셀 영역(105)과, 기판(102)이 분리되는 지점을 제공하여 셀 영역(105)을 한정하는 스크라이브 레인 영역(106)으로 구분 가능하다. 패드(110)는 셀 영역(105)의 에지, 센터, 혹은 전면(102)에 고르게 분포될 수 있다. 일례로 패드(110)는 셀 영역(105)의 에지에 복수개가 열을 지어 배치될 수 있다.
기판(107)의 셀 영역(105)에는 기판(107)을 수직 관통하는 비아홀(120)과, 비아홀(120)을 채우며 패드(110)와 전기적으로 연결된 관통전극(160)이 포함될 수 있다. 유사하게 기판(107)의 스크라이브 레인 영역(106)에는 기판(107)을 수직 관통하는 비아홀(130)과, 비아홀(130)을 채우며 패드(110)와는 도전막 패턴(152)에 의해 전기적으로 연결된 관통전극(170)이 포함될 수 있다. 본 명세서에서는 스크라이브 레인 영역(106)에 형성된 비아홀(130)과 관통전극(160)을, 셀 영역(105)에 형성된 비아홀(120)과 관통전극(160)과 편의상 구분하기 위해, 더미 비아홀(130)과 더미 관통전극(160)이라고 지칭하기로 한다.
도전막 패턴(152)은 관통전극(160)과 더미 관통전극(170)을 서로 전기적으로 연결시키는 재배선으로 활용될 수 있다. 아울러 도전막 패턴(152)은 도 7f를 참조하여 후술한 바와 같이 전기도금 공정으로 관통전극(160)과 더미 관통전극(170)을 형성하는 경우 씨드(seed)로 활용될 수 있다.
반도체 칩(100)은 기판(107)의 전면(102)을 보호하는 패시베이션막(140)을 포함할 수 있는데, 패시베이션막(140)은 전면(102)은 물론 비아홀(120)과 더미 비아홀(130)의 내벽을 덮을 수 있다. 이에 따라, 패시베이션막(140)은 보호막으로 활용될 수 있을 뿐만 아니라 비아홀(120)과 관통전극(160)을 서로 전기적으로 절연시키고, 더미 비아홀(130)과 더미 관통전극(170)을 서로 전기적으로 절연시키는 절연막으로 활용될 수 있다.
도 2a 내지 2d는 도 1의 반도체 장치를 도시한 평면도이다.
도 2a를 참조하면, 패드(110)는 기판(107)의 셀 영역(105)에서 서로 마주보는 양측변, 가령 좌측변과 우측변에 인접하여 복수개가 일렬 배열될 수 있다. 관통 전극(160) 역시 패드(110)와 동일하게 셀 영역(105)의 좌측변 및 우측변에 인접하여 복수개가 배열될 수 있다. 더미 관통전극(170)은 기판(107)의 스크라이브 레인 영역(106)의 좌우 양측에 배열되어 관통전극(160)과 1 대 1 대응될 수 있고, 도전막 패턴(152)을 매개로 관통전극(160)과 전기적으로 연결될 수 있다.
도 2b를 참조하면, 복수개의 패드(110) 및 관통전극(160)은 기판(107)의 셀 영역(105)의 상하좌우 네 개의 변에 인접하여 일렬 배열될 수 있다. 유사하게 도전막 패턴(152)을 매개로 관통전극(160)과 전기적으로 연결되는 더미 관통전극(170)은 기판(107)의 스크라이브 레인 영역(106)의 상하좌우 측에 배열되어 관통전극(160)과 1 대 1 대응되도록 일렬 배열될 수 있다.
도 2c를 참조하면, 관통전극(160)과 더미 관통전극(170)은 도전막 패턴(152)을 매개로 서로 전기적으로 연결되어 있되, 도 2a에 도시된 배열 모습과 다르게 관통전극(160) 1개 당 2개의 더미 관통전극(170)이 대응될 수 있다. 1개의 관통전극(160)과 전기적으로 연결되는 더미 관통전극(170)의 수는 2개 이상일 수 있다. 즉 관통전극(160)과 더미 관통전극(170)은 1 대 다수로 연결될 수 있다.
도 2d를 참조하면, 도 2b와 동일하게 배열된 관통전극(160)과 더미 관통전극(170) 역시 도 2c에서와 같은 모습으로 서로 전기적으로 연결될 수 있다. 예컨대 1개의 관통전극(160)과 전기적으로 연결되는 더미 관통전극(170)의 수는 2개 혹은 그 이상일 수 있다.
(병렬적 전기 연결 구조의 예)
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 적층한 구조에 있어서 관통전극에 의한 전기적 연결을 도시한 단면도이다. 이하의 설명에서 편의상 제1 실시예의 반도체 칩을 제1 및 제2 반도체 칩이라 구분하고 이들 각각의 구성요소 역시 마찬가지이다.
도 3을 참조하면, 예컨대 적층된 제1 및 제2 반도체 칩(100a,100b)은 상하 접촉된 제1 및 제2 관통전극(160a,160b)을 통해 서로 전기적으로 연결될 수 있다. 아울러 제1 및 제2 반도체 칩(100a,100b)은 상하 접촉된 제1 및 제2 더미 관통전극(170a,170b)을 통해 서로 전기적으로 연결될 수 있다. 제1 및 제2 관통전극(160a,160b) 사이에는 솔더(180)가 개재될 수 있다. 마찬가지로 제1 및 제2 더미 관통전극(170a,170b) 사이에 솔더(180)가 개재될 수 있다.
한편 제1 관통전극(160a)과 제1 더미 관통전극(170a)은 제1 도전막 패턴(152a)에 의해 서로 전기적으로 연결되고, 제2 더미 관통전극(170a)과 제2 더미 관통전극(170b)은 제2 도전막 패턴(152b)에 의해 서로 전기적으로 연결될 수 있다. 따라서 관통전극들(160a,160b)과 더미 관통전극들(170a,170b)은 병렬적 전기적 연결 구조를 구현할 수 있다.
상기 병렬적 전기적 연결에 의해 제1 및 제2 반도체 칩(100a,100b) 사이의 전기적 저항이 감소될 수 있다. 아울러 관통전극들(160a,160b)간의 전기적 연결이 불량한 경우 더미 관통전극(170a,170b)을 통해 온전한 전기적 연결이 이루어질 수 있다.
일례로 제1 관통전극(160a)과 솔더(180) 혹은 제2 관통전극(160b)과 솔 더(180) 사이의 접촉이 불량하여 제1 관통전극(160a)으로부터 제2 관통전극(160a,160b)으로의 전류 흐름이 막힌 경우, 제1 도전막 패턴(152)을 매개로 제1 관통전극(160a)으로부터 제1 더미 관통전극(170a)으로 전류가 흐르고 그 전류는 제2 관통전극(160b)과 제2 더미 관통전극(170b)으로 흐를 수 있다. 결과적으로 제1 및 제2 관통전극(160a,160b) 간의 전기적 연결이 우회로를 통해 구현될 수 있다.
상기 전기적 특성 이외에 기계적 특성면에서 제1 및 제2 관통전극(160a,160b)과의 접촉 이외에 제1 및 제2 더미 관통전극(170a,170b)과의 접촉이 더해지는 것이므로 제1 및 제2 반도체 칩(100a,100b)과의 접합 강도가 높아질 수 있다. 아울러 제1 및 제2 반도체 칩(100a,100b)에 가해지는 수직 응력이 관통전극(160a,160b) 및 더미 관통전극(170a,170b)을 통해 분산될 수 있다.
(반도체 패키지의 예)
도 4a 내지 4c는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도로서, 도 4a는 동종의 반도체 칩들이 적층된 것이고 도 4b 및 4c는 이종의 반도체 칩들이 적층된 것이다.
본 명세서에서 '동종'은 반도체 칩의 구조가 동일하거나 유사한 것을 의미하고, '이종'은 반도체 칩의 구조가 비유사한 것을 의미할 수 있다. 구조가 동일하거나 유사하다는 것은 예를 들어 관통전극 배열이 동일하거나 유사한 것을 포함할 수 있다. 반도체 칩이 메모리 칩인지 혹은 비메모리 칩인지는 불문한다.
도 4a를 참조하면, 반도체 패키지(500)는 제1 실시예의 반도체 칩들(100)이 수직 적층된 멀티칩 패키지를 포함할 수 있다. 반도체 패키지(500)는 반도체 칩들(100)이 실장되는 인쇄회로기판(510)을 더 포함할 수 있다. 반도체 칩들(100)은 기판(107)의 전면(102)이 아랫쪽의 인쇄회로기판(510)을 향하고 기판(107)의 후면(104)이 윗쪽을 향하는 이른바 플립(flip)된 상태로 인쇄회로기판(510) 상에 적층될 수 있다.
관통전극들(160)은 솔더(180)를 매개로 서로 전기적으로 연결되고 더미 관통전극들(170)은 솔더(180)를 매개로 서로 전기적으로 연결되며, 관통전극(160)과 더미 관통전극(170)은 도전막 패턴(152)에 의해 서로 전기적으로 연결될 수 있다. 이와 같이 반도체 칩들(100)은 관통전극(160)과 더미 관통전극(170)이 만드는 병렬적 전기적 연결 구조를 통해 서로 전기적으로 연결될 수 있다. 상기 병렬적 전기적 연결은 도 3을 참조하여 설명한 바와 같이 전류의 멀티 패쓰(multi path)를 만들어 저항을 감소시킬 수 있고, 관통전극(160)을 통한 전류 흐름이 불량해지더라도 더미 관통전극(170)을 통한 전류 흐름을 가능하게 할 수 있다.
또한 반도체 칩들(100)의 적층은 관통전극들(160) 사이의 접촉과 더미 관통전극들(170) 사이의 접촉에 의해 이루어지는 것이므로 반도체 칩들(100) 간의 접합 강도가 높아질 수 있다. 이에 더하여 반도체 패키지(500)에 응력이 가해지더라도 관통전극(160)과 더미 관통전극(170)을 통해 그 응력이 분산될 수 있다.
도 4b를 참조하면, 반도체 패키지(600)는 인쇄회로기판(610) 상에 동종의 반도체 칩들(100)이 플립되어 적층될 수 있고, 그 위에 이종의 반도체 칩(620)이 더 적층된 것을 포함할 수 있다. 이종 반도체 칩(620)은 관통전극(660)을 포함할 수 있고 그 관통전극(660)은 반도체 칩(100)의 관통전극(160)과 정렬된 것일 수 있다. 따라서, 이종 반도체 칩(620)의 관통전극(660)은 솔더(182)를 매개로 반도체 칩(100)의 관통전극(160)과 접촉하므로써 이종 반도체 칩(620)과 반도체 칩(100)이 서로 전기적으로 연결될 수 있다. 다른 예로서 이종의 반도체 칩(620)은 관통전극(660) 대신에 본딩 패드를 가지고 있어 솔더볼을 매개로 본딩 패드와 관통전극(160)이 접촉할 수 있다.
도 4c를 참조하면, 반도체 패키지(700)는 반도체 패키지(600)와 유사하게 인쇄회로기판(610) 상에 동종의 반도체 칩들(100)이 플립되어 적층될 수 있고, 그 위에 이종의 반도체 칩(720)이 더 적층된 것을 포함할 수 있다. 반도체 패키지(600)와 다르게 이종 반도체 칩(720)은 관통전극(760)이 반도체 칩(100)의 더미 관통전극(170)과 정렬된 것일 수 있다. 따라서, 이종 반도체 칩(720)의 관통전극(760)은 솔더(182)를 매개로 반도체 칩(100)의 더미 관통전극(170)과 접촉하므로써 이종 반도체 칩(720)과 반도체 칩(100)이 서로 전기적으로 연결될 수 있다.
(장치 실시예 2)
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 단면도이다. 제2 실시예의 장치는 제1 실시예의 장치와 동일 유사하므로 이하에선 상이한 점에 대해서는 상세히 설명하고 동일한 점에 대해서는 생략하거나 개략적으로 설명하기로 한다.
도 5를 참조하면, 제1 실시예와 동일 유사하게 반도체 칩(200)은 셀 영 역(105)과 스크라이브 레인 영역(106)으로 구분 가능한 반도체 기판(107)을 포함할 수 있다. 셀 영역(105)은 기판(107)의 전면(102)에 배치된 패드(110)와, 패드(110) 및 기판(107)을 수직 관통하는 비아홀(120)과, 그 비아홀(120)에 매립되어 패드(110)와 전기적으로 연결된 관통전극(160)을 포함할 수 있다. 반도체 칩(200)은 기판(107)의 전면(102)을 덮어 전면(102)은 보호하는 동시에 비아홀(120)의 내벽을 덮어 기판(107)과 관통전극(160)을 전기적으로 절연시키는 패시베이션막(140)을 포함할 수 있다.
제1 실시예와 다르게, 반도체 칩(200)은 셀 영역(105)에 기판(107)을 관통하는 더미 비아홀(130)과, 그 더미 비아홀(130)에 채워진 더미 관통전극(170)을 포함할 수 있다. 더미 관통전극(170)은 셀 영역(105)에서 활용되지 않는 지점에 제공될 수 있다. 더미 관통전극(170)은 도전막 패턴(152)을 매개로 패드(110)와 전기적으로 연결될 수 있다. 따라서 관통전극(160) 및 더미 관통전극(170)은 패드(110)와 병렬적으로 전기 연결될 수 있다.
도 6a 내지 6d는 도 5의 반도체 장치를 도시한 평면도이다.
도 6a를 참조하면, 패드(110)는 셀 영역(105)의 좌우 양변에 인접하여 배열될 수 있다. 관통전극(160) 역시 패드(110)와 동일하게 셀 영역(105)의 좌우 양변에 인접하여 배열될 수 있다. 더미 관통전극(170)은 셀 영역(105) 안쪽에 배열되어 관통전극(160)과 1 대 1 대응될 수 있고, 도전막 패턴(152)을 매개로 관통전극(160)과 전기적으로 연결될 수 있다.
도 6b를 참조하면, 패드(110) 및 관통전극(160)은 셀 영역(105)의 상하좌우 네변에 인접하여 배열될 수 있다. 유사하게 도전막 패턴(152)을 매개로 관통전극(160)과 전기적으로 연결되는 더미 관통전극(170)은 관통전극(160)과 1 대 1 대응되도록 셀 영역(106)의 안쪽에 배열될 수 있다.
도 6c를 참조하면, 관통전극(160)과 더미 관통전극(170)은 1 대 다수로 연결될 수 있다. 예컨대 관통전극(160) 1개당 2개의 더미 관통전극(170)이 대응될 수 있다. 이외에는 도 6a의 설명이 적용될 수 있다.
도 6d를 참조하면, 1개의 관통전극(160)과 전기적으로 연결되는 더미 관통전극(170)의 수는 2개 혹은 그 이상일 수 있다.
도 3을 참조하여 병렬적 전기 연결 구조 및 이에 따른 전기적 및 기계적 특성에 대한 설명과, 도 4a 내지 4c를 참조하여 동종 혹은 이종 반도체 칩들이 적층된 반도체 패키지에 대한 설명은 제2 실시예의 반도체 칩(200)에 대해서도 적용될 수 있다.
(방법 실시예 1)
도 7a 내지 7g는 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다.
도 7a를 참조하면, 기판(101)을 제공할 수 있다. 기판(101)은 전면(102)과 그 반대면인 후면(103)을 가지며, 메모리회로 혹은 로직회로와 같은 집적회로가 포함된 것일 수 있다. 기판(101)은 실리콘 웨이퍼 혹은 소이(SOI) 기판과 같은 반도체 기판일 수 있다. 본 발명의 실시예에 의하면, 기판(101)은 실리콘 웨이퍼일 수 있다. 전면(102)은 집적회로가 형성되는 활성면이고, 후면(104)은 비활성면일 수 있다. 기판(101)은 집적회로가 형성된 셀 영역(105)과, 셀 영역(105)을 둘러싸는 스크라이브 레인 영역(106)으로 구분될 수 있다. 셀 영역(105)의 전면(102) 상에는 집적회로와 전기적으로 연결된 입출력 패드(110)가 형성되어 있을 수 있다. 패드(110)는 알루미늄, 구리와 같은 금속 혹은 합금으로 형성된 것일 수 있다. 본 명세서에서는 편의상 스크라이브 레인(106)을 중심으로 기판(101)의 일부만을 도시한 것이다.
도 7b를 참조하면, 셀 영역(105)의 기판(101)에 비아홀(120)을 형성할 수 있다. 비아홀(120)은 전면(102)으로부터 수직 연장되나 후면(103)까지는 이르지 않는, 즉 기판(101)의 두께보다 작은 길이를 갖는 기둥 형태로 형성될 수 있다. 비아홀(120)은 패드(110)를 관통하여 형성될 수 있다. 비아홀(120)은 건식 식각, 습식 식각, 레이저 드릴링, 혹은 기계적 드릴링 공정을 이용하여 형성할 수 있다. 비아홀(120)의 형성은 마스크 제작이나 포토 공정 등이 필요없고, 레이저의 펄스 내지는 강도를 적절히 조절함으로 비아홀(120)의 깊이나 폭(직경)을 비교적 용이하게 설정할 수 레이저 드릴링 공정으로 비아홀(120)을 형성하는 것이 바람직할 것이다.
스크라이브 레인 영역(106)의 기판(101)에 더미 비아홀(130)을 형성할 수 있다. 본 실시예의 방법은 스크라이브 레인 영역(106)이 더미 비아홀(130)을 형성할 수 있을 정도로 충분히 큰 경우 채택할 수 있다. 본 실시예의 방법에서는 비아 라스트(Via Last) 공정을 채택하는 것이 적합할 것이다.
더미 비아홀(130)은 비아홀(120) 형성과 동시에, 혹은 그 이전이나 그 이후 에 레이저 드릴링 공정으로 형성할 수 있다. 본 발명의 실시예에 의하면 비아홀(120)과 더미 비아홀(130)은 동시에 형성될 수 있으며, 이에 따라 추가적인 공정을 진행할 필요가 없다. 더미 비아홀(130)의 형태와 크기는 비아홀(120)의 형태와 크기와 동일하거나 혹은 이와 다르게 할 수 있다. 더미 비아홀(130)의 수는 비아홀(120)의 수와 동일하거나 혹은 이보다 더 많을 수 있다. 일례로 비아홀(120) 1개당 1개의 더미 비아홀(130)을 형성하거나 또는 비아홀(120) 1개당 2개 이상의 더미 비아홀(130)을 형성할 수 있다.
도 7c를 참조하면, 기판(101) 상에 패드(110)의 일부를 노출시키는 패시베이션막(140)을 형성할 수 있다. 일례로 셀 영역(105) 및 스크라이브 레인 영역(106)에 걸쳐 기판(102)의 전면(102) 상에 절연성 물질, 예를 들어 실리콘옥사이드와 같은 산화물, 실리콘나이트라이드와 같은 질화물, 혹은 파릴렌(parylene)과 같은 폴리머 등을 증착하고 이를 패터닝하여 패드(110)를 일부 노출시키는 개구부(142)를 가지는 패시베이션막(140)을 형성할 수 있다. 개구부(142)는 패드(110) 상에서 비아홀(120)의 주위를 둘러싸는 고리 형태로 형성될 수 있다.
다른 예로 비아홀들(120,130)을 형성하기 이전에 기판(101)의 전면(102) 상에 패시베이션막을 형성하고, 비아홀들(120,130)을 형성한 이후에 비아홀들(120,130)의 내벽을 덮는 비아홀 절연막을 형성할 수 있다. 그렇지만 전자의 일례처럼 비아홀들(120,130)을 형성한 후 패시베이션막(140)을 형성하게 되면, 패시베이션막(140)은 기판(101)의 전면(102) 뿐만 아니라 비아홀들(120,130)의 내벽을 덮을 수 있다. 따라서, 비아홀 절연막을 별도로 형성할 필요가 없으므로 공정이 단 순해지며 막질의 연속성을 가질 수 있다.
도 7d를 참조하면, 기판(101) 상에 도전막(150)을 형성할 수 있다. 일례로 셀 영역(105) 및 스크라이브 레인 영역(106)에 걸쳐 패시베이션막(140) 상에 구리, 알루미늄, 타이타늄, 니켈, 혹은 이들의 합금과 같은 금속을 비롯한 전도성 물질을 증착하거나 도금하여 도전막(150)을 형성할 수 있다. 도전막(150)은 개구부(142)에도 형성되어 패드(110)와 접촉될 수 있다.
도 7e를 참조하면, 도전막(150)을 패터닝하여 도전막 패턴(152)을 형성할 수 있다. 일례로 도전막(150)의 일부를 덮는 포토레지스트 패턴을 형성하고 포토레지스트 패턴을 마스크로 하는 식각 공정으로 도전막(150)의 일부를 제거하여 도전막 패턴(152)을 형성할 수 있다. 도전막 패턴(152)은 개구부(142)를 통해 패드(110)와 접촉되며, 패시베이션막(140)의 개재하에 비아홀들(120,130)의 내벽에 존재하며, 비아홀들(120,130) 사이에서 연속적인 형태를 가질 수 있다.
도전막 패턴(152)은 도 7f를 참조하여 후술한 바와 같이 도금 공정으로 관통전극을 형성하는 경우 씨드(seed)로 활용될 수 있고, 또한 도 3을 참조하여 상술한 바와 같이 관통전극(160)과 더미 관통전극(170)을 전기적으로 이어주는 재배선으로 활용될 수 있다.
도 7f를 참조하면, 비아홀(120)을 전도체로 매립하여 관통전극(160)을 형성할 수 있다. 이와 아울러 더미 비아홀(130)을 전도체로 매립하여 더미 관통전극(170)을 형성할 수 있다. 본 발명의 실시예에 의하면 관통전극(160)과 더미 관통전극(170)은 동시에 형성될 수 있으며, 추가적인 공정을 진행할 필요가 없다.
일례로 도전막 패턴(152)을 씨드로 활용하는 전기도금 공정으로 관통전극들(160,170)을 동시에 형성할 수 있다. 이에 따라 셀 영역(105)에서는 비아홀(120)을 채우며 패드(110)와 접촉하는 관통전극(160)이 형성되고, 스크라이브 레인 영역(106)에서는 더미 비아홀(130)을 채우며 패드(110)와는 도전막 패턴(152)에 의해 전기적으로 연결되는 더미 관통전극(170)이 형성될 수 있다. 본 발명의 실시예에 의하면 도전막 패턴(152)은 관통전극들(160,170)을 전기적으로 연결시키는 재배선 패턴으로 활용될 수 있다. 다른 예로서 기판(101)의 전면(102) 상에 전도성 물질을 증착하고 패터닝하여 관통전극(160,170)을 형성할 수 있다.
도 7g를 참조하면, 기판(101)의 후면(103)에 대하여 연마할 수 있다. 상기 후면 연마 공정은 관통전극들(160,170)의 하단부를 노출시키는 제2 후면(104)까지 진행할 수 있다. 이에 따르면 후면 연마된 기판(107)을 관통하는 관통전극(160) 및 더미 관통전극(170)이 셀 영역(105) 및 스크라이브 레인 영역(106) 각각에 형성된 웨이퍼 레벨의 반도체 장치(10)가 구현될 수 있다. 그리고 웨이퍼 레벨의 반도체 장치(10)를 스크라이브 레인(108)을 따라 분리하면 도 1에서와 같은 복수개의 칩 단위의 반도체 장치, 즉 반도체 칩(100)이 구현될 수 있다.
(방법 실시예 2)
도 8a 내지 8g는 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도이다. 제2 실시예의 방법은 제1 실시예의 방법과 동일 유사하므로 이하에선 상이한 점에 대해서는 상세히 설명하고 동일한 점에 대해서는 생략하거나 개 략적으로 설명하기로 한다.
도 8a를 참조하면, 셀 영역(105)과 스크라이브 레인 영역(106)으로 구분 가능한 웨이퍼 레벨의 반도체 기판(101)을 제공할 수 있다. 기판(101)은 활성면인 전면(102)과 비활성면인 후면(103)을 가지며, 셀 영역(105)의 전면(102)에는 패드(110)가 형성되어 있을 수 있다.
도 8b를 참조하면, 셀 영역(105)의 기판(101)에 비아홀(120)을 형성할 수 있다. 비아홀(120)은 가령 레이저 드릴링 공정을 이용하여 패드(110) 및 그 아래의 기판(101)을 제거하여 형성할 수 있다. 바람직하게는 비아홀(120)의 형성과 동시에 셀 영역(105)의 기판(101)에 더미 비아홀(130)을 형성할 수 있다. 비아홀(120)은 더미 비아홀(130)보다 스크라이브 레인 영역(106)에 더 근접할 수 있다. 더미 비아홀(130)의 수는 비아홀(120)의 수와 동일하거나 혹은 이보다 더 많을 수 있다. 일례로 비아홀(120) 1개당 1개 혹은 2개 이상의 더미 비아홀(130)을 형성할 수 있다.
상술한 제1 실시예의 방법은 가령 스크라이브 레인 영역(106)이 충분히 큰 크기를 가지는 경우 비아 라스트 공정을 채택하여 스크라이브 레인 영역(106)에 더미 비아홀(130)을 형성하는 것이다. 그런데 매 웨이퍼당 반도체 칩 수를 늘리기 위해서 스크라이브 레인 영역(106)의 크기를 줄이는 경우 스크라이브 레인 영역(106)에 더미 비아홀(130)을 형성하는 것이 곤란해질 수 있다. 그러므로 제2 실시예의 방법에서는 셀 영역(105) 중에서 불용 영역을 선정하여 더미 비아홀(130)을 형성할 수 있다. 본 실시예의 방법에서는 비아 퍼스트(Via First) 공정을 채택하는 것이 적합할 것이다.
도 8c를 참조하면, 기판(101) 상에 절연성 물질의 증착과 패터닝으로 개구부(142)를 갖는 패시베이션막(140)을 형성할 수 있다. 개구부(142)에 의해 패드(110)는 일부가 노출될 수 있다. 패시베이션막(140)은 기판(101)의 전면(102)과 비아홀들(120,130)의 내벽을 덮도록 형성할 수 있다. 따라서, 패시베이션막(140)은 기판(101)의 전면(102)을 외부로부터 보호하며, 또한 비아홀들(120,130)의 내벽을 덮어 후술한 관통전극을 기판(101)과 전기적으로 절연시킬 수 있다.
도 8d를 참조하면, 기판(101) 상에 도전막(150)을 형성할 수 있다. 도전막(150)은 금속과 같은 전도성 물질을 증착하거나 도금하여 패시베이션막(140) 상에 형성할 수 있다.
도 8e를 참조하면, 도전막(150)을 패터닝하여 도전막 패턴(152)을 형성할 수 있다. 도전막 패턴(152)은 개구부(142)를 통해 패드(110)와 접촉되며, 패시베이션막(140)의 개재하에 비아홀들(120,130)의 내벽에 존재하며, 비아홀들(120,130) 사이에서 연속적인 형태를 가질 수 있다. 도전막 패턴(152)은 도 8f에서 후술한 바와 같이 도금 공정에서 씨드(seed)로 활용될 수 있으며 관통전극(160)과 더미 관통전극(170)을 전기적으로 이어주는 재배선으로 활용될 수 있다.
도 8f를 참조하면, 비아홀(120)을 전도체로 매립하여 관통전극(160)을 형성할 수 있다. 바람직하게는 관통전극(160)의 형성과 동시에 더미 비아홀(130)을 전도체로 매립하여 더미 관통전극(170)을 형성할 수 있다. 관통전극(160,170)은 도전막 패턴(152)을 씨드로 활용하는 전기도금 공정으로 동시에 형성할 수 있다. 이에 따라 패드(110)와 접촉하는 관통전극(160)과, 도전막 패턴(152)에 의해 패드(110) 와 전기적으로 연결되는 더미 관통전극(170)이 셀 영역(105)에 형성될 수 있다.
도 8g를 참조하면, 기판(101)의 후면(103)을 연마하여 제2 후면(104)을 통해 관통전극들(160,170)의 하단부를 노출시킬 수 있다. 이에 따르면 후면 연마된 기판(107)을 관통하는 관통전극(160)과 더미 관통전극(170)이 셀 영역(105)에 형성된 웨이퍼 레벨의 반도체 장치(20)가 구현될 수 있다. 그리고 웨이퍼 레벨의 반도체 장치(20)를 스크라이브 레인(108)을 따라 분리하면 도 5에서와 같은 복수개의 반도체 칩(200)이 구현될 수 있다.
(응용예)
도 9a는 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 9a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 장치 가령 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 9b는 본 발명의 실시예에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 9b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 도 9a를 참조하여 설명한 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 다양한 형태의 패키징될 수 있다. 예를 들면, 본 실시예의 반도체 장치는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키 지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 스택 패키지(Wafer Level Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 장치 및 이를 제조하는 반도체 산업에 응용될 수 있다. 또한, 본 발명은 반도체 장치를 이용하는 전자 기기를 제조하는 제조업에 널리 활용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 단면도.
도 2a 내지 2d는 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 평면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치에 있어서 관통전극에 의한 전기적 연결을 도시한 단면도.
도 4a 내지 4c는 본 발명의 제1 실시예에 따른 반도체 장치를 적층한 반도체 패키지를 도시한 단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 단면도.
도 6a 내지 6d는 본 발명의 제2 실시예에 따른 반도체 장치를 도시한 평면도.
도 7a 내지 7g는 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도.
도 8a 내지 8g는 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 도시한 단면도.
도 9a는 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도.
도 9b는 본 발명의 실시예에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도.

Claims (10)

  1. 패드가 제공된 셀 영역 및 상기 셀 영역을 한정하는 스크라이브 레인 영역을 포함하는 기판과;
    상기 패드를 관통하여 상기 패드와 전기적으로 연결된 관통전극과;
    상기 관통전극과 이격되며 상기 관통전극과 전기적으로 연결된 더미 관통전극과; 그리고
    상기 관통전극과 상기 더미 관통전극을 전기적으로 연결하는 재배선을;
    포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 관통전극은 상기 셀 영역에 제공되고; 그리고
    상기 더미 관통전극은 상기 셀 영역 혹은 상기 스크라이브 레인 영역에 제공된 반도체 장치.
  3. 제1항에 있어서,
    상기 관통전극과 상기 더미 관통전극은 1 대 1로 대응되거나 혹은 1 대 다수로 대응되는 반도체 장치.
  4. 제1항에 있어서,
    상기 재배선은:
    상기 패드와 접촉하며, 상기 관통전극으로부터 상기 더미 관통전극을 향해 연장된 도전막 패턴을 포함하는 반도체 장치.
  5. 패드가 제공된 기판과, 상기 패드를 관통하여 상기 패드와 전기적으로 연결된 관통전극과, 상기 관통전극과는 재배선을 통해 전기적으로 연결된 더미 관통전극을 포함하는 적층된 복수개의 반도체 칩들을 포함하며,
    상기 복수개의 관통전극들 및 상기 복수개의 더미 관통전극들이 각각 상하 접촉되어 서로 전기적으로 연결되어, 상기 복수개의 관통전극들 및 상기 복수개의 더미 관통전극들이 병렬적 전기적 연결을 이루는 반도체 장치.
  6. 패드가 제공된 셀 영역 및 상기 셀 영역을 한정하는 스크라이브 레인 영역을 포함하는 기판을 제공하고;
    상기 패드와 상기 패드 아래의 기판을 제거하여 비아홀을 형성하고;
    상기 패드가 제공되지 않는 기판을 제거하여 더미 비아홀을 형성하고;
    상기 비아홀과 상기 더미 비아홀 사이에 상기 패드와 접촉되는 도전막 패턴을 형성하고;
    상기 비아홀을 채우며 상기 패드와 전기적으로 연결된 관통전극을 형성하고; 그리고
    상기 더미 비아홀을 채우며 상기 도전막 패턴을 통해 상기 패드와 전기적으 로 연결되는 더미 관통전극을 형성하는 것을;
    포함하는 반도체 장치의 제조방법.
  7. 제6항에 있어서,
    상기 비아홀을 형성하는 것과 동시에 상기 더미 비아홀을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  8. 제7항에 있어서,
    상기 더미 비아홀을 형성하는 것은 상기 셀 영역 혹은 상기 스크라이브 레인 영역의 기판을 제거하는 것을 포함하고; 그리고
    상기 비아홀을 형성하는 것은 상기 셀 영역의 기판을 제거하는 것을 포함하는 반도체 장치의 제조방법.
  9. 제6항에 있어서,
    상기 관통전극을 형성하는 것과 동시에 상기 더미 관통전극을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  10. 제9항에 있어서,
    상기 더미 관통전극을 형성하는 것은 상기 도전막 패턴을 씨드로 활용하는 도금으로 상기 더미 비아홀 내에 전도성 물질을 도금하는 것을 포함하고; 그리고
    상기 관통전극을 형성하는 것은 상기 도전막 패턴을 씨드로 활용하는 도금으로 상기 비아홀 내에 상기 전도성 물질을 도금하는 것을 포함하는 반도체 장치의 제조방법.
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