KR20210008780A - 브리지 다이를 포함한 반도체 패키지 - Google Patents

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KR20210008780A
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Abstract

반도체 패키지는 제1 및 제2반도체 다이들, 제1 및 제2재배선 구조층들, 브리지 다이, 및 수직 커넥터를 포함한다. 제1재배선 구조층 상에 제1반도체 다이 및 브리지 다이가 배치된다. 브리지 다이는 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 배치된다. 제2재배선 구조층은 제1반도체 다이 바깥으로 돌출 부분이 돌출되며 제1반도체 다이의 상측 표면에 하측 표면이 접촉한다. 수직 커넥터는 제2재배선 구조층의 돌출 부분과 브리지 다이 사이에서 돌출 부분을 지지한다.

Description

브리지 다이를 포함한 반도체 패키지{Semiconductor package including bridge die}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 브리지 다이(bridge die)를 포함한 반도체 패키지에 관한 것이다.
현재의 반도체 패키지는 고밀도(high density) 및 고속 동작(high speed)을 구현하도록 요구되고 있다. 또한, 반도체 패키지는 보다 작은 폼 팩터(form factor)의 구조를 가지도록 요구되고 있다. 이러한 반도체 패키지를 구현하기 위해 플립 칩 스택(flip chip stack) 기술이 시도되고 있다. 또한, 보다 얇은 두께의 패키지 구조를 위해서 웨이퍼 레벨 패키지(wafer level package) 기술이 시도되고 있다.
본 출원은 반도체 다이와 이에 이격되어 배치되는 브리지 다이(bridge die)를 포함하는 서브 패키지(sub package)의 구조를 제시한다. 서브 패키지들이 실질적으로 서로 수직하게 스택(stack)되고, 상측의 서브 패키지가 하측의 서브 패키지에 실질적으로 밀착된 스택 구조의 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 제1재배선 구조층 상에 배치된 제1반도체 다이; 제1관통 비아를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이; 상기 제1반도체 다이 바깥으로 돌출 부분이 돌출되며 상기 제1반도체 다이의 상측 표면에 하측 표면이 접촉하도록 스택된 제2재배선 구조층; 상기 제2재배선 구조층 상에 배치된 제2반도체 다이; 및 상기 제2재배선 구조층의 상기 돌출 부분과 상기 제1브리지 다이 사이에서 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 상측 표면 부분 보다 낮은 리세스된 표면 부분을 포함하는 제1서브 패키지; 상기 제1서브 패키지의 상기 상측 표면 부분에 하측 표면이 접촉하고, 상기 리세스된 표면 부분과 이격된 돌출 부분이 돌출되면서, 상기 제1서브 패키지 상에 스택된 제2서브 패키지; 및 상기 리세스된 표면 부분에 배치되고 상기 제2서브 패키지의 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하는 반도체 패키지를 제시한다.
상기 제1서브 패키지는 상기 제1재배선 구조층; 상기 제1재배선 구조층 상에 배치된 제1반도체 다이; 제1관통 비아 및 제1포스트 범프를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이; 및 상기 제1포스트 범프의 상단 표면이 노출되도록 상기 제1브리지 다이와 상기 제1반도체 다이를 에워싸는 제1몰딩층;을 포함할 수 있다.,
상기 수직 커넥터는 상기 제1포스트 범프에 연결될 수 있다.
본 출원의 실시예들에 따르면, 반도체 다이와 이에 이격되어 배치되는 브리지 다이를 포함하는 서브 패키지의 구조를 제시한다. 서브 패키지들이 실질적으로 서로 수직하게 스택되고, 상측의 서브 패키지가 하측의 서브 패키지에 실질적으로 밀착된 스택 구조의 반도체 패키지 구조를 제시하고자 한다. 반도체 패키지의 전체 두께는 상대적으로 감소할 수 있다.
도 1은 일 예에 따른 반도체 패키지의 서브 패키지의 구조를 보여주는 개략적인 단면도이다.
도 2는 일 예에 따른 반도체 패키지의 서브 패키지의 평면 배치 구조를 보여주는 개략적인 평면도이다.
도 3은 일 예에 따른 반도체 패키지의 브리지 다이의 구조를 보여주는 개략적인 단면도이다.
도 4는 일 예에 따른 반도체 패키지의 서브 패키지의 구조를 보여주는 개략적인 단면도이다.
도 5는 일 예에 따른 반도체 패키지의 구조를 보여주는 개략적인 단면도이다.
도 6은 도 5의 반도체 패키지의 브리지 다이 부분을 확대 도시한 개략적인 단면도이다.
도 7은 일 예에 따른 반도체 패키지의 구조를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 요소들을 구분하기 위한 것이며, 요소 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플리케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치GPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지의 제1서브 패키지(10)의 구조를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 제1서브 패키지(10)는 반도체 패키지를 구성하는 패키지 단위(unit)로 구성될 수 있다. 이러한 패키지 단위들이 서로 수직하게 스택(stack)되어 반도체 패키지를 구성할 수 있다. 제1서브 패키지(10)는 제1재배선 구조층(first redistribution layer structure: 100), 제1반도체 다이(200), 제1브리지 다이(first bridge die: 300) 및 제1몰딩층(molding layer: 400)을 포함하여 구성될 수 있다. 이하의 기재에서 "제1" 및 "제2" 등의 기재는 요소의 구별을 위한 것으로 그 순서를 의미하지는 않는다.
제1반도체 다이(200)는 제1재배선 구조층(100) 상에 배치된다. 제1재배선 구조층(100)은 상측 표면(102)과 이에 반대되는 반대측의 하측 표면(101)을 구비할 수 있다. 제1반도체 다이(200)는 하측 표면(201)과 반대측의 상측 표면(202)를 구비할 수 있다. 제1반도체 다이(200)의 하측 표면(201)이 제1재배선 구조층(100)의 상측 표면(102)을 마주보도록, 제1반도체 다이(200)가 제1재배선 구조층(100)에 실장될 수 있다. 제1반도체 다이(200)는 제1재배선 구조층(100)에 전기적으로 연결될 수 있다.
제1브리지 다이(300)는 제1재배선 구조층(100) 상에 배치된다. 제1브리지 다이(300)는 제1반도체 다이(200)에 일정 간격 측방향으로 이격된 위치에 배치될 수 있다. 제1브리지 다이(300)들이 제1반도체 다이(200)의 양측에 각각 이격되어 배치될 수 있다. 제1재배선 구조층(100)은 제1반도체 다이(200) 바깥으로 더 확장된 형태를 가질 수 있다. 이러한 제1재배선 구조층(100)의 확장 부분 상에 제1브리지 다이(300)가 배치될 수 있다.
제1몰딩층(400)이 제1재배선 구조층(100)의 상측 표면(102) 일부 부분을 덮도록 형성될 수 있다. 제1몰딩층(400)의 일부 부분이 제1재배선 구조층(100)의 상측 표면(102)에 접촉하도록 연장될 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)와 제1브리지 다이(300)를 잡아 고정시킬 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)의 측면(203) 일부 부분들을 덮도록 연장될 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)의 측면(203)들을 에워싸는 형태를 가질 수 있다.
제1몰딩층(400)은 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U)을 노출할 수 있다. 제1몰딩층(400)은 제1반도체 다이(200)의 상측 표면(202)를 노출할 수 있다. 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U) 및 상측 표면(202)이 제1몰딩층(400) 바깥으로 노출되므로, 제1반도체 다이(200)가 동작할 때 발생될 수 있는 열은 제1반도체 다이(200) 바깥으로 원활하게 배출될 수 있다. 이에 따라, 제1반도체 다이(200) 내에 열이 트랩(trap)되고, 트랩된 열에 의해 제1반도체 다이(200)의 동작 성능이 저하되는 것이 억제되거나 감소될 수 있다.
제1몰딩층(400)은 제1반도체 다이(200)와 제1브리지 다이(300) 사이의 이격 부분을 채우도록 연장될 수 있다. 제1몰딩층(400)은 제1브리지 다이(300)를 측방향에서 에워싸도록 연장될 수 있다.
제1몰딩층(400)은 다양한 형태(type)의 밀봉 물질(encapsulant material) 또는 유전 물질을 포함하여 형성될 수 있다. 제1몰딩층(400)은 예컨대 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 이용한 몰딩 과정으로 형성될 수 있다. 제1반도체 다이(200) 및 제1브리지 다이(300)를 덮도록 EMC를 몰딩한 후, 리세스(recess) 과정을 수행하여 제1반도체 다이(200)의 상측 표면(202)을 노출시킬 수 있다.
제1브리지 다이(300)를 덮는 EMC 부분의 일부 두께 부분을 선택적으로 식각 제거함으로써, 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U)을 노출하도록 제1몰딩층(400)이 리세스될 수 있다. 제1몰딩층(400)은 제1브리지 다이(300)의 제1포스트 범프(post bump: 340)의 상단 표면(340U)을 노출하도록 리세스될 수 있다.
제1재배선 구조층(100)은 인쇄회로기판(PCB: Printed Circuit Board)이나 실리콘 인터포저(silicon interposer)와 같은 부품과 달리, 제1반도체 다이(200)와 제1브리지 다이(200) 및 제1몰딩층(400)에 제1재배선 구조층의 상측 표면(102)이 직접적으로 접촉하는 구조를 가진다. 제1재배선 구조층(100)은 제1유전층(110), 제2유전층(120), 이들 유전층들 사이 층위(layered level)에 위치하는 제1재배선 패턴(130)들을 포함하는 복합층 구조를 가진다.
제1유전층(110), 제1재배선 패턴(130)들, 및 제2유전층(120)들이 집적(integrate)된 층 구조는, 제1반도체 다이(200)와 제1브리지 다이(200) 및 제1몰딩층(400)의 구조물 아래에 직접적으로 접촉하도록 적층된다. 이와 같이, 제1재배선 구조층(100)이 층들이 집적된 층 구조로 형성되므로, 제1재배선 구조층 대신에 인쇄회로기판이나 인터포저가 도입된 경우 보다, 제1서브 패키지(10)는 상대적으로 더 얇은 두께를 가질 수 있다.
제1재배선 구조층(100)은 제1반도체 다이(200)를 제1브리지 다이(300)에 전기적으로 연결시키는 인터커넥트(interconnect) 구조를 제공한다. 제1재배선 구조층(100)의 제1재배선 패턴(130)은 제1반도체 다이(200)의 제1접속 패드(210)와 제1브리지 다이(300)의 제1비아 패드(via pad: 320)을 연결시키는 도전 패턴으로 구비될 수 있다. 제1반도체 다이(200)의 제1접속 패드(210)는 제1반도체 다이(200)의 하측 표면(201)에 배치된 전기적 접속 요소일 수 있다. 제1브리지 다이(300)의 제1비아 패드(320)는, 제1브리지 다이(300)의 하측 표면, 즉, 제1몸체부(310)의 하측 표면(311)에 배치된 전기적 접속 요소일 수 있다.
제1재배선 패턴(130)은 일단 단부가 제1접속 패드(210)에 본딩(bonding)되고, 반대측의 타단 단부가 제1비아 패드(320)에 본딩되도록 연장된 도전 패턴일 수 있다. 이러한 도전 패턴은 제1유전층(110) 아래에 도전 물질의 증착 및 식각 과정이나, 도금 과정 등으로 형성될 수 있다. 도전 패턴은 구리(Cu)와 같은 금속 물질의 층을 포함할 수 있다.
또한, 제1재배선 구조층(100)은 제1반도체 다이(200)를 외부의 다른 기기나 외부의 다른 기판 또는 모듈(module)에 전기적으로 접속시키는 인터커넥트 구조를 제공할 수 있다. 제1재배선 구조층(100)의 제1재배선 패턴(130)에 외측 커넥터(outer connector: 500)가 전기적으로 접속될 수 있다. 외측 커넥터(500)는 솔더 볼(solder ball)과 같은 전기적 접속 요소일 수 있다.
도 2는 일 예에 따른 제1서브 패키지(10)의 평면 배치 구조를 보여주는 개략적인 평면도이다. 도 1은 도 2의 X-X' 절단선을 따르는 단면도일 수 있다. 도 2는 도 1의 제1반도체 다이(200)의 하측 표면(201)을 바라보는 방향에서 보여지는 제1서브 패키지(10)의 평면 형상을 제시할 수 있다.
도 1 및 도 2를 참조하면, 추가의 다른 제1반도체 다이(도 2의 200-1)가 제1반도체 다이(200)와 이격되며 더 배치될 수 있다. 또한, 복수의 제1브리지 다이(300)들이 제1반도체 다이(200, 200-1)들의 양측에 이격되며 배치될 수 있다. 제1브리지 다이(300)는 복수의 제1관통 비아(through via: 330)들을 포함하고, 제1관통 비아(330)들에 각각 연결된 제1비아 패드(320)들을 포함하여 구성될 수 있다.
도 3은 일 예에 따른 반도체 패키지의 제1브리지 다이(300)의 구조를 보여주는 개략적인 단면도이다.
도 3 및 도 1을 참조하면, 제1브리지 다이(300)는 제1몸체부(310), 제1비아 패드(320), 제1관통 비아(330) 및 제1포스트 범프(340)을 포함하여 구성될 수 있다. 제1몸체부(310)는 하측 표면(311) 및 이에 반대되는 반대측 상측 표면(312)를 가지는 기판 또는 칩(chip) 또는 다이(die)일 수 있다. 제1몸체부(310)는 실리콘(Si)과 같은 반도체 물질의 기판으로 구성될 수 있다. 제1몸체부(310)는 유전 물질로도 형성될 수 있지만, 실리콘 기판으로 구성된 것이 반도체 공정을 적용하여 제1관통 비아(330)들을 형성하는 데 유리하다.
제1관통 비아(330)들은 제1몸체부(310)을 실질적으로 수직하게 관통한다. 즉, 제1관통 비아(330)는 제1몸체부(310)의 하측 표면(311)으로부터 상측 표면(312)까지 연장된다. 이와 같은 제1관통 비아(330)를 형성할 때, 실리콘 웨이퍼에 대한 포토리소그래피(photolithography) 공정을 포함하는 반도체 공정을 적용할 수 있다.
이에 따라, 제1관통 비아(330)는 미세한 직경(D1)을 가지는 관통 실리콘 비아(TSV: Through Silicon Via) 구조로 형성될 수 있다. 제1관통 비아(330)는 구리층을 포함하여 형성될 수 있다. 이러한 TSV 구조는 몰드층을 관통하는 알려진 쓰루몰드비아(TMV: Through Mold Via)에 비해 상대적으로 작은 직경을 가질 수 있다. 이에 따라, 제한된 크기를 가지는 제1몸체부(310) 내에 보다 많은 수의 제1관통 비아(330)들을 형성하는 것이 가능하다. 쓰루몰드비아는 제1관통 비아(330)의 직경(D1) 보다 더 큰 직경을 가질 수 밖에 없어, 제한된 영역 크기 내에 제1관통 비아(330)들의 개수만큼 형성되기 어렵다.
이와 같이 제1브리지 다이(300)의 제1관통 비아(330)들이 TSV 공정에 의해 형성될 수 있어, 제1관통 비아(330)들이 다수의 인풋/아웃풋 단자(I/O) 및 전원, 접지 전극에 대응될 수 있도록, 제1몸체부(310)의 제한된 크기의 영역 내에 다수 개 형성하는 것이 가능하다.
제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)이 감소할수록, 제1관통 비아(330)의 길이(L)는 감소될 수 있다. 제1몸체부(310)는 제1관통 비아(330)가 실질적으로 관통하는 코어 부분(core portion: 315)과, 코어 부분(315)을 덮는 제3유전층(316) 부분을 포함하여 구성될 수 있다. 제3유전층(316) 부분은 제1비아 패드(320)을 전기적으로 격리하는 유전층을 포함하여 구성될 수 있다. 코어 부분(315)은 실리콘 물질의 기판 부분일 수 있다. 제1비아 패드(320)는 제1관통 비아(330)를 제1재배선 구조층(도 1의 100)의 제1재배선 패턴(130)에 접속하는 접속 요소일 수 있다.
제1관통 비아(330)는 제1몸체부(310)의 두께(T2) 중 코어 부분(315)의 두께(T2-1)를 관통하는 길이(L)를 가지도록 형성된다. 이때, 종횡비(aspect ratio)의 제약에 의해서 제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)을 감소시키는 것은 한계가 있다. 제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)을 보다 작게 구현하기 위해서, 제1브리지 다이(300)의 제1몸체부(310)의 두께(T2) 또는 코어 부분(315)의 두께(T2-1)를 줄여 종횡비 제약을 극복할 수 있다. 제1브리지 다이(300)의 제1몸체부(310)의 두께(T2)를 제1반도체 칩(200)의 두께(도 1의 T1) 보다 얇게 함으로써, 제1브리지 다이(300)의 제1관통 비아(330)의 직경(D1)을 상대적으로 더 작게 줄일 수 있다. 이에 따라, 보다 많은 수의 제1관통 비아(330)들을 제1브리지 다이(300)의 제1몸체부(310)에 형성할 수 있다.
제1브리지 다이(300)의 제1비아 패드(320)는 제1브리지 다이(300)의 하측 표면, 즉, 제1몸체부(310)의 하측 표면(311)에서, 제1관통 비아(330)에 연결되도록 배치될 수 있다. 제1비아 패드(320)는 제1관통 비아(330)에 중첩된 위치에 배치된 전기적 접속 요소일 수 있다.
제1포스트 범프(340)가 제1관통 비아(330)에 연결된다. 제1포스트 범프(340)는 제1관통 비아(330)를 사이에 두고 제1비아 패드(320)와 마주보도록 위치할 수 있다. 제1포스트 범프(340)는 제1몸체부(310)의 상측 표면(312) 상으로 돌출된 형상을 가질 수 있다. 제1포스트 범프(340)는 제1관통 비아(330)의 직경(D1) 보다 더 큰 직경(D2)를 가질 수 있다. 제1포스트 범프(340)는 일정 높이 또는 두께(T3)를 가지도록 제1몸체부(310)의 상측 표면(312) 상으로 돌출됨으로써, 제1몸체부(310)의 얇은 두께(T2)를 보상할 수 있다.
이에 따라, 제1브리지 다이(300)는 제1몸체부(310)의 두께(T2)와 제1포스트 범프(340)의 두께(T3)를 포함하는 제1높이(H1)를 제공할 수 있다. 제1포스트 범프(340)에 의해서 제1브리지 다이(300)의 제1높이(H1)를 일정 수준으로 유지하면서, 제1몸체부(310)의 두께(T2)를 감소시킬 수 있다. 이에 따라, 제1관통 비아(330)의 직경(D1)을 더 작게 구현할 수 있어, 보다 많은 수의 제1관통 비아(330)들을 제1몸체부(310)의 제한된 영역 크기 내에 도입하는 것이 가능하다.
도 1을 다시 참조하면, 제1브리지 다이(300)는 제1높이(H1)를 가지며 제1재배선 구조층(100) 상에 배치될 수 있다. 제1높이(H1)는 제1재배선 구조층(100)의 상측 표면(102)으로부터 제1포스트 범프(340)의 상단 표면(340U)까지의 높이일 수 있다. 제1반도체 다이(200)는 제2높이(H2)를 가지며 제1브리지 다이(300) 옆에 배치될 수 있다. 제2높이(H2)는 제1재배선 구조층(100)의 상측 표면(102)으로부터 제1반도체 다이(200)의 상측 표면(202)까지의 높이일 수 있다. 제1브리지 다이(300)는 제1높이(H1)가 제1반도체 다이(200)의 제2높이(H2)보다 낮아, 제1브리지 다이(300)와 제1반도체 다이(200) 사이에 낮은 단차(H3)를 제공하도록 배치된다. 제1브리지 다이(300)와 제1반도체 다이(200) 사이의 낮은 단차(H3)는 제1브리지 다이(300)의 제1높이(H1)가 제1반도체 다이(200)의 제2높이(H2) 보다 낮아, 이들 높이 차이만큼 유발될 수 있다. 제1브리지 다이(300)의 제1포스트 범프(340)의 상단 표면(340U)은 낮은 단차(H3)만큼 제1반도체 다이(200)의 상측 표면(202) 보다 낮은 높이 수준(height level)에 위치한다.
제1브리지 다이(300)와 제1반도체 다이(200) 사이에 높이 단차(H3)가 존재하므로, 제1서브 패키지(10)는 중앙의 상측 표면 부분(10H) 보다 낮은 리세스(recess)된 표면 부분(10R)을 구비할 수 있다. 제1서브 패키지(10)에서 중앙의 상측 표면 부분(10H)과 리세스된 표면 부분(10R)은 단차(H3)를 제공하는 계단 형상을 이룰 수 있다.
제1서브 패키지(10)의 중앙의 상측 표면 부분(10H)은 제1반도체 다이(200)가 배치된 영역일 수 있다. 제1서브 패키지(10)의 상측 표면은 제1반도체 다이(200)의 상측 표면(202)일 수 있다. 제1서브 패키지(10)의 리세스된 표면 부분(10R)은 제1브리지 다이(300)가 배치된 영역일 수 있다. 제1서브 패키지(10)의 리세스된 표면 부분(10R)의 바닥은 제1포스트 범프(340)의 상단 표면(340U)과 제1몰딩층(400) 표면을 포함하는 표면으로 이루어질 수 있다. 제1포스트 범프(340)의 상단 표면(340U)은 제1몰딩층(400) 표면으로부터 드러날 수 있다. 제1몰딩층(400)은 제1포스트 범프(340)를 에워싸면서 제1브리지 다이(300)의 제1몸체부(310)를 덮는 형상을 가질 수 있다.
도 4는 일 예에 따른 반도체 패키지의 제2서브 패키지(20)의 구조를 보여주는 개략적인 단면도이다.
도 4를 참조하면, 제2서브 패키지(20)는 도 1의 제1서브 패키지(10)와 실질적으로 동일한 형태로 구성될 수 있다. 제2서브 패키지(20)는 제1서브 패키지(10)와 실질적으로 동일한 요소들로 구성될 수 있다. 제2서브 패키지(20)는 제1서브 패키지(10)와 실질적으로 동일한 구조를 가질 수 있다. 제2서브 패키지(20)는 제2재배선 구조층(S100), 제2반도체 다이(S200), 제2브리지 다이(S300) 및 제2몰딩층(S400)을 포함하여 구성될 수 있다.
제2브리지 다이(S300)는 제4높이(H4)를 가지며 제1재배선 구조층(100) 상에 배치될 수 있다. 제4높이(H4)는 제2재배선 구조층(S100)의 상측 표면(S102)으로부터 제2브리지 다이(S300)의 제2포스트 범프(S340)의 상단 표면(S340U)까지의 높이일 수 있다. 제2반도체 다이(S200)는 제5높이(H5)를 가지며 제1브리지 다이(S300) 옆에 배치될 수 있다. 제5높이(H5)는 제2재배선 구조층(S100)의 상측 표면(S102)으로부터 제2반도체 다이(S200)의 상측 표면(S202)까지의 높이일 수 있다. 제2브리지 다이(S300)의 제4높이(H4)는 제2반도체 다이(S200)의 제5높이(H5)보다 낮아, 제2브리지 다이(S300)와 제2반도체 다이(S200) 사이에 낮은 단차(H6)를 제공하도록 배치된다. 제2브리지 다이(S300)는 제2반도체 다이(S200) 보다 높이가 낮아 단차(H6)를 제공한다.
제2브리지 다이(S300)와 제2반도체 다이(S200) 사이에 높이 단차(H6)가 존재하므로, 제2서브 패키지(20)는 중앙의 상측 표면 부분(20H) 보다 낮은 리세스된 표면 부분(20R)을 구비할 수 있다. 제2서브 패키지(20)에서 중앙의 상측 표면 부분(20H)과 리세스된 표면 부분(20R)은 단차(H6)를 제공하는 계단 형상을 이룰 수 있다.
제2브리지 다이(S300)는 제2몸체부(S310), 제2비아 패드(S320), 제2관통 비아(S330) 및 제2포스트 범프(S340)을 포함하여 구성될 수 있다. 제2몰딩층(S400)은 제2포스트 범프(S340)의 상단 표면(S340U)이 노출되도록, 제2브리지 다이(S300)와 제2반도체 다이(S200)를 에워싸는 형상을 가질 수 있다. 제2재배선 구조층(S100)은 제2재배선 패턴(S130)과, 제2재배선 패턴(S130)을 전기적으로 격리하는 제3유전층(S110) 및 제4유전층(S120)을 구비할 수 있다.
이러한 제2재배선 구조층(S100)은 제2반도체 다이(S200)를 외부의 다른 기기나 제1반도체 다이(도 1의 200) 또는 제1브리지 다이(도 1의 300)에 전기적으로 접속시키는 인터커넥트 구조를 제공할 수 있다. 제2재배선 구조층(S100)의 제2재배선 패턴(S130)에 수직 커넥터(vertical connector: S500)가 전기적으로 접속될 수 있다. 수직 커넥터(S500)는 서로 상하에 각각 위치하는 전기적 요소들을 실질적으로 수직하게 상호 연결시키는 접속 요소로 도입될 수 있다. 수직 커넥터(S500)는 솔더 볼 또는 도전성 범프와 같은 전기적 접속 요소일 수 있다.
도 5는 일 예에 따른 반도체 패키지(30)의 구조를 보여주는 개략적인 단면도이다. 도 6은 도 5의 반도체 패키지(30)의 제1 및 제2브리지 다이들(300, S300)이 스택된 부분을 확대 도시한 개략적인 단면도이다.
도 5를 참조하면, 반도체 패키지(30)는 제1서브 패키지(10) 상에 제2서브 패키지(20)가 스택되어 구성될 수 있다. 제2서브 패키지(20)는 제1서브 패키지(10)에 실질적으로 수직하게 스택될 수 있다. 제2서브 패키지(20)의 하측 표면이 제1서브 패키지(10)의 상측 표면에 직접적으로 접촉할 수 있다. 제2서브 패키지(20)의 하측 표면은 제2재배선 구조층(S100)의 하측 표면(S121)일 수 있다. 제1서브 패키지(10)의 상측 표면은 제1반도체 다이(200)의 상측 표면(202)일 수 있다. 따라서, 제2재배선 구조층(S100)의 하측 표면(S121)이 제1반도체 다이(200)의 상측 표면(202)에 직접적으로 접촉할 수 있다. 제1서브 패키지(10)의 중앙의 상측 표면 부분(10H)이 제2재배선 구조층(S100)의 하측 표면(S121)인 제2서브 패키지(20)의 하측 표면에 직접적으로 접촉할 수 있다.
제2서브 패키지(20)의 하측 표면이 제1서브 패키지(10)의 상측 표면(202)에 직접적으로 접촉하고 있어, 제1 및 제2서브 패키지들(10, 20)의 전체 두께, 즉, 반도체 패키지(30)의 전체 두께(T4)는 감소된 두께를 가질 수 있다. 제1 및 제2서브 패키지들 사이가 이격되는 비교예에 비해, 서로 밀착하여 스택된 제1 및 제2서브 패키지들(10, 20)의 스택 구조는 감소된 두께(T4)를 가질 수 있다.
도 5와 함께 도 6을 참조하면, 반도체 패키지(30)의 구조에서, 제2서브 패키지(20)의 일부 부분인 리세스된 표면 부분(20R)은 제1서브 패키지(10)의 리세스된 표면 부분(10R) 상측으로 돌출된다. 이하, 제2서브 패키지(20)의 리세스된 표면 부분(20R)을 제2서브 패키지(20)의 돌출 부분(20R)으로 지칭한다. 제2서브 패키지(20)의 돌출 부분(20R)은 제1서브 패키지(10)의 리세스된 표면 부분(10R) 상측으로 돌출된다. 제2서브 패키지(20)의 돌출 부분(20R)은 제2재배선 구조층(S100)의 돌출 부분을 포함할 수 있다. 제2재배선 구조층(S100)의 돌출 부분은 제1반도체 다이(200) 와 중첩되지 않는 영역으로 돌출될 수 있다.
제2서브 패키지(20)의 돌출 부분(20R)은 아래의 제1서브 패키지(10)의 리세스된 표면 부분(10R)과 상하로 일정 간격 이격될 수 있다. 제1서브 패키지(10)가 중앙의 상측 표면 부분(10H) 보다 낮은 리세스(recess)된 표면 부분(10R)을 가져 계단 형상을 제공한 구조를 가지므로, 제1서브 패키지(10) 상에 밀착된 제2서브 패키지(20)의 가장 자리 부분이 돌출 부분(20R)은 제1반도체 다이(200) 바깥으로 돌출된 형상 또는 오버행(overhang)된 형상을 가질 수 있다.
제2서브 패키지(20)의 돌출 부분(20R)과 제1서브 패키지(10)의 리세스된 표면 부분(10R) 사이에 수직 커넥터(S500)가 배치된다. 수직 커넥터(S500)는 제1서브 패키지(10)의 리세스된 표면 부분(10R)에서 오버행된 제2서브 패키지(20)의 돌출 부분(20R)을 지지하는 역할을 할 수 있다.
수직 커넥터(S500)는 제3높이(CH)를 가지도록 도입될 수 있다. 제3높이(CH)는 제1서브 패키지(10)의 리세스된 표면 부분(10R)으로부터 제2서브 패키지(20)의 하측 표면, 즉, 제2재배선 구조층(S100)의 하측 표면(S121)까지의 높이일 수 있다. 수직 커넥터(S500)의 제3높이는 제2서브 패키지(20)의 돌출 부분(20R)과 제1서브 패키지(10)의 리세스된 표면 부분(10R) 사이의 간격일 수 있는 단차(H3)를 보상하는 높이일 수 있다. 수직 커넥터(S500)가 단차(H3)를 보상하므로, 수직 커넥터(S500)의 제3높이(CH)는 제1반도체 다이(200)의 제2높이(H2)와 제1브리지 다이(300)의 제1높이(H1)의 차이만큼의 높이일 수 있다.
수직 커넥터(S500)는 제1서브 패키지(10)의 제1브리지 다이(300)의 제1포스트 범프(340)과, 제2서브 패키지(20)의 제2재배선 구조층(S100)의 제2재배선 패턴(S130)을 전기적으로 연결시킨다. 이에 따라, 수직 커넥터(S500)는 제1서브 패키지(10)와 제2서브 패키지(20)을 수직하게 그리고 전기적으로 연결시킨다. 수직 커넥터(S500)는 제1반도체 다이(200)와 제2반도체 다이(S200)을 전기적으로 상호 연결시킨다. 수직 커넥터(S500)는 제1서브 패키지(10)의 리세스된 표면 부분(10R)에 위치한다. 이에 따라, 수직 커넥터(S500)는 측면 부분(S503)이 제1반도체 다이(200)의 측면(203)의 상단 일부 부분(203U)에 마주보게 된다.
도 5 및 도 6을 다시 참조하면, 제1서브 패키지(10)가 중앙의 상측 표면 부분(10H) 보다 낮은 리세스된 표면 부분(10R)을 계단 형상으로 구비하고 있어, 수직 커넥터(S500)가 제1서브 패키지(10)의 상측 표면(202) 아래로 연장된 형태로 도입될 수 있다. 이에 따라, 제1서브 패키지(10)의 상측 표면(202)에 제2서브 패키지(20)의 하측 표면이 접촉할 수 있다. 비교예에서 제1서브 패키지가 중앙의 상측 표면 부분과 리세스된 표면 부분의 높이가 실질적으로 동일하다면, 수직 커넥터는 제1서브 패키지의 상측 표면 위로 돌출되게 된다. 이 비교예에서는 제1서브 패키지와 제2서브 패키지는 서로 수직 커넥터의 높이만큼 이격되게 된다. 이와 같이, 제1서브 패키지와 제2서브 패키지가 수직 커넥터에 의해 일정 간격 이격되면서 스택된 비교예는, 도 5의 반도체 패키지(30)의 두께(T4) 보다 더 증가된 두께를 가지게 된다. 도 5의 반도체 패키지(30)의 두께(T4)는 비교에의 두께 보다 감소된 두께를 가져, 상대적으로 얇은 두께의 패키지 구조를 제공할 수 있다.
도 7은 일 예에 따른 반도체 패키지(40)의 구조를 보여주는 개략적인 단면도이다.
도 7을 참조하면, 반도체 패키지(40)는 제1서브 패키지(10)의 상측 표면(202) 부분과 제2서브 패키지(20)의 하측 표면, 즉, 제2재배선 구조층(S100)의 하측 표면(S121) 사이에 유기 물질층(600)을 더 도입한다. 유기 물질층(600)은 필름 형태로 도입될 수 있다. 유기 물질층(600)은 제1서브 패키지(10)에 제2서브 패키지(20)를 접착시키는 접착층으로 도입될 수 있다. 접착층은 제1서브 패키지(10)에 제2서브 패키지(20)를 고정시켜, 제2서브 패키지(20)가 유동되어 그 위치가 원하지 않게 틀어지는 것을 막아주고 억제하는 역할을 할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
10, 20: 서브 패키지,
100, S100: 재배선 구조층,
200, S200: 반도체 다이,
300, 300S: 브리지 다이,
S500: 수직 커넥터.

Claims (20)

  1. 제1재배선 구조층 상에 배치된 제1반도체 다이;
    제1관통 비아를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이;
    상기 제1반도체 다이 바깥으로 돌출 부분이 돌출되며 상기 제1반도체 다이의 상측 표면에 하측 표면이 접촉하도록 스택된 제2재배선 구조층;
    상기 제2재배선 구조층 상에 배치된 제2반도체 다이; 및
    상기 제2재배선 구조층의 상기 돌출 부분과 상기 제1브리지 다이 사이에서 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아가 수직하게 관통하는 제1몸체부; 및
    상기 제1관통 비아에 전기적으로 연결되고, 상기 제1몸체부 상으로 돌출된 제1포스트 범프를 포함하고,
    상기 수직 커넥터는 상기 제2재배선 구조층의 상기 돌출 부분에 상기 제1포스트 범프를 전기적으로 연결하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 단차는
    상기 제1재배선 구조층으로부터 상기 제1포스트 범프의 상단 표면까지의 제1높이가
    상기 제1재배선 구조층으로부터 상기 제1반도체 다이의 상기 상측 표면까지의 제2높이 보다 낮아 유발된 반도체 패키지.
  4. 제3항에 있어서,
    상기 수직 커넥터는
    상기 제2높이와 상기 제1높이 차이만큼의 제3높이를 가지는 반도체 패키지.
  5. 제4항에 있어서,
    상기 수직 커넥터는
    솔더 볼(solder ball)을 포함하는 반도체 패키지.
  6. 제2항에 있어서,
    상기 제1브리지 다이와 상기 제1반도체 다이를 에워싸는 제1몰딩층을 더 포함하고,
    상기 제1몰딩층은
    상기 제1포스트 범프를 에워싸면서 상기 제1브리지 다이의 상기 제1몸체부를 덮는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1몰딩층은
    상기 제1반도체 다이의 측면의 상단 일부 부분 및 상기 상측 표면을 노출하는 반도체 패키지.
  8. 제2항에 있어서,
    상기 제1포스트 범프는
    상기 제1관통 비아의 제1직경 보다 큰 제2직경을 가지는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1재배선 구조층은
    상기 제1반도체 다이를 상기 제1관통 비아에 전기적으로 연결시키는 재배선 패턴; 및
    상기 재배선 패턴을 격리하는 유전층을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 수직 커넥터는
    상기 제1반도체 다이의 측면과 상기 수직 커넥터의 측면 부분이 마주보도록 배치된 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1반도체 다이의 상기 상측 표면과
    상기 제2재배선층 구조층의 상기 하측 표면 사이에 도입된 유기 물질층을 더 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제2반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제2재배선 구조층 상에 배치되고, 제2관통 비아 및 제2포스트 범프를 포함한 제2브리지 다이; 및
    상기 제2포스트 범프의 상단 표면이 노출되도록 상기 제2브리지 다이와 상기 제2반도체 다이를 에워싸는 제2몰딩층을 더 포함하는 반도체 패키지.
  13. 상측 표면 부분 보다 낮은 리세스된 표면 부분을 포함하는 제1서브 패키지;
    상기 제1서브 패키지의 상기 상측 표면 부분에 하측 표면이 접촉하고, 상기 리세스된 표면 부분과 이격된 돌출 부분이 돌출되면서 상기 제1서브 패키지 상에 스택된 제2서브 패키지; 및
    상기 리세스된 표면 부분에 배치되고 상기 제2서브 패키지의 상기 돌출 부분을 지지하는 수직 커넥터;를 포함하고,
    상기 제1서브 패키지는
    상기 제1재배선 구조층;
    상기 제1재배선 구조층 상에 배치된 제1반도체 다이;
    제1관통 비아 및 제1포스트 범프를 포함하고, 상기 제1반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제1재배선 구조층 상에 배치된 제1브리지 다이; 및
    상기 제1포스트 범프의 상단 표면이 노출되도록 상기 제1브리지 다이와 상기 제1반도체 다이를 에워싸는 제1몰딩층;을 포함하고,
    상기 수직 커넥터는 상기 제1포스트 범프에 연결되는 반도체 패키지.
  14. 제13항에 있어서,
    상기 단차는
    상기 제1재배선 구조층으로부터 상기 제1포스트 범프의 상단 표면까지의 제1높이가
    상기 제1재배선 구조층으로부터 상기 제1반도체 다이의 상기 상측 표면까지의 제2높이 보다 낮아 유발된 반도체 패키지.
  15. 제14항에 있어서,
    상기 수직 커넥터는
    상기 제2높이와 상기 제1높이 차이만큼의 제3높이를 가지는 반도체 패키지.
  16. 제13항에 있어서,
    상기 제1재배선 구조층은
    상기 제1반도체 다이를 상기 제1관통 비아에 전기적으로 연결시키는 재배선 패턴; 및
    상기 재배선 패턴을 격리하는 유전층을 포함하는 반도체 패키지.
  17. 제13항에 있어서,
    상기 수직 커넥터는
    상기 제1반도체 다이의 측면과 상기 수직 커넥터의 측면 부분이 마주보도록 배치된 반도체 패키지.
  18. 제13항에 있어서,
    상기 제1서브 패키지의 상기 상측 표면 부분과
    상기 제2서브 패키지의 상기 하측 표면 사이에 도입된 유기 물질층을 더 포함하는 반도체 패키지.
  19. 제13항에 있어서,
    상기 제2서브 패키지는
    제2재배선 구조층;
    상기 제2재배선 구조층 상에 배치된 제2반도체 다이;
    상기 제2반도체 다이 보다 높이가 낮아 단차를 제공하도록 상기 제2재배선 구조층 상에 배치되고, 제2관통 비아 및 제2포스트 범프를 포함한 제2브리지 다이; 및
    상기 제2포스트 범프의 상단 표면이 노출되도록 상기 제2브리지 다이와 상기 제2반도체 다이를 에워싸는 제2몰딩층을 포함하는 반도체 패키지.
  20. 제1항에 있어서,
    상기 제2서브 패키지는
    상기 제1서브 패키지와 실질적으로 동일한 구조를 가지는 반도체 패키지.
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