TWI844580B - 包括橋接晶粒的半導體封裝件 - Google Patents

Abstract

一種半導體封裝件包括第一半導體晶粒和第二半導體晶粒、第一重分佈線結構和第二重分佈線結構、第一橋接晶粒以及垂直連接器。第一半導體晶粒和第一橋接晶粒設置在第一重分佈線結構上。第一橋接晶粒被設置成提供第一半導體晶粒與第一橋接晶粒之間的水平差，第一橋接晶粒的高度小於第一半導體晶粒的高度。第二重分佈線結構具有突出部，當從平面圖觀察時，突出部從第一半導體晶粒的側表面橫向突出，並且第二重分佈線結構的底表面與第一半導體晶粒的頂表面接觸。第二半導體晶粒設置在第二重分佈線結構上。垂直連接器設置在橋接晶粒和第二重分佈線結構的突出部之間以支撐突出部。

Description

包括橋接晶粒的半導體封裝件

本公開的各個實施方式總體上涉及半導體封裝件技術，並且更具體地，涉及包括橋接晶粒(bridge die)的半導體封裝件。

相關申請的交叉引用

本申請案主張2019年7月15日提交的韓國專利申請案第10-2019-0085391號的優先權。

最近，已經在各種電子系統中需要具有高密度並且能夠高速操作的半導體封裝件。另外，已經開發出具有相對小的形狀因子的結構的半導體封裝件。為了實現這些半導體封裝件，已經對覆晶堆疊技術集中投入了大量努力。此外，為了實現厚度減小的半導體封裝件，已經對晶圓級封裝技術集中投入了大量努力。

根據一個實施方式，一種半導體封裝件包括：第一半導體晶粒，其設置在第一重分佈線結構上；第一橋接晶粒，其設置在第一重分佈線結構上以提供第一半導體晶粒和第一橋接晶粒之間的水平差，第一橋接晶粒的高度小於第一半導體晶粒的高度；以及第二重分佈線結構，其堆疊在第一半導體晶粒上， 使得第二重分佈線的底表面與第一半導體晶粒的頂表面接觸。第二重分佈線結構被設置成具有突出部，當從平面圖觀察時，突出部從第一半導體晶粒的側表面橫向突出。第二半導體晶粒設置在第二重分佈線結構上。垂直連接器設置在第一橋接晶粒與第二重分佈線結構的突出部之間以支撐突出部。第一橋接晶粒中包括第一通孔。

根據另一實施方式，一種半導體封裝件包括：第一子封裝件，其包括中間部分和凹入邊緣部分，凹入邊緣部分的頂表面低於中間部分的頂表面。第二子封裝件堆疊在第一子封裝件上，使得第二子封裝件的底表面與第一子封裝件的中間部分的頂表面接觸。第二子封裝件具有與第一子封裝件的凹入邊緣部分垂直間隔開的突出部。垂直連接器設置在凹入邊緣部分上以支撐第二子封裝件的突出部。第一子封裝件包括：第一重分佈線結構；第一半導體晶粒，其設置在第一重分佈線結構上；以及第一橋接晶粒，其設置在第一重分佈線結構上以提供第一半導體晶粒和第一橋接晶粒之間的水平差，第一橋接晶粒的高度小於第一半導體晶粒的高度。第一橋接晶粒包括第一通孔和第一柱凸塊。第一模製層圍繞第一橋接晶粒和第一半導體晶粒以露出第一柱凸塊的頂表面。垂直連接器連接到第一柱凸塊。

CH:高度

D1:直徑

D2:直徑

D3:直徑

D11:直徑

D12:直徑

L:長度

H:水平差

H11:高度

H12:高度

H13:水平差

H14:高度

H15:高度

H16:水平差

S:距離

S1100:重分佈線結構

S1102:頂表面

S1110:介電層

S1120:介電層

S1121:底表面

S1130:重分佈線圖案

S1200:半導體晶粒

S1202:頂表面

S1300:橋接晶粒

S1310:主體

S1320:通孔墊

S1330:通孔

S1340:柱凸塊

S1340U:頂表面

S1400:模製層

S1500:垂直連接器

S1503:側表面

T1:厚度

T11:厚度

T12:厚度

T12-1:厚度

T14:厚度

T2:厚度

W1:寬度

W2:寬度

W3:總寬度

X-X’:截面圖的截取線

X1-X1’:截面圖的截取線

X2-X2’:截面圖的截取線

10:半導體封裝件

10-1:子封裝件

10-2:子封裝件

10-3:子封裝件

10-4:子封裝件

11:半導體封裝件

12:半導體封裝件

12-1:子封裝件

12-2:子封裝件

12-S:半導體封裝件

13:半導體封裝件

100:半導體晶粒

101:第一表面

102:表面

103:側表面

110:接觸墊

121:連接墊

123:邊緣區域

200:橋接晶粒

200-2:橋接晶粒

201:表面

202:表面

203:側表面

204:側表面

210:通孔

212:通孔

213:通孔

215:虛設通孔

250:虛設晶粒

250-1:虛設晶粒

250-2:虛設晶粒

300:重分佈線

300-2:重分佈線

310:墊重疊部分

320:延伸線

330:延伸線

340:延伸線

370:通孔墊

370-2:通孔墊

370-5:虛設墊

371:通孔墊

372:通孔墊

373:通孔墊

375:通孔墊

377:通孔墊

390:介電層

400:柱凸塊

400-1:柱凸塊

400-5:柱凸塊

401:側表面

401-1:側表面

402:頂表面

402-1:頂表面

413:虛設柱凸塊

500:模製層

500-1:模製層

500-3:模製層

501:頂表面

600:連接器

600-2:連接器

600-5:虛設連接器

700:封裝基板

750:外部連接器

1010:子封裝件

1010H:中間部分

1010R:凹入邊緣部分

1020:子封裝件

1020H:中間部分

1020R:凹入邊緣部分/突出部

1030:半導體封裝件

1040:半導體封裝件

1100:重分佈線結構

1101:底表面

1102:頂表面

1110:介電層

1120:介電層

1130:重分佈線圖案

1200:半導體晶粒

1200-1:半導體晶粒

1201:底表面

1202:頂表面

1203:側表面

1203U:上部

1210:連接墊

1300:橋接晶粒

1310:主體

1311:底表面

1312:頂表面

1315:芯部

1316:介電層

1320:通孔墊

1330:通孔

1340:柱凸塊

1340U:頂表面

1400:模製層

1500:外部連接器

1600:有機材料層

7800:記憶卡

7810:記憶體

7820:記憶體控制器

7830:主機

8710:電子系統

8711:介面

8712:輸入/輸出裝置

8713:記憶體

8714:介面

8715:匯流排

圖1、圖2和圖3是例示根據實施方式的半導體封裝件的截面圖。

圖4和圖5是例示根據實施方式的半導體封裝件的平面圖。

圖6是例示根據實施方式的半導體封裝件的截面圖。

圖7是例示根據實施方式的半導體封裝件的截面圖。

圖8是例示根據實施方式的半導體封裝件的截面圖。

圖9是例示根據實施方式的半導體封裝件的截面圖。

圖10是例示根據實施方式的半導體封裝件的子封裝件的截面圖。

圖11是例示根據實施方式的半導體封裝件的子封裝件的平面圖。

圖12是例示根據實施方式的半導體封裝件的橋接晶粒的截面圖。

圖13是例示根據實施方式的半導體封裝件的子封裝件的截面圖。

圖14是例示根據實施方式的半導體封裝件的截面圖。

圖15是被包括在圖14的半導體封裝件中的橋接晶粒的放大圖。

圖16是例示根據實施方式的半導體封裝件的截面圖。

圖17是例示採用包括至少一個根據各個實施方式的半導體封裝件的記憶卡的電子系統的方塊圖。

圖18是例示包括至少一個根據各個實施方式的半導體封裝件的另一電子系統的方塊圖。

本文中使用的術語可以對應於考慮到它們在本公開的實施方式中的功能而選擇的詞語，並且術語的含義可以被解釋為根據本公開的實施方式所屬的領域中的普通技術人員是不同的。如果被詳細地定義，則術語可以根據所述定義來解釋。除非另有定義，否則本文中使用的術語(包括技術術語和科學術語)具有本公開的實施方式所屬的領域中的普通技術人員通常理解的相同的含義。

應該理解，雖然在本文中可以使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應該受這些術語限制。這些術語僅用於將一個元件與另一個元件區分開，而不是用於僅定義元件本身或意指特定的順序。

還應該理解，當一元件或層被稱為在另一元件或層“上”、“上方”、“下”、“下方”或“外部”時，該元件或層可以直接與另一元件或層接觸，或者可以 存在中間元件或層。用於描述元件或層之間的關係的其它詞語應該以類似的樣式來解釋(例如，“在...之間”與“直接在...之間”或者“相鄰”與“直接相鄰”)。

可以使用諸如“在...下方”、“在...下面”、“在...之下”、“在...上方”、“在...之上”、“頂”、“底”等這樣的空間相對術語來描述如例如圖中例示的一個元件和/或特徵與另一元件和/或特徵的關係。應該理解，空間上相對的術語旨在除了附圖中描繪的方位之外還涵蓋使用和/或操作中裝置的不同方位。例如，當將附圖中的裝置進行翻轉時，被描述為在其它元件或特徵下方或之下的元件隨後將被定向為在所述其它元件或特徵上方。裝置可以按其它方式來定向(旋轉90度或處於其它方位)，並且相應解釋本文中使用的空間上相對的描述符。

半導體封裝件可以包括諸如半導體晶片或半導體晶粒這樣的電子裝置。可以通過使用晶粒切割製程將諸如晶圓這樣的半導體基板分成多個件來獲得半導體晶片或半導體晶粒。半導體晶片可以對應於記憶體晶片、邏輯晶片(包括特定應用積體電路(ASIC)晶片)或系統單晶片(SoC)。記憶體晶片可以包括整合在半導體基板上的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、反及型快閃記憶體電路、反或型快閃記憶體電路、磁性隨機存取記憶體(MRAM)電路、電阻式隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路或相變隨機存取記憶體(PcRAM)電路。邏輯晶片可以包括整合在半導體基板上的邏輯電路。可以在諸如行動電話、與生物技術或健康護理關聯的電子系統或者可穿戴電子系統這樣的通信系統中採用半導體封裝件。

在整篇說明書中，相同的參考標號指代相同的元件。即使沒有參照一幅圖提及或描述一參考標號，也可以參照另一幅圖提及或描述該參考標號。另外，即使在一幅圖中沒有示出一參考標號，也可以參照另一幅圖提及或描述該參考標號。

圖1、圖2和圖3是例示根據實施方式的半導體封裝件10的截面圖。圖4和圖5是例示圖1至圖3的半導體封裝件10的平面圖。圖1是沿著圖4和圖5的線X1-X1’截取的截面圖。圖2是沿著圖4和圖5的線X1-X1’的部分截取的放大截面圖。圖3是沿著圖4和圖5的線X2-X2’的部分截取的放大截面圖。圖4是在包括在圖1的半導體封裝件10中的半導體晶粒100的第一表面101的水平處截取的平面圖。為了容易和方便說明的目的，在圖4中省略了圖1中例示的介電層390和連接器600。圖5是在包括在圖1的半導體封裝件10中的半導體晶粒100的第二表面102的水平處截取的平面圖。

參照圖1，半導體封裝件10可以被配置為包括半導體晶粒100、橋接晶粒200和重分佈線300。在平面圖中，橋接晶粒200可以與半導體晶粒100間隔開地設置。橋接晶粒200可以包括僅設置在半導體晶粒100的一側的一個晶粒，或者可以包括分別設置在半導體晶粒100的兩側的兩個晶粒。重分佈線300中的每一條可以被配置為包括將半導體晶粒100電連接到橋接晶粒200的導電圖案。半導體封裝件10還可以包括附接到橋接晶粒200的導電的柱凸塊400和模製層500。另外，半導體封裝件10還可以包括連接器600，連接器600中的每一個連接到重分佈線300中的每一條的一部分。介電層390可以被設置成覆蓋重分佈線300，以將重分佈線300彼此電絕緣。

參照圖1和圖2，半導體晶粒100可以具有其上設置有介電層390的第一表面101、位於介電層390對面的第二表面102以及從第一表面101的邊緣延伸到第二表面102的邊緣的第二側表面103。半導體晶粒100的第一表面101可以對應於其上設置有積體電路的主動表面。半導體晶粒100的第二表面102可以對應於半導體晶粒100的與主動表面相對的底表面或背面表面。第一表面101和第二表面102中的術語“第一”和“第二”僅用於將表面彼此區分開，而不是用於意指表面的特定順序。

可以在半導體晶粒100的第一表面101上設置接觸墊110。接觸墊110可以是用作將半導體晶粒100電連接到外部裝置或系統的路徑的導電圖案。接觸墊110可以是佈置在半導體晶粒100的中間區域121中的中間墊，如圖4中例示的。接觸墊110可以在中間區域121的第一表面101上被佈置成兩行。半導體晶粒100可以包括中間區域121和分別位於中間區域121兩側的兩個邊緣區域123。

參照圖2，橋接晶粒200可以被設置成與半導體晶粒100的第二側表面103間隔開。橋接晶粒200可以具有彼此相對的第三表面201和第四表面202以及彼此相對的第三側表面203和第四側表面204。橋接晶粒200可以被設置成使得橋接晶粒200的第三表面201面向與半導體晶粒100的第一表面101相同的方向。橋接晶粒200的第三表面201可以與半導體晶粒100的第一表面101共面。也就是說，橋接晶粒200的第三表面201可以位於與半導體晶粒100的第一表面101基本上相同的水平處。

參照圖2和圖4，橋接晶粒200可以設置在半導體晶粒100旁邊，使得橋接晶粒200的第三側表面203面向半導體晶粒100的第二側表面103。橋接晶粒200可以與半導體晶粒100間隔開一定距離S。

參照圖2，在橋接晶粒200的第四表面202和半導體晶粒100的第二表面102之間可以存在水平差H。橋接晶粒200可以設置在半導體晶粒100旁邊，使得橋接晶粒200的第四表面202和半導體晶粒100的第二表面102構成台階結構。橋接晶粒200可以比半導體晶粒100薄。與橋接晶粒200的第三表面201和第四表面202之間的距離對應的厚度T1(也被稱為第一厚度)可以小於與半導體晶粒100的第一表面101和第二表面102之間的距離對應的厚度T2(也被稱為第二厚度)。在一實施方式中，橋接晶粒200的厚度T1可以是半導體晶粒100的厚度T2的大致一半。

橋接晶粒200可以包括通孔210，通孔210穿透橋接晶粒200的主 體，以從第三表面201延伸到第四表面202。橋接晶粒200的主體可以包含諸如矽材料這樣的半導體材料。如果橋接晶粒200的主體包含矽材料，則可以使用矽加工技術來形成通孔210。在這種情況下，通孔210可以是具有相對細小直徑D1的直通矽穿孔(TSV)(在本說明書中也被稱為第一直徑)。通孔210可以由導電金屬材料(例如，包括銅材料的金屬材料)形成。

由於與半導體晶粒100的厚度T2相比，橋接晶粒200的厚度T1相對較小，因此通孔210的長度(對應於高度)可以相對短。例如，如果用厚度與半導體晶粒100基本上相同的厚橋接晶粒替換橋接晶粒200，則穿透厚橋接晶粒的通孔的長度可以大於通孔210的長度。然而，根據一實施方式，通孔210可以被形成為穿透比半導體晶粒100薄的橋接晶粒200。因此，通孔210可以被形成為具有相對短的長度。為了形成穿透厚橋接晶粒並具有細小直徑的通孔，可能有必要增大通孔的貫穿的通孔的寬高比。在不增加貫穿的通孔的直徑的情況下增大貫穿的通孔的寬高比可能存在限制。也就是說，如果通孔的長度增大，則通孔的直徑也可以增大。然而，根據所描述的實施方式，橋接晶粒200的厚度T1可以具有相對小的值。因此，穿透橋接晶粒200的通孔210可以被形成為具有相對短的長度，具有細小的直徑D1。因此，能夠增加設置在橋接晶粒200中的通孔210的數目，因為通孔210被形成為具有細小直徑D1。

參照圖2，導電的柱凸塊400可以被設置成從橋接晶粒200的第四表面202突出。導電的柱凸塊400可以分別與通孔210電連接。在平面圖中，導電的柱凸塊400可以被設置成分別與通孔210重疊。導電的柱凸塊400可以從橋接晶粒200的第四表面202突出，使得導電的柱凸塊400中的每一個的第一側表面401的側表面面向半導體晶粒100的第二側表面103的上部。

半導體封裝件10可以包括覆蓋橋接晶粒200的第四表面202的模製層500。模製層500可以被形成為覆蓋橋接晶粒200的第四表面202。模製層500 可以被形成為包圍導電的柱凸塊400的側表面。模製層500可以被形成為直接覆蓋導電的柱凸塊400的第一側表面401。模製層500可以被形成為露出導電的柱凸塊400的頂表面402。導電的柱凸塊400的頂表面402可以與模製層500的頂表面501共面。

其它連接器(未例示)可以附接或連接到導電的柱凸塊400的頂表面402，以將導電的柱凸塊400電連接到另一半導體封裝件或外部裝置。導電的柱凸塊400可以被模製層500包圍。導電的柱凸塊400可以基本上穿透覆蓋橋接晶粒200的第四表面202的模製層500的部分。因此，導電的柱凸塊400可以充當用於將通孔210的電路徑延伸直至模製層500的頂表面501的延伸線。

儘管通孔210之間的空間被填充有諸如矽材料這樣的半導體材料，但是導電的柱凸塊400之間的空間可以被填充有諸如包含環氧樹脂模製化合物(EMC)材料的模製層500這樣的介電層。

由於通孔210穿透包含半導體材料的橋接晶粒200的主體，因此與通孔210穿透絕緣基板的情況相比，通孔210中的每一個的阻抗分量可以增加。另外，如果通孔210被設置在有限的區域或有限的空間中，則通孔210之間的距離可以減小，從而造成由於雜訊信號更頻繁地出現而導致的串擾現象。當半導體封裝件在高頻下操作時，串擾現象會影響半導體封裝件的信號傳輸特性或信號完整性特性。根據所描述的實施方式，柱凸塊400之間的空間可以被填充有介電材料，例如，環氧樹脂模製化合物(EMC)材料。因此，即使通孔210被設置成穿透包含半導體材料的橋接晶粒200，由於存在填充柱凸塊400之間的空間的介電材料(即，模製層500)，也能夠改善對半導體封裝件10的總體串擾現象的抑制。例如，矽材料在室溫且在1.0kHz的頻率下可以具有約11.68的介電常數，而EMC材料在室溫且在1.0kHz的頻率下可以具有約3.7的介電常數。橋接晶粒200和模製層500之間的這種介電常數差異會影響諸如半導體封裝件10的信號傳輸特性或信號完 整性特性這樣的電特性。

柱凸塊400中的每一個可以具有比通孔210中的每一個的第一直徑D1大的第二直徑D2。由於通孔210中的每一個的第一直徑D1小於連接到通孔210的柱凸塊400中的每一個的第二直徑D2，因此通孔210之間的距離可以相對大於柱凸塊400之間的距離。也就是說，柱凸塊400可以被設置成使得柱凸塊400之間的距離小於通孔210之間的距離。例如，相鄰的柱凸塊之間的距離可以小於對應的相鄰通孔之間的距離。另外，柱凸塊400之間的空間可以被填充有介電材料，並且通孔210之間的空間可以被填充有半導體材料。由於通孔210之間的距離可以相對大於柱凸塊400之間的距離，因此能夠減少由於通過相鄰的通孔210傳輸的信號之間的干擾而產生的雜訊。

如上所述，為了減少由於通過相鄰的通孔210傳輸的信號之間的干擾而產生的雜訊，可能有必要增大通孔210之間的距離。為了在不改變通孔210的節距大小的情況下增大通孔210之間的距離，可能需要減小第一直徑D1。為了形成具有與比穿透橋接晶粒200的第二直徑D2小的細小直徑對應的第一直徑D1的通孔210，可能需要減小橋接晶粒200的厚度T1。根據一實施方式，橋接晶粒200可以被設置成具有比半導體晶粒100的厚度T2小的厚度T1。因此，通孔210中的每一個可以被形成為具有直通矽穿孔(TSV)形狀。結果，可以增大通孔210之間的距離，以抑制由於通過相鄰的通孔210傳輸的信號之間的干擾而產生的雜訊。

柱凸塊400中的每一個可以具有包含銅材料的金屬柱的形狀。柱凸塊400的長度L(即，高度)可以小於柱凸塊400的第二直徑D2。例如，柱凸塊400中的每一個的長度L可以為約60微米。柱凸塊400的長度L可以與橋接晶粒200的第一厚度T1大致相同。例如，橋接晶粒200的第一厚度T1可以為約50微米。柱凸塊400中的每一個可以具有約100微米的第二直徑D2。相比之下，通孔210中的 每一個的第一直徑D1可以為約0.5微米。由於柱凸塊400被形成為具有與通孔210相比相對大的直徑(即，第二直徑D2)，因此諸如焊料凸塊這樣的連接器(未例示)可以直接連接到柱凸塊400的各個頂表面402。因此，不需要用於增加連接器(未例示)和柱凸塊400的頂表面402之間的接觸區域的額外導電墊。

模製層500可以延伸以填充半導體晶粒100的第二側表面103和柱凸塊400的第一側表面401之間的空間。模製層500可以延伸以基本上覆蓋半導體晶粒100的第二側表面103的整個部分。模製層500還可以延伸以覆蓋橋接晶粒200的面向半導體晶粒100的第二側表面103的第三側表面203。模製層500還可以延伸以填充半導體晶粒100的第二側表面103和橋接晶粒200的第三側表面203之間的空間。

參照圖2和圖5，模製層500可以被形成為露出半導體晶粒100的第二表面102。半導體晶粒100的第二表面102可以與模製層500的頂表面501共面。也就是說，模製層500的頂表面501可以位於與半導體晶粒100的第二表面102基本上相同的水平處。柱凸塊400的頂表面402可以與半導體晶粒100的第二表面102共面。由於模製層500被形成為露出半導體晶粒100的第二表面102，因此與模製層500被形成為覆蓋半導體晶粒100的整個部分的情況相比，半導體封裝件10的總厚度可以具有減小的厚度。

模製層500可以被形成為露出橋接晶粒200的與半導體晶粒100相對的第四側表面204。可以通過將模製層500形成為露出橋接晶粒200的第四側表面204來提高半導體封裝件10的熱輻射效率。被模製層500露出的橋接晶粒200的第四側表面204和半導體晶粒100的第二表面102可以充當半導體封裝件10的熱輻射路徑。

模製層500可以覆蓋橋接晶粒200的第三側表面203和半導體晶粒100的第二側表面103，並且可以延伸以覆蓋橋接晶粒200的第四表面202和柱凸 塊400的第一側表面401。因此，能夠提高模製層500與橋接晶粒200的接合力，因為柱凸塊400與通孔210結合並且模製層500延伸以包圍柱凸塊400的第一側表面401。

再次參照圖2和圖4，半導體封裝件10還可以包括重分佈線300。重分佈線300可以被設置成將半導體晶粒100電連接到通孔210。重分佈線300中的每一條可以包括將半導體晶粒100的接觸墊110中的一個電連接到通孔210中的任一個的導電圖案。重分佈線300可以被形成為包含諸如鋁(Al)材料、銅(Cu)材料、金(Au)材料等這樣的金屬材料。

重分佈線300中的每一條可以包括墊重疊部分310、延伸線320或330+340以及通孔墊370。延伸線320和330+340可以包括第一延伸線320、第二延伸線330和第三延伸線340。墊重疊部分310可以接合到半導體晶粒100的接觸墊110中的任一個。墊重疊部分310可以與半導體晶粒100的接觸墊110中的一個接觸，以將接觸墊110中的一個電連接到延伸線320、330和340中的任一條。墊重疊部分310可以與半導體晶粒100的接觸墊110中的任一個重疊，以具有墊形狀。重分佈線300的通孔墊370可以被佈置成具有比接觸墊110的節距大小大的節距大小。

通孔墊370可以是與橋接晶粒200的通孔210中的任一個連接的導電圖案。通孔210的第一端可以分別連接到柱凸塊400，並且通孔210的第二端可以分別連接到重分佈線300的通孔墊370。重分佈線300的通孔墊370可以設置在橋接晶粒200的與柱凸塊400相對的第三表面201上，並且柱凸塊400可以設置在橋接晶粒200的與通孔墊370相對的第四表面202上。通孔210可以對應於將通孔墊370電連接到相應的柱凸塊400的導電圖案。通孔墊370可以被設置成在平面圖中與相應的通孔210重疊，並且柱凸塊400可以被設置成在平面圖中與相應的通孔210重疊。因此，當從平面圖觀看時，通孔墊370也可以被設置成分別與柱凸塊 400重疊。通孔墊370可以是具有與柱凸塊400的第二直徑D2基本上相等或大致相同的第三直徑D3的導電圖案。通孔墊370可以具有比通孔210的第一直徑D1大的第三直徑D3。

重分佈線300的通孔墊370可以在橋接晶粒200的第三表面201上被佈置成多行。如圖4的平面圖中例示的，通孔墊370可以包括佈置在第一行的通孔墊371、佈置在第二行的通孔墊372、佈置在第三行的通孔墊373、佈置在第四行的通孔墊375和佈置在第五行的通孔墊377。可以將第一行至第五行順序定位成逐漸遠離半導體晶粒100。如圖4中例示的，通孔墊370可以被佈置成棋盤形狀(即，矩陣形式)。然而，圖4中例示的實施方式可以僅僅是本公開的各個實施方式中的一個。例如，在一些其它實施方式中，當從平面圖觀看時，每行中的通孔墊370可以沿著行方向以Z字形(zigzag)方式佈置。

重分佈線300的第一延伸線320可以對應於將佈置在第一行的通孔墊371電連接到第一組墊重疊部分310的延伸線。也就是說，第一延伸線320可以將佈置在第一行的通孔墊371電連接到第一組接觸墊110。通孔210中的一些可以通過佈置在第一行的通孔墊371、第一延伸線320和第一組墊重疊部分310電連接到半導體晶粒100的接觸墊110中的一些。第一延伸線320可以是從半導體晶粒100的第一表面101跨越模製層500延伸到橋接晶粒200的第三表面201上的導電圖案。

參照圖3和圖4，重分佈線300的第二延伸線330可以對應於將佈置在第二行的通孔墊372電連接到第二組墊重疊部分310的延伸線。也就是說，第二延伸線330可以將佈置在第二行的通孔墊372電連接到第二組接觸墊110。通孔210中的一些可以通過佈置在第二行的通孔墊372、第二延伸線330和第二組墊重疊部分310電連接到半導體晶粒100的接觸墊110中的一些。第二延伸線330可以是從半導體晶粒100的第一表面101跨越模製層500延伸到橋接晶粒200的第三表 面201上的導電圖案。如圖4中例示的，第一延伸線320和第二延伸線330可以交替地設置。

重分佈線300的第三延伸線340可以對應於將佈置在第二行的通孔墊372電連接到佈置在第三行的通孔墊373的延伸線。由於第三延伸線340將佈置在第二行的通孔墊372電連接到佈置在第三行的通孔墊373，因此通孔210當中的與第二行的通孔墊372耦合的第一通孔212可以電連接到通孔210當中的與第三行的通孔墊373耦合的第二通孔213。第三延伸線340可以將第一通孔212電連接到與第一通孔212相鄰的第二通孔213。第三延伸線340可以設置在橋接晶粒200的第三表面201上。

第一通孔212中的一個和第二通孔213中的一個可以通過第三延伸線340中的任一條電連接到第二延伸線330中的任一條。即使通過第一通孔212異常地傳輸信號，信號也可以通過第二通孔213正常地傳輸到第二延伸線330。因此，能夠實現半導體封裝件10中包括的半導體晶粒100的可靠信號路徑。儘管第二延伸線330提供了資料信號路徑，但是第一延伸線320可以被用作包括電力電壓線和接地電壓線的電源線。

佈置在第四行的通孔墊375和佈置在第五行的通孔墊377可以設置在橋接晶粒200的第三表面201上，以充當第一虛設墊。也就是說，第四行中的通孔墊375和第五行中的通孔墊377可以與第一延伸線320、第二延伸線330和第三延伸線340電斷開和隔離。由於第四行中的通孔墊375和第五行中的通孔墊377對應於第一虛設墊，因此與第四行中的通孔墊375和第五行中的通孔墊377連接的通孔210也可以對應於電絕緣的第一虛設通孔215。連接到第一虛設通孔215的柱凸塊400也可以對應於電絕緣的第一虛設柱凸塊413。第一虛設墊、第一虛設通孔215和第一虛設柱凸塊413可以被提供作為冗餘預備構件。

再次參照圖2，半導體封裝件10可以包括介電層390，介電層390 露出通孔墊370而覆蓋第一延伸線320、第二延伸線330和第三延伸線340以及墊重疊部分310，以將延伸線320、330和340彼此電絕緣。介電層390可以被形成為覆蓋半導體晶粒100的第一表面101、橋接晶粒200的第三表面201以及半導體晶粒100和橋接晶粒200之間的模製層500。介電層390可以包括露出通孔墊370的阻焊層。

連接器600可以附接到露出的通孔墊370，以將半導體封裝件10電連接到外部裝置或另一半導體封裝件。可以使用焊料凸塊或焊料球來實現連接器600。

圖6是例示根據實施方式的半導體封裝件11的截面圖。在圖6中，具有與圖1至圖5中例示相同的形狀的構件表示基本上相同的元件。在圖6中，與圖1至圖5中使用的相同的參考標號表示基本上相同的元件。

參照圖6，半導體封裝件11可以包括模製層500-1，模製層500-1具有包括在圖2的半導體封裝件10中的模製層500的擴展形狀。模製層500-1可以包圍柱凸塊400-1的第一側表面401-1，並且可以露出柱凸塊400-1的頂表面402-1。柱凸塊400-1可以穿透模製層500-1，以具有與圖2中例示的柱凸塊400相同的功能。模製層500-1可以覆蓋橋接晶粒200的第四表面202，並且可以延伸以覆蓋橋接晶粒200的與半導體晶粒100相對的第四側表面204。由於模製層500-1覆蓋橋接晶粒200的第四表面202以保護橋接晶粒200，因此橋接晶粒200不會暴露於外部環境。因此，模製層500-1可以抑制因外部環境造成的橋接晶粒200的損壞或者在橋接晶粒200中形成裂縫。另外，模製層500-1可以延伸以覆蓋半導體晶粒100的與接觸墊110相對的第二表面102。

圖7是例示根據實施方式的半導體封裝件12的截面圖。圖8是例示根據實施方式的半導體封裝件12-S的截面圖。圖8中例示的半導體封裝件12-S可以對應於包括垂直堆疊的一對半導體封裝件12的堆疊封裝。在圖7和圖8中，具有 與圖1至圖5中例示相同的形狀的構件表示基本上相同的元件。在圖7和圖8中，與圖1至圖5中使用的相同的參考標號表示基本上相同的元件。

參照圖7，半導體封裝件12可以包括位於半導體晶粒100一側的橋接晶粒200-2。半導體封裝件12還可以包括將橋接晶粒200-2的通孔210電連接到半導體晶粒100的接觸墊110的重分佈線300-2。虛設晶粒250可以位於半導體晶粒100的與橋接晶粒200-2相對的另一側。

與橋接晶粒200-2不同，虛設晶粒250可以沒有通孔。但是，可以在虛設晶粒250上設置第二虛設墊370-5。當連接器600-2附接到與穿透橋接晶粒200-2的主體的通孔210連接的通孔墊370-2時，虛設連接器600-5可以附接到第二虛設墊370-5。第二虛設墊370-5可以與半導體晶粒100電絕緣。設置在虛設晶粒250上的第二虛設柱凸塊400-5也可以與半導體晶粒100電絕緣。

虛設晶粒250可以對應於具有小於橋接晶粒200-2的寬度W1的寬度W2的半導體晶粒。因此，與虛設晶粒250具有與橋接晶粒200-2相同的寬度的情況相比，能夠減小半導體封裝件12的總寬度W3。在平面圖中，虛設晶粒250和橋接晶粒200-2可以在垂直於寬度方向的方向上具有基本上相同的長度。在其它實施方式中，虛設晶粒250可以具有與橋接晶粒200-2基本上相同的大小。另選地，虛設晶粒250的大小可以是與橋接晶粒200-2大致相同的大小。

參照圖7和圖8，由於虛設晶粒250和橋接晶粒200-2分別位於半導體晶粒100的兩側，因此半導體封裝件12可以由於虛設晶粒250的凸塊連接結構而具有穩定的結構。因此，當具有與半導體封裝件12相同配置的第一子封裝件12-1和具有與半導體封裝件12相同配置的第二子封裝件12-2垂直地堆疊以提供半導體封裝件12-S時，半導體封裝件12-S可以被很好地平衡。

第一子封裝件12-1和第二子封裝件12-2可以彼此物理地接合，並且可以通過連接器600-2彼此電連接。在這種情況下，設置在第一子封裝件12-1 的虛設晶粒250-1上的第二虛設柱凸塊400-5可以使用虛設連接器600-5接合到設置在第二子封裝件12-2的虛設晶粒250-2上的第二虛設墊370-5。虛設連接器600-5、第二虛設柱凸塊400-5、第二虛設墊370-5以及虛設晶粒250-1和250-2可以充當用於防止第二子封裝件12-2傾斜的平衡件。也就是說，可以引入虛設連接器600-5、第二虛設柱凸塊400-5、第二虛設墊370-5以及虛設晶粒250-1和250-2，以在第二子封裝件12-2堆疊在第一子封裝件12-1上時保持平衡。因此，虛設連接器600-5、第二虛設柱凸塊400-5、第二虛設墊370-5以及虛設晶粒250-1和250-2可以提供半導體封裝件12-S的對稱結構，以防止由於半導體封裝件12-S的不對稱結構而產生半導體封裝件12-S的物理缺陷。

圖9是例示根據實施方式的半導體封裝件13的截面圖。在圖9中，具有與圖1至圖5中例示相同的形狀的構件表示基本上相同的元件。在圖9中，與圖1至圖5中使用的相同的參考標號表示基本上相同的元件。

參照圖9，半導體封裝件13可以被配置為包括垂直堆疊在封裝基板700上的多個子封裝件(即，第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4)。封裝基板700可以包括具有電路互連線的互連結構層，例如，印刷電路板(PCB)或中介層。雖然圖9例示了半導體封裝件13包括第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4的示例，但是可以根據各個實施方式將子封裝件的數目設置成不同。外部連接器750可以附接到封裝基板700，以將半導體封裝件13電連接到另一電子系統。

第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4中的每一個可以具有與參照圖1至圖5描述的半導體封裝件10基本上相同的配置。第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4中的每一個可以被配置為包括半導體晶粒100、分別設置在半導體晶粒100兩側的一對橋接晶粒200、柱凸塊400、模製層500(下文中，被稱為 第一模製層)和重分佈線300。第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4可以通過連接器600彼此電連接。連接器600可以將上子封裝件(例如，第二子封裝件10-2)的通孔墊370電連接到下子封裝件(例如，第一子封裝件10-1)的柱凸塊400。連接器600可以直接接合到下子封裝件(例如，第一子封裝件10-1)的柱凸塊400。柱凸塊400中的每一個的頂表面402可以具有足以與連接器600中的任一個接觸的面積。因此，在柱凸塊400上可以不需要額外的導電墊。

半導體封裝件13還可以包括覆蓋並保護第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4的堆疊結構的第二模製層500-3。第二模製層500-3可以延伸以填充第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4之間的空間。第二模製層500-3可以包含諸如環氧樹脂模製化合物(EMC)材料這樣的包封材料。

圖9中的半導體封裝件13例示了圖1的半導體封裝件10被用在模組封裝中或者用作堆疊封裝中的能夠堆疊的子封裝件的示例。半導體封裝件(圖1中的10)的橋接晶粒(圖1中的200)可以提供用於將垂直堆疊的第一子封裝件10-1、第二子封裝件10-2、第三子封裝件10-3和第四子封裝件10-4彼此電連接的垂直互連結構。圖6或圖7中例示的半導體封裝件11或12也可以被用作構成諸如圖9中的半導體封裝件13這樣的堆疊封裝的子封裝件。

如上所述，圖9中的半導體封裝件13可以採用圖1的半導體封裝件10作為垂直堆疊以構成半導體封裝件13的子封裝件中的每一個。因此，半導體封裝件13可以提供具有大容量的緊湊封裝。

根據各個實施方式，半導體封裝件10可以被設置成包括半導體晶粒100和與半導體晶粒100間隔開的橋接晶粒200。另外，包括半導體晶粒100和與半導體晶粒100間隔開的橋接晶粒200的半導體封裝件10可以被用作垂直堆疊的 多個子封裝件中的每一個，以提供與堆疊封裝對應的半導體封裝件13。

圖10是例示根據實施方式的半導體封裝件的第一子封裝件1010的截面圖。

參照圖10，根據實施方式，第一子封裝件1010可以是半導體封裝件的單元組件。單元組件(例如第一子封裝件1010)可以重複並且垂直地堆疊以形成半導體封裝件。第一子封裝件1010可以被配置為包括第一重分佈線結構1100、第一半導體晶粒1200、第一橋接晶粒1300和第一模製層1400。在以下描述中，術語“第一”、“第二”等僅用於區分一個元件與另一元件，而不用於表示元件的特定順序。

第一半導體晶粒1200可以設置在第一重分佈線結構1100上。第一重分佈線結構1100可以包括頂表面1102和底表面1101，這兩個表面彼此相對。第一半導體晶粒1200也可以包括彼此相對的底表面1201和頂表面1202。第一半導體晶粒1200可以安裝在第一重分佈線結構1100上，使得第一半導體晶粒1200的底表面1201面對第一重分佈線結構1100的頂表面1102。第一半導體晶粒1200可以電連接到第一重分佈線結構1100。

第一橋接晶粒1300可以設置在第一重分佈線結構1100上。第一橋接晶粒1300可以設置成與第一半導體晶粒1200橫向間隔開。在這種情況下，第一橋接晶粒1300可以分別設置在第一半導體晶粒1200的兩側。當從平面圖觀察時，第一重分佈線結構1100可以延伸為具有從第一半導體晶粒1200的側表面橫向突出的延伸部。第一橋接晶粒1300可設置在第一重分佈線結構1100的延伸部上。

可以形成第一模製層1400以覆蓋第一重分佈線結構1100的頂表面1102的部分。第一模製層1400可以延伸以與第一重分佈線結構1100的頂表面1102接觸。第一模製層1400可以固定第一半導體晶粒1200和第一橋接晶粒1300。第一模製層1400可以延伸以部分地覆蓋第一半導體晶粒1200的側表面1203。第 一模製層1400可以圍繞第一半導體晶粒1200的側表面1203。

第一模製層1400可以被設置成露出第一半導體晶粒1200的側表面1203的上部1203U。第一模製層1400可以被設置為露出第一半導體晶粒1200的頂表面1202。因為第一模製層1400被設置成露出第一半導體晶粒1200的側表面1203的上部1203U和第一半導體晶粒1200的頂表面1202的整個部分，所以由第一半導體晶粒1200的工作產生的熱量可以更容易地從第一半導體晶粒1200朝向第一半導體晶粒1200的外部區域散發。因此，可以抑制或防止由於被局限在第一半導體晶粒1200中的熱量所引起的第一半導體晶粒1200的性能劣化。

第一模製層1400可以延伸以填充第一半導體晶粒1200與第一橋接晶粒1300之間的空間。第一模製層1400可以延伸為部分地圍繞第一橋接晶粒1300的側表面。

第一模製層1400可以被形成為包括各種類型的囊封材料中的一種或者各種類型的介電材料中的任一種。例如，第一模製層1400可以使用模製製程利用環氧樹脂模製化合物(EMC)材料形成。在形成EMC層以覆蓋第一半導體晶粒1200和第一橋接晶粒1300之後，可以使EMC層凹入(recessed)以露出第一半導體晶粒1200的頂表面1202。

可以通過部分地蝕刻覆蓋第一半導體晶粒1200和第一橋接晶粒1300的EMC層而使EMC層凹入，從而露出第一半導體晶粒1200的側表面1203的上部1203U。第一模製層1400可以凹入以露出被包括在每一個第一橋接晶粒1300中的第一柱凸塊1340的頂表面1340U。

與印刷電路板(PCB)或矽中介層(interposer)不同，第一重分佈線結構1100可以直接接觸第一半導體晶粒1200、第一橋接晶粒1300和第一模製層1400。第一重分佈線結構1100可以具有多層結構，該多層結構包括第一介電層1110、第二介電層1120和設置在第一介電層1110和第二介電層1120之間的第一 重分佈線圖案1130。

整合有第一介電層1110、第一重分佈線圖案1130和第二介電層1120的結構(即，第一重分佈線結構1100)可以與包括第一半導體晶粒1200、第一橋接晶粒1300和第一模製層1400的結構的底表面直接接觸。這樣，由於第一重分佈線結構1100具有堆疊結構，所以與第一重分佈線結構1100由PCB或中介層代替的情況相比，第一子封裝件1010可以具有相對較薄的結構。

第一重分佈線結構1100可以用作將第一半導體晶粒1200電連接到第一橋接晶粒1300的互連結構。第一重分佈線結構1100的第一重分佈線圖案1130可以是用於將第一半導體晶粒1200的第一連接墊1210電連接到第一橋接晶粒1300的第一通孔墊1320的導電圖案。第一半導體晶粒1200的第一連接墊1210可以是設置在第一半導體晶粒1200的底表面1201上的電連接端子。第一橋接晶粒1300的第一通孔墊1320可以是設置在第一橋接晶粒1300的底表面(即，第一橋接晶粒1300的第一主體1310的底表面1311)上的電連接端子。

第一重分佈線圖案1130的第一端可以接合到第一連接墊1210，並且第一重分佈線圖案1130的第二端可以接合到第一通孔墊1320。可以通過在第一介電層1110上沉積導電材料並且通過利用蝕刻製程圖案化導電材料來形成第一重分佈線圖案1130。另選地，可以通過電鍍製程來形成第一重分佈線圖案1130。第一重分佈線圖案1130可以被形成為包括諸如銅層的金屬層。

第一重分佈線結構1100還可以用作用於將第一半導體晶粒1200電連接到外部裝置、外部基板或外部模組的互連結構。外部連接器1500可以電連接到第一重分佈線結構1100的第一重分佈線圖案1130。外部連接器1500可以是焊料球。

圖11是例示圖1的第一子封裝件1010的平面圖。圖10是沿圖11的線X-X'截取的截面圖。圖11對應於第一半導體晶粒1200、第一橋接晶粒1300和第 一模製層1400的仰視圖。

參照圖10和圖11，附加的第一半導體晶粒1200-1可以設置成與第一半導體晶粒1200間隔開。在這種情況下，還可以分別在附加的第一半導體晶粒1200-1的兩側設置兩個附加的第一橋接晶粒1300。每一個第一橋接晶粒1300可以包括多個第一通孔1330，並且第一通孔墊1320可以連接到相應的第一通孔1330。

圖12是例示被包括在根據實施方式的半導體封裝件中的第一橋接晶粒1300的截面圖。

參照圖10和圖12，第一橋接晶粒1300可以被配置為包括第一主體1310、第一通孔墊1320、第一通孔1330和第一柱凸塊1340。第一主體1310可以是具有彼此相對的底表面1311和頂表面1312的基板。第一主體1310可以是例如矽基板的半導體基板。在一些其它實施方式中，第一主體1310可以是介電基板。當第一主體1310是矽基板時，使用半導體製程形成第一通孔1330可能是有利的。

第一通孔1330可以垂直穿透第一主體1310。也就是說，第一通孔1330可以從第一主體1310的底表面1311延伸到第一主體1310的頂表面1312。在形成第一通孔1330時，可以使用一些半導體製程(包括應用於矽晶圓的光微影製程)。

因此，第一通孔1330可以是具有細小直徑D11的直通矽穿孔(TSV)。第一通孔1330可以包括銅層。與模塑通孔(TMV)相比，TSV可以具有相對較小的直徑。因此，可以增加在有限區域中形成的第一通孔1330的數量。因為TMV的直徑大於TSV的直徑，所以與TSV相反，可能難以在有限區域內密集地形成TMV。

如上所述，可以使用TSV技術形成第一通孔1330。因此，可以在第一主體1310的有限區域中形成第一通孔1330，使得第一通孔1330對應於第一橋接晶粒1300的許多輸入/輸出(I/O)端子和電源/接地端子。

如果第一通孔1330的直徑D11減小，則第一通孔1330的長度L也可能減小。第一主體1310可以被配置為包括第一通孔1330基本穿透的芯部1315和覆蓋芯部1315的第三介電層1316。第三介電層1316可以是使第一通孔墊1320彼此電隔離和絕緣的介電層。芯部1315可以是矽基板。第一通孔墊1320可以是將第一通孔1330連接到第一重分佈線結構(圖10的1100)的第一重分佈線圖案(圖10的1130)的連接元件。

第一通孔1330可以被形成為具有對應於芯部1315的厚度T12-1的長度L，並且芯部1315的厚度T12-1可以小於第一主體1310的厚度T12。在這種情況下，由於其中形成每一個第一通孔1330的通孔的寬高比的限制，在減小第一橋接晶粒1300中的第一通孔1330的直徑D11方面可能存在限制。為了減小第一橋接晶粒1300中的第一通孔1330的直徑D11，可能需要減小第一主體1310的厚度T12或芯部1315的厚度T12-1以克服形成每一個第一通孔1330的通孔的寬高比的限制。如果第一主體1310的厚度T12變得小於第一半導體晶粒1200的厚度(圖10的T11)，則也可以減小第一通孔1330的直徑D11。因此，可以增加形成在第一主體1310中的第一通孔1330的數量。

第一橋接晶粒1300的第一通孔墊1320可以設置在第一橋接晶粒1300的底表面(即，第一主體1310的底表面1311)上，以連接到第一通孔1330。第一通孔墊1320可以是被設置成與第一通孔1330重疊的電連接端子。

第一柱凸塊1340可以連接到第一通孔1330。第一柱凸塊1340可以設置在第一通孔1330的與第一通孔墊1320相對的頂表面上。第一柱凸塊1340可以被設置成從第一主體1310的頂表面1312突出。第一柱凸塊1340可以具有直徑D12，直徑D12大於第一通孔1330的直徑D11。第一柱凸塊1340可以具有對應於距第一主體1310的頂表面1312的厚度T13的垂直高度，以補償第一主體1310的厚度T12。

結果，第一橋接晶粒1300可以具有對應於第一主體1310的厚度T12和第一柱凸塊1340的厚度T13之和的第一高度H11。由於第一柱凸塊1340的存在，可以相對減小第一主體1310的厚度T12而不減小第一橋接晶粒1300的第一高度H11。因此，可以進一步減小第一通孔1330的直徑D11，以增加形成在第一主體1310的有限區域中的第一通孔1330的數量。

再次參照圖10，第一橋接晶粒1300可以具有第一高度H11，並且可以設置在第一重分佈線結構1100上。第一高度H11可以對應於第一重分佈線結構1100的頂表面1102的水平與第一柱凸塊1340的頂表面1340U的水平之間的距離。第一半導體晶粒1200可以具有第二高度H12，並且可以被設置在第一橋接晶粒1300之間。第二高度H12可以對應於第一重分佈線結構1100的頂表面1102的水平與第一半導體晶粒1200的頂表面1202的水平之間的距離。第一橋接晶粒1300的第一高度H11可以小於第一半導體晶粒1200的第二高度H12。因此，在第一橋接晶粒1300和第一半導體晶粒1200之間可以存在水平差H13。因為第一橋接晶粒1300的第一高度H11小於第一半導體晶粒1200的第二高度H12，所以可以存在水平差H13。第一柱凸塊1340的頂表面1340U可以位於比第一半導體晶粒1200的頂表面1202的水平低水平差H13的水平處。

因為在第一橋接晶粒1300和第一半導體晶粒1200之間存在水平差H13，所以第一子封裝件1010可以具有中間部分1010H和凹入邊緣部分1010R，凹入邊緣部分1010R的頂表面低於中間部分1010H的頂表面。因此，由於水平差H13，第一子封裝件1010的中間部分1010H和凹入邊緣部分1010R可以提供台階結構。

第一子封裝件1010的中間部分1010H可以是設置有第一半導體晶粒1200的區域。第一子封裝件1010的頂表面可以對應於第一半導體晶粒1200的頂表面1202。第一子封裝件1010的凹入邊緣部分1010R可以是設置有第一橋接 晶粒1300的區域。第一子封裝件1010的凹入邊緣部分1010R的頂表面可以包括第一柱凸塊1340的頂表面1340U和第一模製層1400的頂表面。第一柱凸塊1340的頂表面1340U可以在第一模製層1400的頂表面處露出。第一模製層1400可以被設置成圍繞第一柱凸塊1340的側表面並且覆蓋第一主體1310。

圖13是例示根據實施方式的半導體封裝件的第二子封裝件1020的截面圖。

參照圖13，第二子封裝件1020可以被配置成與圖10所示的第一子封裝件1010具有基本相同的形狀。第二子封裝件1020可以被配置為與圖10所示的第一子封裝件1010包括基本相同的元件。第二子封裝件1020可以與圖10所示的第一子封裝件1010具有基本相同的結構。第二子封裝件1020可以被配置為包括第二重分佈線結構S1100、第二半導體晶粒S1200、第二橋接晶粒S1300和第二模製層S1400。

第二橋接晶粒S1300可以具有第四高度H14並且可以設置在第二重分佈線結構S1100上。第四高度H14可以對應於第二重分佈線結構S1100的頂表面S1102的水平與第二橋接晶粒S1300中的第二柱凸塊S1340的頂表面S1340U的水平之間的距離。第二半導體晶粒S1200可以具有第五高度H15，並且可以設置在第二橋接晶粒S1300之間。第五高度H15可以對應於第二重分佈線結構S1100的頂表面S1102的水平與第二半導體晶粒S1200的頂表面S1202的水平之間的距離。第一橋接晶粒S1300的第四高度H14可以小於第二半導體晶粒S1200的第五高度H15。因此，在第二橋接晶粒S1300和第二半導體晶粒S1200之間可以存在水平差H16。因為第二橋接晶粒S1300的第四高度H14小於第二半導體晶粒S1200的第五高度H15，所以可以存在水平差H16。

因為在第二橋接晶粒S1300與第二半導體晶粒S1200之間存在水平差H16，所以第二子封裝件1020可具有中間部分1020H和凹入邊緣部分1020R， 凹入邊緣部分1020R的頂表面低於中間部分1020H的頂表面。因此，由於水平差H16，第二子封裝件1020的中間部分1020H和凹入邊緣部分1020R可以提供台階結構。

每一個第二橋接晶粒S1300可以被配置為包括第二主體S1310、第二通孔墊S1320、第二通孔S1330和第二柱凸塊S1340。第二模製層S1400可以圍繞第二橋接晶粒S1300的側表面和第二半導體晶粒S1200的側表面以露出第二柱凸塊S1340的頂表面S1340U。第二重分佈線結構S1100可以包括第二重分佈線圖案S1130、第三介電層S1110和第四介電層S1120。第三介電層S1110和第四介電層S1120可以被設置為使第二重分佈線圖案S1130彼此電隔離和絕緣。

第二重分佈線結構S1100可以用作將第二半導體晶粒S1200電連接到第一半導體晶粒(圖10的1200)、第一橋接晶粒(圖10的1300)或外部裝置的互連結構。垂直連接器S1500可以電連接到第二重分佈線結構S1100的第二重分佈線圖案S1130。垂直連接器S1500可用作將上部元件連接到位於上部元件下方的下部元件的連接構件。垂直連接器S1500可以是焊料球或導電凸塊。

圖14是例示根據實施方式的半導體封裝件1030的截面圖。圖15是被包括在圖14的半導體封裝件1030中的第一橋接晶粒1300和第二橋接晶粒S1300的放大圖。

參照圖14，半導體封裝件1030可以被配置為包括依次堆疊的第一子封裝件1010和第二子封裝件1020。第二子封裝件1020可以垂直堆疊在第一子封裝件1010上。第二子封裝件1020的底表面可以與第一子封裝件1010的頂表面直接接觸。第二子封裝件1020的底表面可以對應於第二重分佈線結構S1100的底表面S1121。第一子封裝件1010的頂表面可以對應於第一半導體晶粒1200的頂表面1202。因此，第二重分佈線結構S1100的底表面S1121可以與第一半導體晶粒1200的頂表面1202直接接觸。第一子封裝件1010的中間部分1010H的頂表面可以 與第二子封裝件1020的對應於第二重分佈線結構S1100的底表面S1121的底表面直接接觸。

因為第二子封裝件1020的底表面與第一子封裝件1010的頂表面1202直接接觸，所以可以最小化第一子封裝件1010和第二子封裝件1020的總厚度(即，半導體封裝件1030的厚度T14)。也就是說，與其中第一子封裝件和第二子封裝件堆疊成彼此垂直間隔開的比較例相比，包括彼此垂直接觸的第一子封裝件1010和第二子封裝件1020的半導體封裝件1030的厚度T14可以減小。

參照圖14和圖15，在半導體封裝件1030中，第二子封裝件1020的凹入邊緣部分1020R可以對應於從第二半導體晶粒S1200橫向突出以與第一子封裝件1010的凹入邊緣部分1010R垂直重疊的部分。在下文中，第二子封裝件1020的凹入邊緣部分1020R可以被稱為第二子封裝件1020的突出部。第二子封裝件1020的突出部1020R可以突出為位於第一子封裝件1010的凹入邊緣部分1010R上方。第二子封裝件1020的突出部1020R可以包括第二重分佈線結構S1100的突出部。第二重分佈線結構S1100的突出部可以不突出為與第一半導體晶粒1200垂直重疊。

第二子封裝件1020的突出部1020R可以與第一子封裝件1010的凹入邊緣部分1010R垂直地間隔開。第一子封裝件1010可以具有中間部分1010H和低於中間部分1010H的凹入邊緣部分1010R，從而提供台階結構。因此，與第一子封裝件1010接觸的對應於第二子封裝件1020的邊緣部分的突出部1020R可以從第二半導體晶粒S1200橫向突出以作為懸垂部。

垂直連接器S1500可以設置在第二子封裝件1020的突出部1020R和第一子封裝件1010的凹入邊緣部分1010R之間。垂直連接器S1500可以設置在第一子封裝件1010的凹入邊緣部分1010R上以支撐第二子封裝件1020的突出部1020R。

垂直連接器S1500可以具有第三高度CH。第三高度CH可以對應於第一子封裝件1010的凹入邊緣部分1010R的頂表面的水平與第二重分佈線結構S1100的底表面S1121(即，第二子封裝件1020的底表面)的水平之間的距離。垂直連接器S1500的第三高度CH可以具有用於補償與第二子封裝件1020的突出部1020R與第一子封裝件1010的凹入邊緣部分1010R之間的距離相對應的水平差H13的適當值。因為垂直連接器S1500補償水平差H13，所以垂直連接器S1500的第三高度CH可以對應於第一橋接晶粒1300的第一高度H11與第一半導體晶粒1200的第二高度H12之差。

垂直連接器S1500可以將第一子封裝件1010的第一橋接晶粒1300的第一柱凸塊1340電連接到第二子封裝件1020的第二重分佈線結構S1100的第二重分佈線圖案S1130。結果，垂直連接器S1500可以提供將第一子封裝件1010電連接到第二子封裝件1020的垂直路徑。垂直連接器S1500可以將第一半導體晶粒1200和第二半導體晶粒S1200彼此電連接。垂直連接器S1500可以位於第一子封裝件1010的凹入邊緣部分1010R上。因此，第一半導體晶粒1200的側表面1203的上部1203U可以面對垂直連接器S1500的側表面S1503。

再次參照圖14和圖15，因為第一子封裝件1010包括中間部分1010H和比中間部分1010H低的凹入邊緣部分1010R以提供台階結構，所以凹入邊緣部分1010R上的垂直連接器S1500可以從第一子封裝件1010的頂表面1202的水平沿向下方向延伸。因此，第二子封裝件1020的底表面可以與第一子封裝件1010的頂表面1202接觸。在比較例中，如果對應於第一子封裝件1010的第一子封裝件具有平坦頂表面而沒有任何台階結構，則對應於垂直連接器S1500的垂直連接器可能被設置成從第一子封裝件的平坦頂表面突出。在這種情況下，對應於第二子封裝件1020的第二子封裝件可能以垂直連接器的高度而與第一子封裝件垂直地間隔開。因此，根據比較例的包括通過垂直連接器彼此垂直地間隔開的第一 子封裝件和第二子封裝件的半導體封裝件可能具有大於圖14所示的半導體封裝件1030的厚度T14的厚度。也就是說，圖14所示的半導體封裝件1030的厚度T14可以小於根據比較例的半導體封裝件的厚度。因此，本實施方式可以提供薄而且緊湊的半導體封裝件。

圖16是例示根據實施方式的半導體封裝件1040的截面圖。

參照圖16，半導體封裝件1040還可以包括有機材料層1600，其設置在第一子封裝件1010的頂表面1202和第二子封裝件1020的底表面(即，與半導體封裝件1030相比的，第二重分佈線結構S1100的底表面S1121)之間。有機材料層1600可以是膜狀層。有機材料層1600可以是將第二子封裝件1020附接到第一子封裝件1010的黏合劑層。充當黏合劑層的有機材料層1600可以將第二子封裝件1020固定到第一子封裝件1010，以防止或抑制第二子封裝件1020的任何不期望的位置變化。

圖17是例示包括採用至少一個根據本公開的實施方式的半導體封裝件的記憶卡7800的電子系統的方塊圖。記憶卡7800可以包括諸如非揮發性記憶體裝置這樣的記憶體7810和記憶體控制器7820。記憶體7810和記憶體控制器7820可以存儲資料或者讀出已存儲的資料。記憶體7810和記憶體控制器7820中的至少一個可以包括至少一個根據本公開的實施方式的半導體封裝件。

記憶體7810可以包括根據本公開的實施方式製造的非揮發性存儲裝置。記憶體控制器7820可以控制記憶體7810，使得響應於來自主機7830的讀/寫請求而讀出已存儲的資料或者存儲資料。

圖18是例示包括根據本公開的實施方式的至少一個半導體封裝件的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可以通過提供資料移動的路徑的匯流排8715彼此耦合。

在一實施方式中，控制器8711可以包括一個或更多個微處理器、數位信號處理器、微控制器和/或能夠執行與這些組件相同的功能的邏輯器件。控制器8711或記憶體8713可以包括根據本公開的實施方式的一個或更多個半導體封裝件。輸入/輸出裝置8712可以包括從小鍵盤、鍵盤、顯示裝置、觸摸面板等當中選擇的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可以存儲將由控制器8711執行的資料和/或命令等。

記憶體8713可以包括諸如DRAM這樣的揮發性存儲裝置和/或諸如快閃記憶體這樣的非揮發性存儲裝置。例如，可以將快閃記憶體安裝到諸如移動終端或桌上型電腦這樣的信息處理系統。快閃記憶體可以構成固態硬碟(SSD)。在這種情況下，電子系統8710可以將大量資料穩定地存儲在快閃記憶體系統中。

電子系統8710還可以包括介面8714，介面8714被配置為向通信網絡發送資料和從通信網絡接收資料。介面8714可以是有線或無線類型。例如，介面8714可以包括天線或者有線或無線收發器。

電子系統8710可以被實現為移動系統、個人電腦、工業電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、便攜式電腦、平板電腦、行動電話、智慧型手機、無線電話、膝上型電腦、記憶卡、數位音樂系統和信息發送/接收系統中的任一個。

如果電子系統8710是能夠執行無線通信的設備，則電子系統8710可以用於使用分碼多工存取(CDMA)、全球移動通信系統(GSM)、北美數位行動電話(NADC)、強化分時多工存取(E-TDMA)、寬頻分碼多工存取(WCDMA)、CDMA2000、長期演進技術(LTE)或無線寬頻網際網路(WiBro)的技術的通信系統。

已經出於例示目的公開了本公開的實施方式。本領域的技術人員 將領會的是，能夠在不脫離本公開和所附的請求項的範圍和精神的情況下進行各種修改、添加和替換。

CH:高度

H12:高度

T14:厚度

S1100:重分佈線結構

S1121:底表面

S1130:重分佈線圖案

S1200:半導體晶粒

S1300:橋接晶粒

S1500:垂直連接器

S1503:側表面

1010:子封裝件

1010H:中間部分

1010R:凹入邊緣部分

1020:子封裝件

1020R:凹入邊緣部分/突出部

1030:半導體封裝件

1100:重分佈線結構

1200:半導體晶粒

1202:頂表面

1203:側表面

1203U:上部

1300:橋接晶粒

1340:柱凸塊

Claims (19)

1. 一種半導體封裝件，所述半導體封裝件包括：第一半導體晶粒，所述第一半導體晶粒設置在第一重分佈線結構上；第一橋接晶粒，所述第一橋接晶粒設置在所述第一重分佈線結構上以提供所述第一半導體晶粒和所述第一橋接晶粒之間的水平差，所述第一橋接晶粒的高度小於所述第一半導體晶粒的高度；第二重分佈線結構，所述第二重分佈線結構堆疊在所述第一半導體晶粒上，其中，所述第二重分佈線結構被設置成具有突出部，當從平面圖觀察時，所述突出部從所述第一半導體晶粒的側表面橫向突出；第二半導體晶粒，所述第二半導體晶粒設置在所述第二重分佈線結構上；以及垂直連接器，所述垂直連接器設置在所述第一橋接晶粒與所述第二重分佈線結構的所述突出部之間以支撐所述突出部，其中，所述第一橋接晶粒包括第一通孔，其中所述第二重分佈線結構包括：重分佈線圖案；以及介電層；且其中所述介電層與所述第一半導體晶粒的頂表面接觸，使得所述重分佈線圖案與所述第一半導體晶粒隔離。
2. 根據請求項1所述的半導體封裝件，其中，所述第一橋接晶粒包括：第一主體，所述第一通孔垂直穿過所述第一主體；以及第一柱凸塊，所述第一柱凸塊設置在所述第一主體上以從所述第一主體向上突出，並且所述第一柱凸塊電連接到所述第一通孔； 其中，所述垂直連接器將所述第一柱凸塊電連接到所述第二重分佈線結構的所述突出部。
3. 根據請求項2所述的半導體封裝件，其中，由於從所述第一重分佈線結構到所述第一柱凸塊的頂表面的水平的第一高度小於從所述第一重分佈線結構到所述第一半導體晶粒的所述頂表面的水平的第二高度，所以存在所述水平差。
4. 根據請求項3所述的半導體封裝件，其中，所述垂直連接器具有與所述第一高度和所述第二高度之差相對應的第三高度。
5. 根據請求項4所述的半導體封裝件，其中，所述垂直連接器包括焊料球。
6. 根據請求項2所述的半導體封裝件，所述半導體封裝件還包括圍繞所述第一橋接晶粒和所述第一半導體晶粒的第一模製層，其中，所述第一模製層圍繞所述第一柱凸塊並且覆蓋所述第一橋接晶粒的所述第一主體。
7. 根據請求項6所述的半導體封裝件，其中，所述第一模製層被設置成露出所述第一半導體晶粒的側表面的上部和所述第一半導體晶粒的所述頂表面。
8. 根據請求項2所述的半導體封裝件，其中，所述第一柱凸塊具有大於所述第一通孔的第一直徑的第二直徑。
9. 根據請求項1所述的半導體封裝件，其中，所述垂直連接器被設置為使得所述第一半導體晶粒的側表面面向所述垂直連接器的側表面。
10. 根據請求項1所述的半導體封裝件，所述半導體封裝件還包括有機材料層，所述有機材料層設置在所述第一半導體晶粒的所述頂表面與所述第二重分佈線結構的所述底表面之間。
11. 根據請求項1所述的半導體封裝件，所述半導體封裝件還包括：第二橋接晶粒，所述第二橋接晶粒設置在所述第二重分佈線結構上，提供與所述第二半導體晶粒之間的水平差，並且所述第二橋接晶粒的高度小於所述第二半導體晶粒的高度，其中，所述第二橋接晶粒包括第二通孔和第二柱凸塊；以及第二模製層，所述第二模製層圍繞所述第二橋接晶粒和所述第二半導體晶粒以露出所述第二柱凸塊的頂表面。
12. 一種半導體封裝件，所述半導體封裝件包括：第一子封裝件，所述第一子封裝件包括中間部分和凹入邊緣部分，所述凹入邊緣部分的頂表面低於所述中間部分的頂表面；第二子封裝件，所述第二子封裝件堆疊在所述第一子封裝件上以使得所述第二子封裝件的底表面與所述第一子封裝件的所述中間部分的頂表面接觸，其中，所述第二子封裝件具有與所述第一子封裝件的所述凹入邊緣部分垂直間隔開的突出部；以及垂直連接器，所述垂直連接器設置在所述凹入邊緣部分上以支撐所述第二子封裝件的所述突出部，其中，所述第一子封裝件包括：第一重分佈線結構；第一半導體晶粒，所述第一半導體晶粒設置在所述第一重分佈線結構上；第一橋接晶粒，所述第一橋接晶粒設置在所述第一重分佈線結構上以提供所述第一半導體晶粒和所述第一橋接晶粒之間的水平差，所述第一橋接晶粒的高度小於所述第一半導體晶粒的高度，其中，所述第一橋接晶粒包括第一通孔和第一柱凸塊；以及 第一模製層，所述第一模製層圍繞所述第一橋接晶粒和所述第一半導體晶粒以露出所述第一柱凸塊的頂表面，其中，所述垂直連接器連接到所述第一柱凸塊，其中，所述第二子封裝件包括：第二重分佈線結構；以及第二半導體晶粒，所述第二半導體晶粒設置在所述第二重分佈線結構上，其中所述第二重分佈線結構包括：重分佈線圖案；以及介電層；且其中所述介電層與所述第一半導體晶粒的頂表面接觸，使得所述重分佈線圖案與所述第一半導體晶粒隔離。
13. 根據請求項12所述的半導體封裝件，其中，由於從所述第一重分佈線結構到所述第一柱凸塊的頂表面的水平的第一高度小於從所述第一重分佈線結構到所述第一半導體晶粒的所述頂表面的水平的第二高度，所以存在所述水平差。
14. 根據請求項13所述的半導體封裝件，其中，所述垂直連接器具有與所述第一高度和所述第二高度之差相對應的第三高度。
15. 根據請求項12所述的半導體封裝件，其中，所述第一重分佈線結構包括：重分佈線圖案，所述重分佈線圖案將所述第一半導體晶粒電連接到所述第一通孔；以及介電層，所述介電層隔離所述重分佈線圖案。
16. 根據請求項12所述的半導體封裝件，其中，所述垂直連接器設置 成使所述第一半導體晶粒的側表面面向所述垂直連接器的側表面。
17. 根據請求項12所述的半導體封裝件，所述半導體封裝件還包括有機材料層，所述有機材料層設置在所述第一子封裝件的所述頂表面與所述第二子封裝件的所述底表面之間。
18. 根據請求項12所述的半導體封裝件，其中，所述第二子封裝件還包括：第二橋接晶粒，所述第二橋接晶粒設置在所述第二重分佈線結構上，提供與所述第二半導體晶粒之間的水平差，並且所述第二橋接晶粒的高度小於所述第二半導體晶粒的高度，其中，所述第二橋接晶粒包括第二通孔和第二柱凸塊；以及第二模製層，所述第二模製層圍繞所述第二橋接晶粒和所述第二半導體晶粒以露出所述第二柱凸塊的頂表面。
19. 根據請求項12所述的半導體封裝件，其中，所述第二子封裝件與所述第一子封裝件具有基本相同的結構。

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