TWI778197B - 包括橋接晶粒的堆疊封裝 - Google Patents

包括橋接晶粒的堆疊封裝 Download PDF

Info

Publication number
TWI778197B
TWI778197B TW107145890A TW107145890A TWI778197B TW I778197 B TWI778197 B TW I778197B TW 107145890 A TW107145890 A TW 107145890A TW 107145890 A TW107145890 A TW 107145890A TW I778197 B TWI778197 B TW I778197B
Authority
TW
Taiwan
Prior art keywords
package
subpackage
semiconductor die
sub
die
Prior art date
Application number
TW107145890A
Other languages
English (en)
Other versions
TW202010085A (zh
Inventor
成基俊
金鍾薰
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW202010085A publication Critical patent/TW202010085A/zh
Application granted granted Critical
Publication of TWI778197B publication Critical patent/TWI778197B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

一種堆疊封裝包括堆疊在第一子封裝上的第二子封裝。該堆疊封裝還包括多個虛設球，所述多個虛設球位於所述第一子封裝和所述第二子封裝之間，以支承所述第二子封裝。所述第一子封裝和所述第二子封裝中的每一個包括彼此間隔開的半導體晶粒和橋接晶粒。

Description

包括橋接晶粒的堆疊封裝
本公開涉及半導體封裝技術，並且更具體地，涉及包括與半導體晶粒間隔開的橋接晶粒的半導體封裝。 相關申請的交叉引用
本申請案主張於2018年8月28日提交的韓國專利申請第10-2018-0101256號的優先權，該韓國專利申請案的全部內容以引用方式併入本文中。
最近，在各種電子系統中需要具有高密度且高速操作的半導體封裝。另外，已經開發出具有相對小的形狀因數的半導體封裝。為了實現這種半導體封裝，已經對晶片堆疊技術集中投入了大量勞力。此外，為了實現厚度減小的半導體封裝，已經對晶圓級晶片堆疊封裝技術集中投入了大量勞力。
根據一個實施方式，一種堆疊封裝包括：第一子封裝、第二子封裝、內部連接件和多個虛設球（dummy ball）。所述第一子封裝被配置為包括第一半導體晶粒、與所述第一半導體晶粒間隔開的第一橋接晶粒（bridge die）、覆蓋所述第一半導體晶粒和所述第一橋接晶粒的第一內部模製層以及將所述第一半導體晶粒電連接至所述第一橋接晶粒的第一重分佈結構。所述第二子封裝堆疊在所述第一子封裝上。所述內部連接件將所述第一橋接晶粒電連接至所述第二子封裝。所述多個虛設球設置在所述第一子封裝和所述第二子封裝之間，以支承所述第二子封裝。所述第一橋接晶粒包括第一主體、穿透所述第一主體的第一貫孔（through via）以及連接至所述第一貫孔的第一端並且從所述第一主體的頂表面突出的第一柱凸塊（post bump）。所述第一內部模製層包圍所述第一柱凸塊的側表面並且使所述第一柱凸塊的頂表面露出。所述第一重分佈結構將所述第一半導體晶粒電連接至所述第一貫孔的第二端。
根據另一個實施方式，一種堆疊封裝包括：第一子封裝；第二子封裝，所述第二子封裝堆疊在所述第一子封裝上；內部連接件，所述內部連接件設置在所述第一子封裝和所述第二子封裝之間，以將所述第二子封裝電連接至所述第一子封裝；多個虛設球，所述多個虛設球設置在所述第一子封裝和所述第二子封裝之間，以支承所述第二子封裝；以及外部連接件，所述外部連接件電連接至所述第一子封裝。所述第一子封裝包括：第一半導體晶粒、第一橋接晶粒、第一內部模製層、第一重分佈線以及外部重分佈線。所述第一橋接晶粒被配置為包括與所述第一半導體晶粒間隔開的第一主體、穿透所述第一主體的第一貫孔以及連接至所述第一貫孔的第一端並且從所述第一主體的頂表面突出的第一柱凸塊。所述第一內部模製層被配置為覆蓋所述第一半導體晶粒，其中，所述第一內部模製層具有延伸部分，所述延伸部分橫向延伸超出所述第二子封裝的側表面。所述第一重分佈線將所述第一貫孔的第二端電連接至所述第一半導體晶粒。所述外部重分佈線將所述第一重分佈線電連接至所述外部連接件。
本文中使用的術語可以與考慮到它們在各種實施方式中的功能而選擇的詞語對應，並且術語的含義可以根據實施方式所屬領域的普通技術人員而不同地解釋。如果進行了詳細定義，則術語可以根據定義來解釋。除非另有定義，否則本文中使用的術語（包括技術術語和科學術語）具有實施方式所屬領域的普通技術人員所通常理解的相同的含義。
應該理解，雖然在本文中可以使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應該受這些術語限制。這些術語僅用於將一個元件與另一個元件區分開，而不是用於僅定義元件本身或意指特定的順序。
還應該理解，當元件或層被稱為在另一個元件或層“上”、“上方”、“下”、“下方”或“外部”時，該元件或層可以直接與另一元件或層接觸，或者可能存在中間元件或層。用於描述元件或層之間的關係的其它詞語（例如，“在……之間”與“直接在……之間”或者“相鄰”與“直接相鄰”）應該以類似的樣式來解釋。
可以使用諸如“下方”、“下面”、“之下”、“上方”、“之上”、“頂”、“底”等這樣的空間關係術語來描述例如如圖中例示的一個元件和/或特徵與其它元件和/或特徵的關係。應該理解，空間關係術語旨在除了附圖中描繪的方位之外還涵蓋裝置在使用和/或操作中的不同方位。例如，當附圖中的裝置翻轉時，被描述為在其它元件或特徵下方或之下的元件將被定向為在其它元件或特徵上方。裝置可以按其它方式來定向（旋轉90度或處於其它方位），並且相應地解釋本文中使用的空間關係描述符。
半導體封裝可以包括諸如半導體晶片或半導體晶粒這樣的電子裝置。可以通過使用晶粒鋸切處理將諸如晶圓這樣的半導體基板分成多個部件來獲得半導體晶片或半導體晶粒。半導體晶片可以與記憶體晶片、邏輯晶片（包括特定應用積體電路（ASIC）晶片）或系統單晶片（SoC）對應。記憶體晶片可以包括整合在半導體基板上的動態隨機存取記憶體（DRAM）電路、靜態隨機存取記憶體（SRAM）電路、反及型快閃記憶體電路、反或型快閃記憶體電路、磁性隨機存取記憶體（MRAM）電路、電阻式隨機存取記憶體（ReRAM）電路、鐵電隨機存取記憶體（FeRAM）電路或相變隨機存取記憶體（PcRAM）電路。邏輯晶片可以包括整合在半導體基板上的邏輯電路。在諸如行動電話、與生物技術或醫療保健關聯的電子系統或可穿戴電子系統這樣的通信系統中，可以採用半導體封裝。
在整篇說明書中，相同的參考標號表示相同的元件。即使沒有參照附圖指示或描述參考標號，也可以參照其它附圖指示或描述參考標號。另外，即使在特定附圖中沒有示出參考標號，也可以參照其它附圖指示或描述該參考標號。
圖1示出例示了根據實施方式的堆疊封裝10的截面圖。
參照圖1，堆疊封裝10可以被配置為包括第一子封裝100和垂直堆疊在第一子封裝100上的第二子封裝200。可以在第一子封裝100和第二子封裝200之間設置將第一子封裝100電連接至第二子封裝200的內部連接件510。內部連接件510可以是諸如微焊料球或導電凸塊這樣的連接構件。
還可以在第一子封裝100和第二子封裝200之間設置多個虛設球550。該多個虛設球550可以被設置成與內部連接件510間隔開且與內部連接件510電隔離。可以引入虛設球550來支承第二子封裝200。
外部連接件590可以附接至第一子封裝100，以與第一子封裝100電連接。外部連接件590可以是用於將堆疊封裝10電連接至外部系統或其它電子模組的連接構件。外部連接件590可以是焊料球。
堆疊封裝10還可以包括垂直堆疊在第二子封裝200上的附加子封裝。例如，第三子封裝300可以垂直堆疊在第二子封裝200的與第一子封裝100相反的表面上，並且第四子封裝400可以垂直堆疊在第三子封裝300的與第二子封裝200相反的表面上。雖然在附圖中未示出，但是另外可以在第四子封裝400的與第三子封裝300相反的表面上堆疊更多的子封裝。內部連接件510和虛設球550也可以設置在第二子封裝200和第三子封裝300之間以及第三子封裝300和第四子封裝400之間。對於一些實施方式，第三子封裝300和第四子封裝400中的每個可以具有與第二子封裝200相同的形狀和功能。
堆疊封裝10還可以包括填充層610，填充層610填充第一子封裝100和第二子封裝200之間的間隙。填充層610可以包括用於將第二子封裝200與第一子封裝100電隔離的介電層。填充層610可以包含底部填充材料（underfill material）。填充層610可以被設置成填充第二子封裝200、第三子封裝300和第四子封裝400之間的空間。此外，填充層610可以延伸以覆蓋第二子封裝200、第三子封裝300和第四子封裝400的側表面。
堆疊封裝10可以包括外部模製層650，外部模製層650覆蓋並保護第二子封裝200、第三子封裝300和第四子封裝400。如本文中使用的，詞語“覆蓋”可以意指直接覆蓋或間接覆蓋。如圖1中所示，例如，外部模製層650直接覆蓋第四子封裝且間接覆蓋第三子封裝。外部模製層650可以是覆蓋第一子封裝100的一部分、填充層610以及第二子封裝200、第三子封裝300和第四子封裝400的囊封層。可以使用諸如環氧樹脂化合物（epoxy molding compound，EMC）材料的囊封材料，在第一子封裝100的表面上形成外部模製層650來覆蓋第二子封裝200、第三子封裝300和第四子封裝400。
雖然圖1例示了外部模製層650與填充層610不同的示例，但是在一些實施方式中可以使用模製的底部填充層來同時形成外部模製層650和填充層610。
圖2示出例示了圖1的堆疊封裝10中包括的第一子封裝100的截面圖。圖3示出例示了圖2中示出的第一子封裝100的（包括第一橋接晶粒120的）一部分的放大圖。圖4示出沿著圖3的水平線Z1-Z1’截取的平面圖，以例示第一重分佈線151。圖5示出沿著圖3的水平線Z2-Z2’截取的平面圖，以例示第一橋接晶粒120和第一半導體晶粒110。圖6示出沿著圖3的水平線Z3-Z3’截取的平面圖，以例示第一柱凸塊125和第一半導體晶粒110。圖2與沿著圖4的線X1-X1’截取的截面圖對應。
參照圖1和圖2，第一子封裝100可以作為設置在堆疊封裝10的相對低的部分處的單個封裝單元來提供。第一子封裝100可以被配置為包括第一半導體晶粒110和覆蓋並保護第一半導體晶粒110的第一內部模製層160。第一半導體晶粒110可以設置在第一重分佈結構150上。第一橋接晶粒120可以與第一半導體晶粒110間隔開地佈置在第一重分佈結構150上。第一內部模製層160可以被形成為填充設置在第一重分佈結構150上的第一半導體晶粒110和第一橋接晶粒120之間的間隙。
參照圖2和圖3，第一半導體晶粒110可以按面朝下的形狀設置在第一重分佈結構150上，使得第一半導體晶粒110的第一表面119面對第一重分佈結構150。如圖3所示，第一半導體晶粒110還可以包括位於第一重分佈結構150的相反側的第二表面118，並且還可以包括從第一表面119的邊緣延伸到第二表面118的邊緣的側表面117。第一半導體晶粒110的第一表面119可以是形成第一半導體晶粒110的積體電路的主動表面。第一半導體晶粒110的第二表面118可以是第一半導體晶粒110的底表面或背側表面。第一表面119和第二表面118中的術語“第一”、“第二”等僅用於將一個元件與另一個元件區分開，而不是用於定義元件本身或意指特定的順序。
可以在第一半導體晶粒110的第一表面119上設置第一接觸襯墊111。第一接觸襯墊111可以用作使第一半導體晶粒110電連接至外部裝置的導電路徑。第一接觸襯墊111可以與設置在第一半導體晶粒110的兩個邊緣區域上的邊緣襯墊對應，如圖5的平面圖中所示。
參照圖2和圖5，第三半導體晶粒110-1可以與第一半導體晶粒110並排設置在第一重分佈結構150上。第三半導體晶粒110-1可以是具有與第一半導體晶粒110基本上相同的形狀和構造的半導體晶粒。第三半導體晶粒110-1可以被設置成具有相對於第一半導體晶粒110的鏡像圖像。第一半導體晶粒110和第三半導體晶粒110-1可以是諸如DRAM晶粒這樣的記憶體半導體晶粒。
如圖3和圖5中例示的，第一橋接晶粒120可以被設置成與第一半導體晶粒110的側表面117中的一個間隔開。第一橋接晶粒120可以設置在第一重分佈結構150上，使得第一橋接晶粒120的主體129的側表面127中的一個面對第一半導體晶粒110的側表面117中的一個。
參照圖3，第一橋接晶粒120可以被配置為包括主體129和從主體129的頂表面128突出的第一柱凸塊125。在第一橋接晶粒120的主體129的頂表面128和第一半導體晶粒110的第二表面118之間會存在高度差（level difference）H。第一橋接晶粒120可以被佈置成與第一半導體晶粒110相鄰，使得第一橋接晶粒120的主體129的頂表面128和第一半導體晶粒110的第二表面118提供臺階結構。第一橋接晶粒120的主體129可以是厚度比第一半導體晶粒110的厚度小的半導體晶粒。對於一些實施方式，第一橋接晶粒120的主體129的厚度可以與第一半導體晶粒110的厚度的40%至90%對應。例如，第一橋接晶粒120的主體129的厚度可以與第一半導體晶粒110的厚度的大致50%對應。
第一橋接晶粒120可以包括垂直穿透第一橋接晶粒120的主體129的第一貫孔123。第一橋接晶粒120的主體129可以包含諸如矽材料這樣的半導體材料。因為第一橋接晶粒120的主體129包括半導體材料，所以可以使用半導體製造製程（例如，基於矽晶圓的製造製程）形成第一貫孔123。因此，第一貫孔123可以被形成為具有細直徑D1的矽通孔（TSV）結構。第一貫孔123可以包括導電金屬材料（例如，銅材料）。
由於第一橋接晶粒120的主體129比第一半導體晶粒110薄，因此垂直穿透第一橋接晶粒120的主體129的第一貫孔123的長度可以小於第一半導體晶粒110的厚度。例如，如果第一橋接晶粒120的主體129與第一半導體晶粒110一樣厚，則垂直穿透第一橋接晶粒120的主體129的第一貫孔123可以被形成為具有與第一半導體晶粒110的厚度對應的長度。然而，因為在本實施方式中第一橋接晶粒120的主體129比第一半導體晶粒110薄，因此垂直穿透第一橋接晶粒120的主體129的第一貫孔123可以具有與第一半導體晶粒110的厚度相比相對短的長度。
為了使第一貫孔123具有相對增大的長度和相對減小的直徑，可能要增大其中形成有第一貫孔123的通孔的長寬比（aspect ratio）。然而，由於形成通孔的製程的難度，導致在增大通孔的長寬比方面可能存在一些限制。換句話講，如果第一橋接晶粒120的主體129的厚度增大，則穿透第一橋接晶粒120的主體129的通孔的長度會增大並且通孔的直徑也會增大。也就是說，可能難以形成具有相對增大的長度和相對減小的直徑的通孔。根據本實施方式，因為第一橋接晶粒120的主體129具有與第一半導體晶粒110相比相對減小的厚度，所以被第一貫孔123填充的通孔可以具有相對減小的長度。因此，第一貫孔123可以被形成為具有細直徑D1。結果，可以增加有限區域中形成的第一貫孔123的數目。
參照圖3和圖6，第一柱凸塊125可以分別電連接至第一貫孔123的上部部分。在平面圖中，第一柱凸塊125可以被設置成與第一貫孔123重疊。如本文中使用的，詞語“重疊”可以對於一些實施方式而言意指部分重疊，而對於其它實施方式而言意指完全重疊。當第一貫孔123直接或間接地被第一柱凸塊125完全覆蓋時，第一柱凸塊125例如與第一貫孔123完全重疊。第一柱凸塊125可以從主體129的頂表面128突出，以具有一定高度，使得第一柱凸塊125的側表面125S的下部部分面對第一半導體晶粒110的側表面117的上部部分。第一子封裝100的第一內部模製層160可以被形成為覆蓋主體129的頂表面128並且包圍第一柱凸塊125的側表面。第一內部模製層160可以被形成為直接覆蓋第一柱凸塊125的側表面並且使第一柱凸塊125的頂表面125T暴露。第一內部模製層160的頂表面160T和主體129的頂表面128之間的距離L1可以大於第一內部模製層160的頂表面160T和第一半導體晶粒110的第二表面118之間的距離L2。
內部連接件510可以接合至第一柱凸塊125的頂表面125T，如圖1中例示的。內部連接件510可以將第一柱凸塊125L電連接至第二子封裝200。如圖3中例示的，第一柱凸塊125可以基本上穿透第一內部模製層160的位於第一橋接晶粒120的主體129上的一部分。因此，第一柱凸塊125可以將第一貫孔123的電路徑延伸至第一內部模製層160的頂表面160T。
第一內部模製層160可以包含絕緣材料。可以用半導體材料（例如，矽材料）填充第一貫孔123之間的空間。可以用第一內部模製層160的介電材料（例如，環氧樹脂化合物（EMC）材料）填充第一柱凸塊125L之間的空間。由於第一貫孔123穿透包括半導體材料的主體129，因此與第一貫孔123穿透包含諸如EMC材料這樣的介電材料的基板的情況相比，第一貫孔123中的每個的阻抗值會增大。另外，如果單位區域中的第一貫孔123的數目增加，則第一貫孔123之間的距離會減小，從而更顯著地引起諸如第一貫孔123之間的串擾這樣的信號雜訊。第一貫孔123之間的信號雜訊會影響高頻下的信號傳輸特性或信號完整性。根據本實施方式，因為用與半導體材料相比介電常數相對低的諸如EMC材料這樣的介電層來填充第一柱凸塊125之間的空間，因此能更有效地抑制第一柱凸塊125之間的串擾現象。在室溫下，在頻率為1KHz時，矽材料可以具有大致11.68的介電常數，並且EMC材料可以具有大致3.7的介電常數。第一內部模製層160和第一橋接晶粒120的主體129之間的介電常數差會影響第一子封裝100的電特性。
第一柱凸塊125可以具有比第一貫孔123的第一直徑D1大的第二直徑D2。因為與第一貫孔123的直徑對應的第一直徑D1小於與第一柱凸塊125的直徑對應的第二直徑D2，因此第一貫孔123之間的距離可以相對大於第一柱凸塊125之間的距離。因此，能高效地抑制第一貫孔123之間的信號雜訊。
如上所述，增大第一貫孔123之間的距離可以用於抑制在第一貫孔123之間產生信號雜訊。為了增大第一貫孔123之間的距離，可以減小第一貫孔123的第一直徑D1。如果用於形成第一貫孔123的製程表現出特定且固定的長寬比，則為了獲得第一貫孔123的細直徑，可以減小第一橋接晶粒120的主體129的厚度。根據本實施方式，因為第一橋接晶粒120的主體129的厚度小於第一半導體晶粒110的厚度，所以第一貫孔123可以被形成為具有與細直徑對應的第一直徑D1。因此，可以增大第一貫孔123之間的距離，以抑制在第一貫孔123之間產生信號雜訊。
第一柱凸塊125可以是包含銅材料的金屬柱凸塊。對於一些實施方式，第一柱凸塊125可以具有大致60微米的垂直長度或高度。對於一些實施方式，第一柱凸塊125的第二直徑D2可以在大致20微米至大致30微米的範圍內。相反，對於一些實施方式，第一貫孔123的第一直徑D1可以為大致0.5微米。由於第一柱凸塊125被形成為具有與相對大直徑對應的第二直徑D2，因此可以使諸如焊料球或凸塊這樣的內部連接件（圖1的510）與第一柱凸塊125的頂表面125T直接接合，而不會沒對齊。也就是說，在不使用任何附加的用於增大第一柱凸塊125的接觸面積的導電襯墊的情況下，可以使內部連接件（圖1的510）直接接合至第一柱凸塊125的頂表面125T。
再來參照圖2，第一內部模製層160可以在第一重分佈結構150的表面上被形成為覆蓋第一橋接晶粒120。第一內部模製層160可以具有橫向延伸超出堆疊在第一子封裝100上的第二子封裝200的側表面200S的延伸部分160E，如圖1中例示的。由於第一子封裝100的第一內部模製層160具有延伸部分160E，因此第一子封裝100的寬度可以大於堆疊在第一子封裝100上的第二子封裝200的寬度。
參照圖3和圖4，第一子封裝100的第一重分佈結構150可以被配置為包括第一重分佈線151和用於延伸第一重分佈線151的外部重分佈線155。第一重分佈線151和外部重分佈線155可以包含諸如鋁、銅和金這樣的金屬的導電層。
第一重分佈線151可以是用於將第一橋接晶粒120電連接至第一半導體晶粒110的導電線。第一重分佈結構150可以包括第一介電層152，第一介電層152使第一半導體晶粒110的第一接觸襯墊111和第一橋接晶粒120的通孔襯墊121露出。第一重分佈線151可以設置在第一介電層152的與第一橋接晶粒120相反的表面上。第一重分佈線151中的每一條可以具有第一重疊部分151D，第一重疊部分151D與被第一介電層152露出的第一接觸襯墊111中的任一個垂直重疊且電連接。第一重分佈線151中的每一條可以具有第二重疊部分151B，第二重疊部分151B與被第一介電層152露出的通孔襯墊121中的任一個垂直重疊且電連接。第一重分佈線151中的每一條還可以包括從第一重疊部分151D延伸至第二重疊部分151B的連接部分151C。
第一橋接晶粒120的通孔襯墊121可以設置在第一橋接晶粒120的主體129的底表面上，位於第一貫孔123和第一重分佈線151的第二重疊部分151B之間。更具體地，通孔襯墊121可以形成在第一貫孔123的底表面上以進行互連，並且第一重分佈線151的第二重疊部分151B可以被形成為與通孔襯墊121重疊。通孔襯墊121可以連接至第一貫孔123，並且可以被形成為具有比第一貫孔123的直徑大的直徑。通孔襯墊121可以是將第一貫孔123電連接至第一重分佈線151的互連構件。通孔襯墊121可以包括諸如銅材料或鋁材料這樣的金屬材料。
第一重分佈結構150還可以包括第二介電層153，第二介電層153將第一重分佈線151彼此電隔離並且使第一重分佈線151中的每一條的一部分露出。外部重分佈線155可以設置在第二介電層153的底表面上，使得外部重分佈線155的第一端分別與第一重分佈線151的被露出部分重疊。
外部重分佈線155可以位於與第一重分佈線151不同的高度處。第一重分佈結構150還可以包括第三介電層154，第三介電層154將外部重分佈線155彼此電隔離並且使外部重分佈線155中的每一條的一部分露出。第一介電層152、第二介電層153和第三介電層154可以提供使第一重分佈線151和外部重分佈線155彼此電隔離的介電結構。外部重分佈線155的一些部分155P可以通過穿透第三介電層154的孔露出，並且外部連接件590可以附接或接合至外部重分佈線155的被露出部分155P。可以引入外部重分佈線155以將第一重分佈線151的電路徑延伸至外部連接件590。
圖7示出例示了圖1的堆疊封裝10中包括的第二子封裝200的截面圖。圖8是例示了圖7中示出的第二子封裝200的（包括第二橋接晶粒220的）一部分的放大圖。圖9示出沿著圖8的水平線Z4-Z4’截取的平面圖以例示第二重分佈線251。圖10示出沿著圖8的水平線Z5-Z5’截取的平面圖以例示了第二橋接晶粒220和第二半導體晶粒210。圖11示出沿著圖8的水平線Z6-Z6’截取的平面圖以例示第二柱凸塊225和第二半導體晶粒210。圖7與沿著圖9的線X1-X1’截取的截面圖對應。
參照圖1和圖7，第二子封裝200可以被作為垂直堆疊在堆疊封裝10中的第一子封裝100上的單個封裝單元來提供。
第二子封裝200可以包括在第二重分佈結構250上被設置成彼此間隔開的第二半導體晶粒210和第二橋接晶粒220。在這種情況下，第二半導體晶粒210可以是具有與第一半導體晶粒（圖1的110）相似的形狀和相似的功能的半導體晶粒。如圖1中例示的，第二半導體晶粒210可以是具有與第一半導體晶粒110基本相同的形狀和功能的記憶體半導體晶粒。第二橋接晶粒220可以具有與第一橋接晶粒120基本相同的形狀。第二半導體晶粒210可以被定位成與第一半導體晶粒110垂直重疊，並且第二橋接晶粒220可以被定位成與第一橋接晶粒120垂直重疊。
參照圖7和圖8，第二子封裝200可以被配置為包括第二內部模製層260，第二內部模製層260在第二重分佈結構250上被設置成覆蓋和保護第二半導體晶粒210和第二橋接晶粒220。第二內部模製層260可以是與第一內部模製層（圖1的160）基本上相同的材料。第二內部模製層260可以被形成為填充設置在第二重分佈結構250上的第二半導體晶粒210和第二橋接晶粒220之間的間隙。第二內部模製層260可以被形成為具有比第一內部模製層160的寬度小的寬度，使得第一內部模製層160的延伸部分160E從第二子封裝200的側表面200S橫向突出，如圖1中例示的。
參照圖7和圖10，第二接觸襯墊211可以設置在第二半導體晶粒210的表面上，與第一接觸襯墊111設置在第一半導體晶粒110上相似。第二接觸襯墊211可以對應於設置在第二半導體晶粒210的兩個邊緣區域上的邊緣襯墊，如圖10的平面圖中例示的。第四半導體晶粒210-1可以與第二半導體晶粒210並排設置在第二重分佈結構250上。第四半導體晶粒210-1可以是具有與第二半導體晶粒210基本上相同的形狀和構造的半導體晶粒。第四半導體晶粒210-1可以被設置成具有相對於第二半導體晶粒210的鏡像圖像。第二半導體晶粒210和第四半導體晶粒210-1可以是記憶體半導體晶粒。
參照圖8和圖11，第二橋接晶粒220可以被設置成與第二半導體晶粒210間隔開。第二橋接晶粒220可以被配置為包括主體229和從主體229的頂表面228突出的第二柱凸塊225。第二柱凸塊225可以分別電連接至垂直穿透主體229的第二貫孔223的上部部分。在平面圖中，第二柱凸塊225可以被設置成與第二貫孔223重疊。第二內部模製層160可以被形成為覆蓋主體229的頂表面228並且包圍第二柱凸塊225的側表面。第二內部模製層260可以被形成為使第二柱凸塊225的頂表面225T暴露。
參照圖8和圖9，第二子封裝200的第二重分佈結構250可以被配置為包括第二重分佈線251。第二重分佈線251可以是用於將第二橋接晶粒220電連接至第二半導體晶粒210的導電線。第二重分佈結構250可以包括第四介電層252，第四介電層252使第二半導體晶粒210的第二接觸襯墊211和第二橋接晶粒220的通孔襯墊221露出。第二橋接晶粒220的通孔襯墊221可以設置在第二橋接晶粒220的主體229的底表面上，位於第二貫孔223和第二重分佈線251的第四重疊部分251B之間。更具體地，通孔襯墊221可以形成在第二貫孔223的底表面上以進行互連，並且第二重分佈線251的第四重疊部分251B可以被形成為與通孔襯墊221重疊。
第二重分佈線251可以設置在第四介電層252的與第二橋接晶粒220相反的表面上。第二重分佈線251的第三重疊部分251D可以被設置成與被第四介電層252露出的第二接觸襯墊211重疊，並且可以電連接至第二接觸襯墊211。第二重分佈線251的第四重疊部分251B可以被設置成與被第四介電層252露出的通孔襯墊221重疊，並且可以電連接至通孔襯墊221。第二重分佈線251中的每一條還可以包括從第三重疊部分251D延伸至第四重疊部分251B的連接部分251C。
第二重分佈結構250還可以包括第五介電層253，第五介電層253將第二重分佈線251彼此電隔離並且使第二重分佈線251中的每一條的一部分251P露出。內部連接件510可以附接至或接合至第二重分佈線251的被露出部分251P。在平面圖中，第二柱凸塊225可以分別與第二貫孔223重疊，並且在平面圖中，第二貫孔223可以分別與通孔襯墊221重疊。在平面圖中，通孔襯墊221可以分別與第二重分佈線251的第四重疊部分251B重疊，並且在平面圖中，第四重疊部分251B可以分別與內部連接件510重疊。第二柱凸塊225、第二貫孔223、通孔襯墊221、第四重分佈線251的第四重疊部分251B以及內部連接件510可以提供多條垂直電路徑。因此，如圖1中例示的，當第二子封裝200和第三子封裝300依次堆疊在第一子封裝100上時，第三子封裝300可以通過包括第二柱凸塊225、第二貫孔223、通孔襯墊221、第二重分佈線251的第四重疊部分251B和內部連接件510的垂直路徑電連接至第一子封裝100。
可以在第四介電層252的與第二半導體晶粒210相反的表面上設置與第二重分佈線251間隔開的多個虛設襯墊270。虛設襯墊270可以是與第二重分佈線251和第二半導體晶粒210電隔離的導電襯墊。虛設襯墊270可以經由第四介電層252與第二半導體晶粒210電絕緣。虛設襯墊270可以是虛設球550所附接或所接合的基座。雖然金屬層容易被焊料材料潤濕，但是介電層可能不容易被焊料材料潤濕。因此，如果使用焊料球實現虛設球550，則可能難以將焊料球穩定地附接至第二子封裝200的第五介電層253或第一子封裝（圖1的100）的第一內部模製層（圖1的160）。因此，可以將虛設襯墊270設置在第四介電層252上，以將虛設球550穩定地接合至虛設襯墊270。
可以在使用鍍銅製程形成第二重分佈線251的同時形成虛設襯墊270。因此，虛設襯墊270和第二重分佈線251可以位於同一高度。第五介電層253可以被形成為使虛設襯墊270暴露，以在後續製程中將虛設球550直接附接或接合至虛設襯墊270。
如圖1和圖8中例示的，當第二子封裝200堆疊在第一子封裝100上時，虛設襯墊270可以被虛設球550的第一部分551潤濕以接合至虛設襯墊270，並且第一內部模製層160的頂表面160T可以接觸虛設球550的與虛設襯墊270相反的第二部分552。在這種情況下，接合至虛設襯墊270的虛設球550的直徑可以小於內部連接件510的直徑。
如圖1中例示的，內部連接件510可以通過用內部連接件510潤濕第一柱凸塊125而接合至第一柱凸塊125。因此，在內部連接件510接合至第一柱凸塊125之後，與內部連接件510的初始高度相比，內部連接件510的高度可以減小。由於第一內部模製層160基本上沒有被虛設球550潤濕，因此虛設球550即使在內部連接件510接合至第一柱凸塊125之後也可以保持其初始高度。為了使內部連接件510和虛設球550的頂部部分在內部連接件510接合至第一柱凸塊125之後位於基本上相同的高度處，虛設球550的初始直徑可以小於內部連接件510的初始直徑。虛設球550和內部連接件510的直徑可以被解釋為意指其高度的參數。在一些實施方式中，內部連接件510可以被設置成具有大致30微米的初始直徑，並且虛設球550可以被設置成具有大致20微米的初始直徑。
參照圖9，在平面圖中，虛設襯墊270可以被設置成與第二半導體晶粒210重疊。第二半導體晶粒210的第二接觸襯墊211可以設置在第二半導體晶粒210的兩個邊緣區域210E上，如圖7和圖8中例示的。因為第二接觸襯墊211對應於邊緣襯墊，所以虛設襯墊270可以排列在第二半導體晶粒210的中心區域210C上。參照圖9，虛設襯墊270和虛設球550可以被設置成與第二半導體晶粒210和第四半導體晶粒210-1重疊。如圖7和圖8中例示的，虛設球550可以在第二半導體晶粒210的中心區域210C上被設置成與第二接觸襯墊211不重疊。
圖12示出例示了根據比較例的堆疊封裝11R中產生的空隙610V的截面圖。圖13示出例示了空隙610V形成的現象的示意圖。圖14示出例示了根據實施方式的抑制堆疊封裝中的空隙的平面圖。
參照圖12，根據比較例的堆疊封裝11R可以被配置為包括依次堆疊的第一子封裝100R、第二子封裝200R、第三子封裝300R和第四子封裝400R。如果在不使用虛設球（圖1的550）的情況下依次堆疊第一子封裝100R、第二子封裝200R、第三子封裝300R和第四子封裝400R，則可能在用填充層610R填充第一子封裝100R、第二子封裝200R、第三子封裝300R和第四子封裝400R之間的間隙的底部填充製程期間形成空隙610V。
空隙610V可能形成在第一子封裝100R中包括的第一半導體晶粒110R和第二子封裝200R中包括的第二半導體晶粒210R的垂直重疊區域中。第一子封裝100R和第二子封裝200R可以通過將第一子封裝100R中包括的第一橋接晶粒120R電連接至第二子封裝200R中包括的第二橋接晶粒220R的內部連接件510R而彼此電耦合。在設置在第一半導體晶粒110R和第二半導體晶粒210R之間的內部連接件510R之間，可能形成未被填充層610R填充的空隙610V。
在第一半導體晶粒110R和第二半導體晶粒210R的垂直重疊區域中，在形成填充層610R之前，在第一子封裝100R和第二子封裝200R之間可能存在寬的、中空的空間。如圖13中例示的，當在第一子封裝100R和第二子封裝200R之間的寬的、中空的空間中引入底部填充材料611R以形成填充層610R時，底部填充材料611R的流速可能根據區域而不同。例如，如果底部填充材料611R的流速是不均勻的，則在形成填充層610R之後，一些空間可能被底部填充材料611R圍繞。因此，會形成空隙610V。
根據各種實施方式，虛設球（圖1的550）能防止形成空隙610V。參照圖1和圖14，虛設球550可以均勻地排列在第一子封裝100和第二子封裝200之間的空間中。當在第一子封裝100和第二子封裝200之間的空間中引入底部填充材料611以形成填充層610時，底部填充材料611的流速可能由於存在虛設球550而變得均勻。也就是說，虛設球550可能引起毛細管效應，並且底部填充材料611可能由於毛細管效應而均勻地流動。因此，虛設球550能夠防止在形成填充層610的同時在子封裝（圖1的100、200、300和400）之間的空間中形成空隙（圖12的610V）。
圖15示出例示了根據比較例的堆疊封裝15R中包括的子封裝的彎曲現象的截面圖。
參照圖15，堆疊封裝15R可以被配置為包括依次堆疊的第一子封裝105R、第二子封裝205R、第三子封裝305R和第四子封裝405R。如果在不使用虛設球（圖1的550）的情況下依次堆疊第一子封裝105R、第二子封裝205R、第三子封裝305R和第四子封裝405R，則第二子封裝205R、第三子封裝305R和第四子封裝405R可能彎曲而導致堆疊封裝15R產生裂縫。在形成覆蓋第二子封裝205R、第三子封裝305R和第四子封裝405R的外部模製層655R的同時，會執行伴隨著壓力的模製製程。在這種情況下，第二子封裝205R、第三子封裝305R和第四子封裝405R可能由於施加至堆疊封裝15R的壓力而彎曲。
第一子封裝105R、第二子封裝205R、第三子封裝305R和第四子封裝405R可以被內部連接件555R支承。內部連接件555R可以被定位成與第二子封裝205R、第三子封裝305R和第四子封裝405R中的每個的兩個邊緣區域垂直重疊。也就是說，在第一子封裝105R和第二子封裝205R中包括的第一半導體晶粒115R和第二半導體晶粒215R的垂直重疊區域中不存在內部連接件。類似地，在第三子封裝305R和第四子封裝405R中包括的半導體晶粒的垂直重疊區域中不存在內部連接件。因此，在模製製程期間施加至堆疊封裝15R的壓力會集中在第二子封裝205R、第三子封裝305R和第四子封裝405R的中心部分上，從而致使第二子封裝205R、第三子封裝305R和第四子封裝405R變形（例如，翹曲）。如果第二子封裝205R、第三子封裝305R和第四子封裝405R翹曲嚴重，則在第二子封裝205R、第三子封裝305R和第四子封裝405R的中心部分中可能形成裂縫。
根據實施方式，虛設球（圖1的550）能夠抑制或減輕子封裝200、300和400的翹曲和裂縫。如圖1中例示的，虛設球550可以均勻排列在子封裝100、200、300和400之間的空間中。虛設球550可以被設置成支承第二子封裝200、第三子封裝300和第四子封裝400的中心部分。因此，虛設球550能夠抑制在模製製程期間第二子封裝200、第三子封裝300和第四子封裝400發生翹曲。
圖16示出例示了圖1中示出的堆疊封裝10的改進的散熱效果（也被稱為熱輻射效果）的截面圖。
參照圖16，虛設球550可以被引入到堆疊封裝10的子封裝100、200、300和400之間的空間中。虛設球550可以包括導熱率比填充層610的導熱率高的材料。例如，虛設球550可以包括金屬材料或焊料材料。因為虛設球550的導熱率高於填充層610的導熱率，所以虛設球550可以用作子封裝100、200、300和400之間的熱輻射路徑（也被稱為散熱路徑）。因此，子封裝100、200、300和400中產生的熱能夠通過虛設球550更有效地朝向外部模製層650的頂表面650T輻射。因此，虛設球550能提高堆疊封裝10的散熱特性。雖然未在附圖中示出，但是可以在外部模製層650的頂表面650T處另外附接散熱片或散熱器，以進一步改進散熱。
圖17示出包括採用根據實施方式的堆疊封裝的記憶卡7800的電子系統的方塊圖。記憶卡7800包括諸如非揮發性記憶體裝置這樣的記憶體7810和記憶體控制器7820。記憶體7810和記憶體控制器7820可以存儲資料或者讀取已存儲的資料。記憶體7810和記憶體控制器7820中的至少一個可以包括根據實施方式的堆疊封裝。
記憶體7810可以包括應用本公開的實施方式的技術的非揮發性記憶體裝置。記憶體控制器7820可以控制記憶體7810，使得回應於來自主機7830的讀/寫請求而讀出已存儲的資料或者存儲資料。
圖18示出例示了包括根據實施方式的堆疊封裝的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可以通過匯流排8715相互耦合，匯流排8715提供了供資料移動通過的路徑。
在實施方式中，控制器8711可以包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯裝置。控制器8711和/或記憶體8713可以包括一個或更多個根據本公開的實施方式的堆疊封裝。輸入/輸出裝置8712可以包括從小鍵盤、鍵盤、顯示裝置、觸控式螢幕等當中選擇的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可以存儲將由控制器8711執行的資料和/或命令等。
記憶體8713可以包括諸如DRAM這樣的揮發性記憶體裝置和/或諸如快閃記憶體這樣的非揮發性記憶體裝置。例如，可以將快閃記憶體安裝至諸如移動終端和桌上型電腦這樣的資訊處理系統。快閃記憶體可以構成固態硬碟（SSD）。在這種情況下，電子系統8710可以將大量資料穩定存儲在快閃記憶體系統中。
電子系統8710還可包括介面8714，介面8714被配置為向通信網路發送資料和從通信網路接收資料。介面8714可以是有線型或無線型。例如，介面8714可包括天線或有線收發器或無線收發器。
電子系統8710可被實現為移動系統、個人電腦、工業用電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理（PDA）、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任一種。
如果電子系統8710表現為能夠執行無線通訊的設備，則電子系統8710可以用於使用CDMA（分碼多重存取）、GSM（全球移動通信系統）、NADC（北美數位行動電話）、E-TDMA（強化分時多重存取）、WCDMA（寬頻分碼多重存取）、CDMA2000、LTE（長期演進技術）或Wibro（無線寬頻網際網路）技術的通信系統。
已經出於例示目的公開了本公開的有限數量的可能實施方式。本領域技術人員將理解，在不脫離本公開和所附請求項的範圍和精神的情況下，能夠進行各種修改、添加和替換。
10‧‧‧堆疊封裝 15R‧‧‧堆疊封裝 100‧‧‧子封裝 100R‧‧‧子封裝 105R‧‧‧子封裝 110‧‧‧半導體晶粒 110-1‧‧‧半導體晶粒 110R‧‧‧半導體晶粒 111‧‧‧接觸襯墊 115R‧‧‧半導體晶粒 117‧‧‧側表面 118‧‧‧表面 119‧‧‧表面 120‧‧‧橋接晶粒 120R‧‧‧橋接晶粒 121‧‧‧通孔襯墊 123‧‧‧貫孔 125‧‧‧柱凸塊 125S‧‧‧側表面 125T‧‧‧頂表面 127‧‧‧側表面 128‧‧‧頂表面 129‧‧‧主體 150‧‧‧重分佈結構 151‧‧‧重分佈線 151B‧‧‧重疊部分 151C‧‧‧連接部分 151D‧‧‧重疊部分 152‧‧‧介電層 153‧‧‧介電層 154‧‧‧介電層 155‧‧‧外部重分佈線的部分 155P‧‧‧外部重分佈線的部分 160‧‧‧內部模製層 160E‧‧‧延伸部分 160T‧‧‧頂表面 200‧‧‧子封裝 200S‧‧‧側表面 200R‧‧‧子封裝 205R‧‧‧子封裝 210‧‧‧半導體晶粒 210-1‧‧‧半導體晶粒 210C‧‧‧中心區域 210E‧‧‧邊緣區域 210R‧‧‧半導體晶粒 211‧‧‧接觸襯墊 215R‧‧‧半導體晶粒 220‧‧‧橋接晶粒 220R‧‧‧橋接晶粒 221‧‧‧通孔襯墊 223‧‧‧貫孔 225T‧‧‧頂表面 228‧‧‧頂表面 229‧‧‧主體 250‧‧‧重分佈結構 251‧‧‧重分佈線 251B‧‧‧重疊部分 251C‧‧‧連接部分 251D‧‧‧重疊部分 251P‧‧‧重分佈線的部分 252‧‧‧介電層 253‧‧‧介電層 260‧‧‧內部模製層 270‧‧‧虛設襯墊 300‧‧‧子封裝 300R‧‧‧子封裝 305R‧‧‧子封裝 400‧‧‧子封裝 400R‧‧‧子封裝 405R‧‧‧子封裝 510‧‧‧內部連接件 510R‧‧‧內部連接件 550‧‧‧虛設球 551‧‧‧虛設球的第一部分 552‧‧‧虛設球的第二部分 590‧‧‧外部連接件 610‧‧‧填充層 610R‧‧‧填充層 610V‧‧‧空隙 611‧‧‧底部填充材料 611R‧‧‧底部填充材料 650‧‧‧外部模製層 650T‧‧‧頂表面 655R‧‧‧外部模製層 7800‧‧‧記憶卡 7810‧‧‧記憶體 7820‧‧‧記憶體控制器 7830‧‧‧主機 8710‧‧‧電子系統 8711‧‧‧控制器 8712‧‧‧輸入/輸出裝置 8713‧‧‧記憶體 8714‧‧‧介面 8715‧‧‧匯流排
圖1示出例示了根據實施方式的堆疊封裝的截面圖。
圖2、圖3、圖4、圖5和圖6例示了圖1的堆疊封裝中包括的第一子封裝。
圖7、圖8、圖9、圖10和圖11例示了圖1的堆疊封裝中包括的第二子封裝。
圖12、圖13和圖14例示了根據實施方式的堆疊封裝中的空隙現象的抑制效果。
圖15示出例示了根據比較例的常規堆疊封裝的彎曲（bowing）現象的截面圖。
圖16示出例示了根據實施方式的堆疊封裝的熱輻射效果的截面圖。
圖17示出例示了採用包括根據實施方式的堆疊封裝的記憶卡的電子系統的方塊圖。
圖18示出例示了包括根據實施方式的堆疊封裝的另一電子系統的方塊圖。
10‧‧‧堆疊封裝
100‧‧‧子封裝
110‧‧‧半導體晶粒
120‧‧‧橋接晶粒
125‧‧‧柱凸塊
125T‧‧‧頂表面
150‧‧‧重分佈結構
160‧‧‧內部模製層
160E‧‧‧延伸部分
160T‧‧‧頂表面
200‧‧‧子封裝
200S‧‧‧側表面
210‧‧‧半導體晶粒
220‧‧‧橋接晶粒
250‧‧‧重分佈結構
260‧‧‧內部模製層
300‧‧‧子封裝
400‧‧‧子封裝
510‧‧‧內部連接件
550‧‧‧虛設球
552‧‧‧虛設球的第二部分
590‧‧‧外部連接件
610‧‧‧填充層
650‧‧‧外部模製層

Claims (25)

  1. 一種堆疊封裝，該堆疊封裝包括： 第一子封裝，所述第一子封裝被配置為包括第一半導體晶粒、與所述第一半導體晶粒間隔開的第一橋接晶粒、覆蓋所述第一半導體晶粒和所述第一橋接晶粒的第一內部模製層以及將所述第一半導體晶粒電連接至所述第一橋接晶粒的第一重分佈結構； 第二子封裝，所述第二子封裝堆疊在所述第一子封裝上； 內部連接件，所述內部連接件將所述第一橋接晶粒電連接至所述第二子封裝；以及 多個虛設球，所述多個虛設球設置在所述第一子封裝和所述第二子封裝之間，以支承所述第二子封裝， 其中，所述第一橋接晶粒包括第一主體、穿透所述第一主體的第一貫孔以及連接至所述第一貫孔的第一端並且從所述第一主體的頂表面突出的第一柱凸塊， 其中，所述第一內部模製層包圍所述第一柱凸塊的側表面並且使所述第一柱凸塊的頂表面露出，並且 其中，所述第一重分佈結構將所述第一半導體晶粒電連接至所述第一貫孔的第二端。
  2. 根據請求項1所述的堆疊封裝，其中，所述第二子封裝包括： 第二半導體晶粒； 第二橋接晶粒，所述第二橋接晶粒被配置為包括與所述第二半導體晶粒間隔開的第二主體、穿透所述第二主體的第二貫孔以及連接至所述第二貫孔的第一端並且從所述第二主體的頂表面突出的第二柱凸塊； 第二內部模製層，所述第二內部模製層被配置為覆蓋所述第二半導體晶粒和所述第二橋接晶粒，所述第二內部模製層被配置為包圍所述第二柱凸塊的側表面，並且所述第二內部模製層被配置為使所述第二柱凸塊的頂表面露出；以及 第二重分佈結構，所述第二重分佈結構被配置為將所述第二半導體晶粒電連接至所述第二貫孔的第二端。
  3. 根據請求項2所述的堆疊封裝， 其中，所述第二子封裝還包括多個虛設襯墊，所述多個虛設襯墊與所述第二重分佈結構間隔開並且與所述第二半導體晶粒電隔離；並且 其中，所述多個虛設球中的每個虛設球具有與所述多個虛設襯墊中的對應虛設襯墊接合的第一端，並且所述多個虛設球中的每個虛設球具有與所述第一內部模製層接觸的第二端。
  4. 根據請求項2所述的堆疊封裝，其中，所述多個虛設球與所述第二半導體晶粒重疊。
  5. 根據請求項4所述的堆疊封裝， 其中，所述第二半導體晶粒包括多個接觸襯墊，所述多個接觸襯墊設置在所述第二半導體晶粒的邊緣區域上； 其中，所述多個接觸襯墊電連接至所述第二重分佈結構；並且 其中，所述多個虛設球設置在所述第二半導體晶粒的中心區域上。
  6. 根據請求項2所述的堆疊封裝，其中，所述第二橋接晶粒還包括通孔襯墊，所述通孔襯墊設置在所述第二貫孔和所述第二重分佈結構之間，所述通孔襯墊連接至所述第二貫孔，並且所述通孔襯墊具有比所述第二貫孔的直徑大的直徑。
  7. 根據請求項6所述的堆疊封裝，其中，所述第二柱凸塊、所述第二貫孔、所述通孔襯墊、所述第二重分佈結構的一部分和所述內部連接件被設置成彼此垂直重疊。
  8. 根據請求項1所述的堆疊封裝，其中，所述多個虛設球中的每個虛設球的直徑小於所述內部連接件的直徑。
  9. 根據請求項1所述的堆疊封裝，其中，所述第一主體的厚度小於所述第一半導體晶粒的厚度。
  10. 根據請求項1所述的堆疊封裝，其中，所述第一內部模製層的頂表面和所述第一主體的頂表面之間的距離大於所述第一內部模製層的頂表面和所述第一半導體晶粒的頂表面之間的距離。
  11. 根據請求項1所述的堆疊封裝，其中，所述第一柱凸塊的側表面的一部分面對所述第一半導體晶粒的側表面。
  12. 根據請求項1所述的堆疊封裝，其中，所述第一柱凸塊的直徑大於所述第一貫孔的直徑。
  13. 根據請求項1所述的堆疊封裝， 其中，所述第一內部模製層包含絕緣材料；並且 其中，所述第一主體包含半導體材料。
  14. 根據請求項1所述的堆疊封裝，該堆疊封裝還包括填充層，所述填充層填充所述第一子封裝和所述第二子封裝之間的中空的空間。
  15. 根據請求項14所述的堆疊封裝，其中，所述多個虛設球的導熱率高於所述填充層的導熱率。
  16. 根據請求項14所述的堆疊封裝，其中，所述填充層包含底部填充材料。
  17. 根據請求項14所述的堆疊封裝，該堆疊封裝還包括外部模製層，所述外部模製層在所述填充層上被設置成覆蓋所述第一子封裝和所述第二子封裝。
  18. 根據請求項1所述的堆疊封裝，該堆疊封裝還包括： 第三子封裝，所述第三子封裝堆疊在所述第二子封裝的與所述第一子封裝相反的表面上； 多個第一附加虛設球，所述多個第一附加虛設球設置在所述第二子封裝和所述第三子封裝之間，以支承所述第三子封裝； 第四子封裝，所述第四子封裝堆疊在所述第三子封裝的與所述第二子封裝相反的表面上；以及 多個第二附加虛設球，所述多個第二附加虛設球設置在所述第三子封裝和所述第四子封裝之間，以支承所述第四子封裝。
  19. 一種堆疊封裝，該堆疊封裝包括： 第一子封裝； 第二子封裝，所述第二子封裝堆疊在所述第一子封裝上； 內部連接件，所述內部連接件設置在所述第一子封裝和所述第二子封裝之間，以將所述第二子封裝電連接至所述第一子封裝； 多個虛設球，所述多個虛設球設置在所述第一子封裝和所述第二子封裝之間，以支承所述第二子封裝；以及 外部連接件，所述外部連接件電連接至所述第一子封裝， 其中，所述第一子封裝包括： 第一半導體晶粒； 第一橋接晶粒，所述第一橋接晶粒被配置為包括與所述第一半導體晶粒間隔開的第一主體、穿透所述第一主體的第一貫孔以及連接至所述第一貫孔的第一端並且從所述第一主體的頂表面突出的第一柱凸塊； 第一內部模製層，所述第一內部模製層被配置為覆蓋所述第一半導體晶粒和所述第一橋接晶粒，其中，所述第一內部模製層具有延伸部分，所述延伸部分橫向延伸超出所述第二子封裝的側表面； 第一重分佈線，所述第一重分佈線將所述第一貫孔的第二端電連接至所述第一半導體晶粒；以及 外部重分佈線，所述外部重分佈線將所述第一重分佈線電連接至所述外部連接件。
  20. 根據請求項19所述的堆疊封裝，該堆疊封裝還包括外部模製層，所述外部模製層覆蓋所述第一內部模製層的所述延伸部分並且覆蓋所述第二子封裝。
  21. 根據請求項19所述的堆疊封裝，該堆疊封裝還包括覆蓋所述第一重分佈線和所述外部重分佈線的介電層， 其中，所述第一重分佈線和所述外部重分佈線位於不同的高度處。
  22. 根據請求項19所述的堆疊封裝，其中，所述第一內部模製層包圍所述第一柱凸塊的側表面並且使所述第一柱凸塊的頂表面露出。
  23. 根據請求項22所述的堆疊封裝，其中，所述內部連接件接合至所述第一柱凸塊。
  24. 根據請求項19所述的堆疊封裝，其中，所述第二子封裝包括： 第二半導體晶粒； 第二橋接晶粒，所述第二橋接晶粒被配置為包括與所述第二半導體晶粒間隔開的第二主體、穿透所述第二主體的第二貫孔以及連接至所述第二貫孔的第一端並且從所述第二主體的頂表面突出的第二柱凸塊； 第二內部模製層，所述第二內部模製層被配置為覆蓋所述第二半導體晶粒和所述第二橋接晶粒，所述第二內部模製層被配置為包圍所述第二柱凸塊的側表面，並且所述第二內部模製層被配置為使所述第二柱凸塊的頂表面露出；以及 第二重分佈結構，所述第二重分佈結構被配置為將所述第二半導體晶粒電連接至所述第二貫孔的第二端。
  25. 根據請求項24所述的堆疊封裝， 其中，所述第二半導體晶粒被設置成與所述第一半導體晶粒在垂直方向重疊；並且 其中，所述第二橋接晶粒被設置成與所述第一橋接晶粒在垂直方向重疊。
TW107145890A 2018-08-28 2018-12-19 包括橋接晶粒的堆疊封裝 TWI778197B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0101256 2018-08-28
KR1020180101256A KR102556517B1 (ko) 2018-08-28 2018-08-28 브리지 다이를 포함하는 스택 패키지

Publications (2)

Publication Number Publication Date
TW202010085A TW202010085A (zh) 2020-03-01
TWI778197B true TWI778197B (zh) 2022-09-21

Family

ID=69640726

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107145890A TWI778197B (zh) 2018-08-28 2018-12-19 包括橋接晶粒的堆疊封裝

Country Status (4)

Country Link
US (1) US10658332B2 (zh)
KR (1) KR102556517B1 (zh)
CN (1) CN110867434A (zh)
TW (1) TWI778197B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825007B1 (en) 2016-07-13 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US11469215B2 (en) * 2016-07-13 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
KR20210029422A (ko) 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
US11309226B2 (en) * 2019-12-18 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structures and methods of forming the same
US11239217B2 (en) * 2020-03-30 2022-02-01 Nanya Technology Corporation Semiconductor package including a first sub-package stacked atop a second sub-package
KR20220028741A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
US11658158B2 (en) 2020-09-03 2023-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Die to die interface circuit
TWI786698B (zh) * 2021-06-25 2022-12-11 力晶積成電子製造股份有限公司 半導體封裝

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130228898A1 (en) * 2012-03-05 2013-09-05 Elpida Memory, Inc. Semiconductor device having penetrating electrodes each penetrating through substrate
US20140175673A1 (en) * 2012-12-20 2014-06-26 Kilsoo Kim Semiconductor package

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US8035235B2 (en) * 2009-09-15 2011-10-11 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8115293B2 (en) * 2009-12-08 2012-02-14 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101236798B1 (ko) 2011-02-16 2013-02-25 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법
KR101368793B1 (ko) * 2012-05-25 2014-03-03 주식회사 네패스 반도체 패키지 및 그 제조 방법
DE112013002672T5 (de) * 2012-05-25 2015-03-19 Nepes Co., Ltd Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
KR20150025939A (ko) * 2013-08-30 2015-03-11 삼성전기주식회사 인터포저 및 이를 이용한 반도체 패키지, 그리고 인터포저의 제조 방법
US9825009B2 (en) * 2015-09-03 2017-11-21 Bridge Semiconductor Corporation Interconnect substrate having cavity for stackable semiconductor assembly, manufacturing method thereof and vertically stacked semiconductor assembly using the same
KR102287754B1 (ko) 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
US20160365334A1 (en) * 2015-06-09 2016-12-15 Inotera Memories, Inc. Package-on-package assembly and method for manufacturing the same
KR102413441B1 (ko) * 2015-11-12 2022-06-28 삼성전자주식회사 반도체 패키지
KR102579876B1 (ko) * 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
US10276548B2 (en) * 2016-09-14 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having dummy connectors and methods of forming same
US10529697B2 (en) * 2016-09-16 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
KR102517464B1 (ko) * 2018-04-30 2023-04-04 에스케이하이닉스 주식회사 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130228898A1 (en) * 2012-03-05 2013-09-05 Elpida Memory, Inc. Semiconductor device having penetrating electrodes each penetrating through substrate
US20140175673A1 (en) * 2012-12-20 2014-06-26 Kilsoo Kim Semiconductor package

Also Published As

Publication number Publication date
US10658332B2 (en) 2020-05-19
TW202010085A (zh) 2020-03-01
CN110867434A (zh) 2020-03-06
KR20200024499A (ko) 2020-03-09
KR102556517B1 (ko) 2023-07-18
US20200075542A1 (en) 2020-03-05

Similar Documents

Publication Publication Date Title
TWI778197B (zh) 包括橋接晶粒的堆疊封裝
US9972605B2 (en) Method for fabricating fan-out wafer level package and fan-out wafer level package fabricated thereby
US10090252B2 (en) Package-on-package type semiconductor device including fan-out memory package
US20170179078A1 (en) Semiconductor packages and methods of manufacturing the same
TWI810380B (zh) 包括橋接晶粒的系統級封裝件
US20150311182A1 (en) Semiconductor package and method for manufacturing the same
TWI761632B (zh) 包含與半導體晶粒分隔開的橋式晶粒之半導體封裝
TW202029423A (zh) 包括橋接晶粒的半導體封裝
TW202032731A (zh) 包含橋接晶粒的系統級封裝件
KR20120057693A (ko) 적층 반도체 장치 및 적층 반도체 장치의 제조 방법
US11495545B2 (en) Semiconductor package including a bridge die
TW201903998A (zh) 半導體封裝及製造其之方法
US9730323B2 (en) Semiconductor package
US10903196B2 (en) Semiconductor packages including bridge die
TWI692850B (zh) 具有凸塊接合結構的半導體封裝
US9508699B2 (en) Semiconductor package and method for manufacturing the same
TW202111885A (zh) 半導體封裝件及其製造方法
US20150028472A1 (en) Stacked package and method for manufacturing the same
TW202101710A (zh) 包含支撐基板的堆疊封裝件
TW202111913A (zh) 包括電磁干擾屏蔽層的半導體封裝件
TW202117997A (zh) 包括橋接晶粒的半導體封裝件
TWI836000B (zh) 包括橋接晶粒的半導體封裝件
CN111613601B (zh) 包括桥接晶片的半导体封装件

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent