TW202101710A - 包含支撐基板的堆疊封裝件 - Google Patents

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    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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Abstract

堆疊封裝件包括支撐第一半導體晶粒和第二半導體晶粒的支撐基板。支撐基板設置在封裝基板上並且由第一連接凸塊和第二連接凸塊支撐。再分配線（RDL）圖案設置在支撐基板上以將第一半導體晶粒電連接至第一連接凸塊和第二連接凸塊。第二半導體晶粒通過接合佈線連接至封裝基板。

Description

包含支撐基板的堆疊封裝件
本公開的實施方式涉及封裝技術，並且更具體地，涉及包括支撐基板的堆疊封裝件。 相關申請的交叉引用
本申請案主張於2019年6月17日提交的韓國申請案第10-2019-0071504號的優先權，其全部內容通過引用合併於此。
近來，已經提出了高性能半導體封裝件來提高其操作速度。高性能半導體封裝件中的每一個可以被製造為包括堆疊在封裝基板上的多個半導體晶粒。可以使用佈線接合技術將多個半導體晶粒電連接至封裝基板。隨著電子系統處理的資料量的增加，可能需要增加半導體晶粒的輸入/輸出（I/O）端子的數量，以便高速處理資料。在這種情況下，可能需要先進的技術來將半導體晶粒的I/O端子電連接至封裝基板。
根據實施方式，一種堆疊封裝件包括：封裝基板；安裝在封裝基板上並由設置在支撐基板和封裝基板之間的第一連接凸塊和第二連接凸塊來進行支撐的支撐基板；設置在支撐基板的第一表面上以面對封裝基板的第一半導體晶粒；設置在支撐基板的第一表面上以將第一連接凸塊電連接至第一半導體晶粒的第一再分配線（RDL）圖案；設置在支撐基板的第一表面上以將第二連接凸塊電連接至第一半導體晶粒的第二RDL圖案；堆疊在支撐基板的與第一半導體晶粒相對的第二表面上的第二半導體晶粒；堆疊在第二半導體晶粒上的第三半導體晶粒；電連接至第二半導體晶粒的第一接合佈線；以及電連接至第三半導體晶粒的第二接合佈線。封裝基板包括：電連接至第一接合佈線的第一佈線接合指；電連接至第二接合佈線的第二佈線接合指；第一連接凸塊所電連接至的第一凸塊接合指；以及第二連接凸塊所電連接至的第二凸塊接合指。
根據另一個實施方式，一種堆疊封裝件包括：封裝基板；安裝在封裝基板上的支撐基板，並且支撐基板由設置在支撐基板和封裝基板之間的第一連接凸塊和第二連接凸塊支撐；設置在支撐基板的第一表面上以面對封裝基板的第一半導體晶粒；設置在支撐基板的第一表面上以將第一連接凸塊電連接至第一半導體晶粒的第一再分配線（RDL）圖案；設置在支撐基板的第一表面上以將第二連接凸塊電連接至第一半導體晶粒的第二RDL圖案；堆疊在支撐基板的與第一半導體晶粒相對的第二表面上的第二半導體晶粒；以及將第二半導體晶粒電連接至封裝基板的接合佈線。
本文使用的術語可以對應於考慮到它們在實施方式中的功能而選擇的詞，並且術語的含義可以根據實施方式所屬領域的普通技術人員而解釋為不同。如果詳細定義了術語，則可以根據定義來解釋術語。除非另有定義，否則本文中使用的術語（包括技術術語和科學術語）具有與實施方式所屬領域的普通技術人員通常所理解的含義相同的含義。
將理解的是，儘管在本文中可以使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應受這些術語的限制。這些術語用於將一個元件與另一元件區分開，但不用於限定單個元件或者暗示元件的具體順序或數量。
還應理解，當元件或層被稱為在另一元件或層“上”、“上方”、“下”、“下方”或“外部”時，該元件或層可以直接接觸另一元件或層，或者可以存在中間元件或層。應該以類似的方式來解釋用於描述元件或層之間的關係的其它詞語（例如，“在……之間”與“直接在……之間”或“相鄰”與“直接相鄰”）。
諸如“之下”、“下方”、“低於”、“上方”、“高於”、“頂”、“底”等的空間相對術語可以用於描述例如附圖中所示出的元件和/或特徵與另一元件和/或特徵的關係。將理解的是，除了附圖中描繪出的方位之外，空間相對術語還旨在涵蓋裝置在使用和/或操作中的不同方位。例如，當附圖中的裝置被翻轉時，則被描述為在其它元件或特徵之下和/或下方的元件將被定向為在其它元件或特徵上方。裝置可以以其它方式被定向（旋轉90度或在其它方位）並且本文使用的空間相對描述符被相應地解釋。
堆疊封裝件可以對應於半導體封裝件，並且半導體封裝件可以包括諸如半導體晶片或半導體晶粒之類的電子裝置。半導體晶片或半導體晶粒可以通過使用晶粒切割製程將諸如晶圓之類的半導體基板分成多片來獲得。半導體晶片可以對應於記憶體晶片、邏輯晶片或特定應用積體電路（ASIC）晶片。記憶體晶片可以包括整合在半導體基板上的動態隨機存取記憶體（DRAM）電路、靜態隨機存取記憶體（SRAM）電路、NAND型快閃記憶體電路、NOR型快閃記憶體電路、磁隨機存取記憶體（MRAM）電路、電阻隨機存取記憶體（ReRAM）電路、鐵電隨機存取記憶體（FeRAM）電路或相變隨機存取記憶體（PcRAM）電路。半導體封裝件可以用於諸如行動電話之類的通訊系統、與生物技術或醫療保健相關聯的電子系統、或可穿戴電子系統。半導體封裝件可以應用於物聯網（IoT）。
在整個說明書中，相同的元件符號指代相同的元件。即使未參照一附圖提及或描述元件符號，也可以參照另一附圖提及或描述該元件符號。另外，即使元件符號在該附圖中未示出，也可以參照另一附圖來提及或描述該元件符號。
圖1是例示根據實施方式的堆疊封裝件10的截面圖。
參照圖1，堆疊封裝件10可以被配置為包括封裝基板100、支撐基板500、第一半導體晶粒200和多個第二半導體晶粒711。堆疊封裝件10還可以包括設置在支撐基板500上的第一再分配線（RDL）圖案401和第二再分配線（RDL）圖案402。堆疊封裝件10還可以包括多條第一接合佈線801和多條第二接合佈線802。
多個第二半導體晶粒711可以垂直堆疊以構成第一堆疊物701。多個第三半導體晶粒712可以附加堆疊在第一堆疊物701上。多個第三半導體晶粒712可以垂直堆疊以構成第二堆疊物702。第二堆疊物702可以堆疊在第一堆疊物701上。
可以使用多個第一連接凸塊601和多個第二連接凸塊602將支撐基板500安裝在封裝基板100上。可以通過第一連接凸塊601和第二連接凸塊602來支撐支撐基板500。第一連接凸塊601和第二連接凸塊602可以被定位為與第一半導體晶粒200橫向間隔開。支撐基板500可以具有第一表面501和相對的第二表面502。支撐基板500可以是支撐第二半導體晶粒711和第三半導體晶粒712的構件。第一半導體晶粒200可以附接至支撐基板500。支撐基板500可以是其中不存在互連結構、導電圖案或積體電路的基板。支撐基板500可以是絕緣基板或諸如矽基板之類的半導體基板。支撐基板500可以是由剛性材料組成的基板，以支撐第二半導體晶粒711和第三半導體晶粒712。
堆疊封裝件10還可以包括囊封層900，該囊封層900設置在封裝基板100上以覆蓋和保護支撐基板500、第一堆疊物701和第二堆疊物702。囊封層900可以包括各種囊封材料中的任何之一。例如，囊封層900可以包括諸如環氧模製化合物（EMC）材料之類的封裝模製材料。
封裝基板100可以包括將堆疊封裝件10電連接至外部裝置的互連結構。封裝基板100可以是印刷電路板（PCB）。支撐基板500可以設置在封裝基板100的第一表面101上，並且外連接器109可以設置在封裝基板100的與支撐基板500相對的第二表面102上。外連接器109可以包括能夠連接至外部裝置的連接構件。例如，外連接器109可以包括焊球。
第一佈線接合指140和第二佈線接合指170可以設置在封裝基板100的第一表面101上。第一佈線接合指140和第二佈線接合指170可以設置在封裝基板100的兩相對端部上。也就是說，第一佈線接合指140可以設置在封裝基板100的第一端部的第一表面101上，並且第二佈線接合指170可以設置在封裝基板100的與第一端部相對的第二端部的第一表面101上。第一佈線接合指140可以設置在封裝基板100的第一端部上，以與支撐基板500的第一端部相鄰，並且第二佈線接合指170可以設置在封裝基板100的第二端部上，以與支撐基板500的第二端部相鄰。第一佈線接合指140和第二佈線接合指170可以分別設置在封裝基板100的與支撐基板500交疊的部分的兩側。因此，第一佈線接合指140可以通過封裝基板100的與支撐基板500交疊的中央區域與第二佈線接合指170分開。
第一接合佈線801可以分別電連接至第一佈線接合指140。第二接合佈線802可以分別電連接至第二佈線接合指170。第一接合佈線801可以將第一堆疊物701的第二半導體晶粒711電連接至第一佈線接合指140。第二接合佈線802可以將第二堆疊物702的第三半導體晶粒712電連接至第二佈線接合指170。第一接合佈線801可以設置在第一堆疊物701的第一側，並且第二接合佈線802可以設置在第一堆疊物701的與第一接合佈線801相對的第二側。
第二半導體晶粒711可以依序地堆疊為偏移以提供第一階梯結構701S。例如，第二半導體晶粒711可以依序地堆疊成在從第一佈線接合指140指向第二佈線接合指170的第一偏移方向上偏移。第二半導體晶粒711可以堆疊以露出要連接至第一接合佈線801的其邊緣部分。可以使用第一黏合層721將第二半導體晶粒711附接至並堆疊在支撐基板500上。
第三半導體晶粒712可以順序地堆疊為偏移以提供第二階梯結構702S。例如，第三半導體晶粒712可以依序地堆疊成在從第二佈線接合指170指向第一佈線接合指140的第二偏移方向上偏移。第二偏移方向可以與第一偏移方向相反。第三半導體晶粒712可以堆疊以露出要連接至第二接合佈線802的其邊緣部分。可以使用第二黏合層722將第三半導體晶粒712附接至並且堆疊在第一堆疊物701上。
第一接合佈線801可以包括將封裝基板100的第一佈線接合指140電連接至與第一堆疊物701的最底端晶粒相對應的第二最底端半導體晶粒711B的第一子接合佈線811。第二最底端半導體晶粒711B可以是第二半導體晶粒711當中最靠近封裝基板100的半導體晶粒。支撐基板500的第一表面501可以面對封裝基板100，並且支撐基板500的第二表面502可以面對第二最底端半導體晶粒711B。第一接合佈線801還可以包括將第二半導體晶粒711彼此電連接的第二子接合佈線821。第一子接合佈線811可以電連接至第二子接合佈線821。
第二接合佈線802可以將第二接合指170電連接至包括第三半導體晶粒712的第二堆疊物702，並且可以延伸以將第三半導體晶粒712彼此電連接。
第一凸塊接合指150和第二凸塊接合指180可以設置在封裝基板100的第一表面101上。第一凸塊接合指150可以電連接至第一佈線接合指140。第一凸塊接合指150可以通過設置在封裝基板100的第一表面101上的第一互連線160電連接至第一佈線接合指140。第二凸塊接合指180可以通過設置在封裝基板100的第一表面101上的第二互連線190電連接至第二佈線接合指170。
第一連接凸塊601可以分別物理地且機械地接合至並且電連接至第一凸塊接合指150。第二連接凸塊602可以分別物理地且機械地接合至並且電連接至第二凸塊接合指180。第一連接凸塊601和第二連接凸塊602可以由基本相同的連接構件形成。例如，第一連接凸塊601和第二連接凸塊602中的每一個可以被配置為包括凸塊主體611和導電黏合層612。凸塊主體611可以形成為包括諸如銅材料之類的金屬材料，並且導電黏合層612可以形成為包括焊料層。第一連接凸塊601和第二連接凸塊602的凸塊主體611可以連接至支撐基板500，並且第一連接凸塊601和第二連接凸塊602的導電黏合層612可以連接至第一凸塊接合指150和第二凸塊接合指180。
第一連接凸塊601和第二連接凸塊602可以支撐支撐基板500，並且支撐基板500可以與封裝基板100的第一表面101間隔開一距離。第一半導體晶粒200可以設置在封裝基板100的第一表面101上。第一半導體晶粒200可以設置為使得第一半導體晶粒200的第二表面202面對封裝基板100的第一表面101。第一半導體晶粒200還可以具有面對支撐基板500的第一表面201。第一連接凸塊601和第二連接凸塊602可以抬起支撐基板500，以在支撐基板500和封裝基板100之間提供用於位於支撐基板500和封裝基板100之間的第一半導體晶粒200的空間。
多個第一晶粒襯墊210和多個第二晶粒襯墊220可以設置在第一半導體晶粒200的第一表面201上。第一晶粒襯墊210和第二晶粒襯墊220可以是用於將第一半導體晶粒200電連接至支撐基板500的連接襯墊。第一半導體晶粒200可以設置在封裝基板100的中央部分上。也就是說，第一半導體晶粒200可以位於包括第一佈線接合指140的邊緣部分和包括第二佈線接合指170的另一邊緣部分之間。
第一半導體晶粒200可以將第一堆疊物701的第二半導體晶粒711電連接至第二堆疊物702的第三半導體晶粒712。第一半導體晶粒200可以被配置為包括控制第一堆疊物701的第二半導體晶粒711的操作和第二堆疊物702的第三半導體晶粒712的操作的控制器。第一堆疊物701的第二半導體晶粒711和第二堆疊物702的第三半導體晶粒712可以是存儲資料的記憶體半導體晶粒。第一堆疊物701的第二半導體晶粒711和第二堆疊物702的第三半導體晶粒712可以是向第一半導體晶粒200提供資料和存儲通過第一半導體晶粒200的控制操作所生成的資料的記憶體半導體晶粒。第二半導體晶粒711和第三半導體晶粒712可以是諸如NAND型快閃記憶體裝置之類的非揮發性記憶體裝置。
圖2和圖3是例示圖1所示的堆疊封裝件10的部分（包括支撐基板500的部分）的放大截面圖。
參照圖1和圖2，第一半導體晶粒200可以通過第一半導體晶粒200的第一晶粒襯墊210、第一內凸塊251、第一RDL圖案401、第一連接凸塊601、第一凸塊接合指150、第一互連線160、第一佈線接合指140和第一接合佈線801電連接至第一堆疊物701的第二半導體晶粒711。這樣，第一RDL圖案401、第一連接凸塊601、第一凸塊接合指150、第一互連線160、第一佈線接合指140和第一接合佈線801可以提供用於第一半導體晶粒200和第二半導體晶粒711之間的通訊的第一通道。
參照圖1和圖3，第一半導體晶粒200可以通過第一半導體晶粒200的第二晶粒襯墊220、第二內凸塊252、第二RDL圖案402、第二連接凸塊602、第二凸塊接合指180、第二互連線190、第二佈線接合指170和第二接合佈線802電連接至第二堆疊物702的第三半導體晶粒712。這樣，第二RDL圖案402、第二連接凸塊602、第二凸塊接合指180、第二互連線190、第二佈線接合指170和第二接合佈線802可以提供用於第一半導體晶粒200和第三半導體晶粒712之間的通訊的第二通道。第一半導體晶粒200可以同時通過多個通道（即，第一通道和第二通道）與第二半導體晶粒711和第三半導體晶粒712進行通訊。因此，可以提高堆疊封裝件10的操作速度。
再次參照圖1和圖2，第一RDL圖案401可以將第一半導體晶粒200電連接至第一連接凸塊601。第一RDL圖案401可以設置在支撐基板500的第一表面501上。第一RDL圖案401的第一端可以電連接至第一內凸塊251，並且第一RDL圖案401可以延伸以使得第一RDL圖案401的第二端電連接至第一連接凸塊601。第一RDL圖案401可以由金屬層形成。第一RDL圖案401可以包括銅材料或鋁材料。第一RDL圖案401中的每個可以是包括第一部分411、第一延伸部分412和第二部分413的導電圖案。第一RDL圖案401的第一部分411可以是第一連接凸塊601所連接至的著陸件。第一RDL圖案401的第一部分411可以設置在支撐基板500的第一表面501上，並且可以與第一半導體晶粒200橫向間隔開。第一RDL圖案401的第二部分413可以設置為與第一半導體晶粒200的第一晶粒襯墊210垂直交疊並且可以通過第一內凸塊251電連接至第一晶粒襯墊210。第一RDL圖案401的第一延伸部分412可以是將第一部分411電連接至第二部分413的線形圖案。
再次參照圖1和圖3，第二RDL圖案402可以在第一RDL圖案401從第一半導體晶粒200延伸的方向的相反方向上延伸。第二RDL圖案402可以設置在支撐基板500的第一表面上，並且可以朝向第二連接凸塊602延伸。第二RDL圖案402可以將第一半導體晶粒200電連接至第二連接凸塊602。第二RDL圖案402中的每個可以是包括第三部分415、第二延伸部分416和第四部分417的導電圖案。第二RDL圖案402的第三部分415可以是第二連接凸塊602所連接至的著陸件。第二RDL圖案402的第三部分415可以設置在支撐基板500的第一表面501上，並且可以與第一半導體晶粒200橫向間隔開。第二RDL圖案402的第四部分417可以設置為與第一半導體晶粒200的第二晶粒襯墊220垂直交疊並且可以通過第二內凸塊252電連接至第二晶粒襯墊220。第二RDL圖案402的第二延伸部分416可以是將第三部分415電連接至第四部分417的線形圖案。
參照圖2和圖3，介電層350可以設置在支撐基板500的第一表面501上，以使第一RDL圖案401和第二RDL圖案402彼此電隔離和絕緣。介電層350可以包括阻焊劑層。內黏合層290可以設置在第一半導體晶粒200的第一表面201和介電層350之間。第一半導體晶粒200可以通過內黏合層290附接至支撐基板500。內黏合層290可以包括諸如底部填充材料或非導電膜（NCF）之類的介電材料。
第一內凸塊251和第二內凸塊252可以是將第一半導體晶粒200電連接至第一RDL圖案401和第二RDL圖案402的連接構件。第一內凸塊251和第二內凸塊252可以具有相對小的直徑以與具有相對小的直徑D1的第一晶粒襯墊210和第二晶粒襯墊220接觸。第一內凸塊251和第二內凸塊252可以具有小於第一連接凸塊601和第二連接凸塊602的直徑D2的直徑D3。
參照圖2，第一電路徑P1可以設置為包括第一晶粒襯墊210、第一內凸塊251、第一RDL圖案401、第一連接凸塊601、第一凸塊接合指150、第一互連線160和第一佈線接合指140。參照圖3，第二電路徑P2可以設置為包括第二晶粒襯墊220、第二內凸塊252、第二RDL圖案402、第二連接凸塊602、第二凸塊接合指180、第二互連線190和第二佈線接合指170。第一電路徑P1中的一個可以設置為與第二電路徑P2中的任何一個具有基本相同的長度。
在實施方式中，第一RDL圖案401中的一個可以形成為與第二RDL圖案402中的任何一個具有基本相同的長度。在平面圖中，第一RDL圖案401可以相對於第一半導體晶粒200與第二RDL圖案402具有對稱佈局。在這種情況下，當從平面圖觀看時，第一半導體晶粒200的第一晶粒襯墊210也可以相對於穿過第一半導體晶粒200的中心點的直線（即，中心線）與第一半導體晶粒200的第二晶粒襯墊220對稱。
第一凸塊接合指150、第一互連線160和第一佈線接合指140可以分別與第二凸塊接合指180、第二互連線190和第二佈線接合指170具有基本相同的長度和形狀。當從平面圖觀看時，第一凸塊接合指150、第一互連線160和第一佈線接合指140可以設置為相對於第一半導體晶粒200與第二凸塊接合指180、第二互連線190和第二佈線接合指170中的相應一個對稱。
由於上述佈局，可以有效地減小在將第一半導體晶粒200連接至第一堆疊物701的第二半導體晶粒711的路徑與將第一半導體晶粒200連接至第二堆疊物（圖1的702）的第三半導體晶粒（圖1的712）的路徑之間的長度差。將第一半導體晶粒200連接至第二半導體晶粒711的路徑可以設置為與將第一半導體晶粒200連接至第二堆疊物（圖1的702）的第三半導體晶粒（圖1的712）的路徑具有基本相同的長度。因此，第一半導體晶粒200可以以基本相同的信號路由長度或相似的信號路由長度來訪問第二半導體晶粒711和第三半導體晶粒712，從而提高堆疊封裝件10的信號完整性。
圖4是例示圖1所示的堆疊封裝件10的第一佈線接合指140和第二佈線接合指170、第一連接凸塊601和第二連接凸塊602以及第一晶粒襯墊210和第二晶粒襯墊220的平面圖。圖5是例示圖4所示的第一半導體晶粒200的第一晶粒襯墊210和第二晶粒襯墊220的放大平面圖。圖6是聚焦於圖4的第一連接凸塊601和第一晶粒襯墊210的平面圖。
參照圖1和圖4，與第二半導體晶粒711和第三半導體晶粒712相比，第一半導體晶粒200可以具有相對小的尺寸或者小的寬度。為了將具有相對小尺寸的第一半導體晶粒200設置在包括第二半導體晶粒711的第一堆疊物701下方，第一半導體晶粒200可以設置為附接至支撐基板500的底表面。第一佈線接合指140可以在安裝有支撐基板500的封裝基板100的第一部分上排列成行。第二佈線接合指170可以在封裝基板100的與第一佈線接合指140所排列在其上的第一部分相對的第二部分上排列成行。在平面圖中，第一佈線接合指140所排列成的行和第二佈線接合指170所排列成的行可以相對於第一半導體晶粒200基本對稱。
支撐基板500可以使用第一連接凸塊601和第二連接凸塊602安裝在封裝基板100上。第一連接凸塊601和第二連接凸塊602可以設置在封裝基板100和支撐基板500之間。當從平面圖觀看時，第一連接凸塊601和第二連接凸塊602可以設置為相對於第一半導體晶粒200對稱。
將第一連接凸塊601連接至第一半導體晶粒200的第一晶粒襯墊210的第一RDL圖案401可以設置在支撐基板500上。將第二連接凸塊602連接至第一半導體晶粒200的第二晶粒襯墊220的第二RDL圖案402可以設置在支撐基板500上。
將第一佈線接合指140連接至第一連接凸塊601的第一互連線160可以設置在封裝基板100上。將第二佈線接合指170連接至第二連接凸塊602的第二互連線190可以設置在封裝基板100上。
通常，半導體晶粒的輸入/輸出（I/O）端子可以設置在其中形成有離散裝置（例如，MOS電晶體）的活化（activation）層的表面上。當I/O端子形成在第一半導體晶粒200的表面201上時，能夠設置在第一半導體晶粒200的表面201上的I/O端子的數量會根據第一半導體晶粒200的表面201的有限平面面積而受到限制。為了使第一半導體晶粒200用作控制第二半導體晶粒711和第三半導體晶粒712的操作的控制器，第一半導體晶粒200必須電連接至第二半導體晶粒711和第三半導體晶粒712。
參照圖1、圖4和圖5，儘管第一半導體晶粒200具有在其上設置I/O端子的表面201的有限面積並且I/O端子的數量正在增加，但是可能需要將第一半導體晶粒200電連接至第二半導體晶粒711和第三半導體晶粒712。根據實施方式，將第一半導體晶粒200連接至第二半導體晶粒711的第一路徑和將第一半導體晶粒200連接至第三半導體晶粒712的第二路徑可以獨立地提供，以構成多個通道。另選地，第二半導體晶粒711可以通過至少兩個通道信號地連接至第一半導體晶粒200，並且第三半導體晶粒712可以通過至少兩個通道信號地連接至第一半導體晶粒200。這樣，如果在第一半導體晶粒200與第二半導體晶粒711和第三半導體晶粒712之間建立多個通道，則第一半導體晶粒200的I/O端子的數量可以顯著增加。
隨著第一半導體晶粒200所需的I/O端子的數量增加，對應於I/O端子的第一晶粒襯墊210和第二晶粒襯墊220的數量也會增加。此外，隨著半導體裝置的製造技術的發展，半導體裝置形成為更小，並具有相同功能甚至更複雜功能。在這種情況下，隨著第一半導體晶粒200的尺寸的減小，第一半導體晶粒200的表面201的平面面積也會減小。為了增加設置在有限面積上的第一晶粒襯墊210和第二晶粒襯墊220的數量，第一晶粒襯墊210和第二晶粒襯墊220可以設置為沿著第一半導體晶粒200的四個邊緣具有環狀圖案。在實施方式中，第一晶粒襯墊210和第二晶粒襯墊220、或者第一晶粒襯墊210和第二晶粒襯墊220中的一些可以沿著第一半導體晶粒200的邊緣排列成至少兩行。第一晶粒襯墊210和第二晶粒襯墊220中的一些可以以Z字（zigzag）圖案沿著第一半導體晶粒200的邊緣排列成兩行。
在示例性實施方式中，第一半導體晶粒200可以具有兩個相對邊緣，例如，第一邊緣291和第二邊緣292。在這種情況下，第一組第一晶粒襯墊210-1可以在第一半導體晶粒200的與第一邊緣291相鄰的邊緣區域上排列成第一行。第二組第一晶粒襯墊210-2可以排列成與第一行相鄰的第二行，第二行位於與第一邊緣291相對。另外，第一組第二晶粒襯墊220-1可以在第一半導體晶粒200的與第二邊緣292相鄰的邊緣區域上排列成第三行。第二組第二晶粒襯墊220-2可以排列成與第三行相鄰的第四行，第四行位於與第二邊緣292相對。第一半導體晶粒200還可以包括將第一邊緣291連接至第二邊緣292的兩個附加的相對邊緣，例如，第三邊緣293和第四邊緣294。在這種情況下，第一晶粒襯墊中的附加晶粒襯墊210-3和第二晶粒襯墊中的附加晶粒襯墊220-3可以排列在與第三邊緣293和第四邊緣294相鄰的邊緣區域上。第一晶粒襯墊中的附加晶粒襯墊210-3和第二晶粒襯墊中的附加晶粒襯墊220-3未排列在第一行至第四行中，而是沿著第三邊緣293和第四邊緣294排列，以與第一組第一晶粒襯墊210-1和第二組第一晶粒襯墊210-2以及第一組第二晶粒襯墊220-1和第二組第二晶粒襯墊220-2一起構成環狀圖案。
如上所述，第一晶粒襯墊210和第二晶粒襯墊220中的一些可以沿著第一邊緣291和第二邊緣292排列成兩行，並且第一晶粒襯墊210和第二晶粒襯墊220中的其餘晶粒襯墊可以沿第三邊緣293和第四邊緣294排列。因此，第一晶粒襯墊210和第二晶粒襯墊220可以排列成在平面圖中具有環狀圖案或圈形。因此，即使第一半導體晶粒200的尺寸減小，也可以在不減少I/O端子的數量的情況下製造第一半導體晶粒200。結果，即使第一半導體晶粒200通過多個通道信號地連接至第二半導體晶粒711和第三半導體晶粒712，也可以排列相應數量的I/O端子。在諸如堆疊封裝件10之類的多晶片封裝件的架構被實現為具有多個通道的情況下，與具有單通道架構的多晶片封裝件相比，具有多通道架構的多晶片封裝件的性能可以得到改善。
參照圖4、圖5和圖6，第一晶粒襯墊210可以通過第一RDL圖案401電連接至第一連接凸塊601。第二晶粒襯墊220可以通過第二RDL圖案402電連接至第二連接凸塊602。第一半導體晶粒200的第一晶粒襯墊210和第二晶粒襯墊220的尺寸D1（即，寬度）可以小於第一連接凸塊601和第二連接凸塊602的直徑D2。如上所述，因為雖然第一半導體晶粒200的尺寸減小但是第一半導體晶粒200可能需要許多I/O端子，所以可能難以增大第一晶粒襯墊210和第二晶粒襯墊220的尺寸。此外，為了將支撐基板500安裝在封裝基板100上，可能需要即使封裝基板100和支撐基板500在堆疊封裝件10的封裝製程期間變形也穩定地保持堆疊封裝件10中的電連接。因此，第一連接凸塊601和第二連接凸塊602的尺寸應大於一定值。例如，第一晶粒襯墊210和第二晶粒襯墊220可以形成為具有大約幾微米到大約幾十微米的尺寸D1（即，寬度），並且第一連接凸塊601和第二連接凸塊602可以形成為具有大約幾十微米至大約幾百微米的直徑D2。因為第一晶粒襯墊210和第二晶粒襯墊220的尺寸D1相對小，所以可能難以將第一晶粒襯墊210和第二晶粒襯墊220直接連接至具有相對大值的直徑D2的第一連接凸塊601和第二連接凸塊602。因此，第一連接凸塊601和第二連接凸塊602可以通過第一RDL圖案401和第二RDL圖案402分別連接至第一晶粒襯墊210和第二晶粒襯墊220。
第一連接凸塊601可以沿著支撐基板500的與第一佈線接合指140相鄰的邊緣設置，以與各個第一晶粒襯墊210相對應。當第一晶粒襯墊210排列成兩行時，第一連接凸塊601也可以排列成兩行以與各個第一晶粒襯墊210相對應。第一連接凸塊601可以包括第一組第一連接凸塊601-1和第二組第一連接凸塊601-2。第一組第一連接凸塊601-1可以排列成與支撐基板500的邊緣相鄰的第一行，並且第二組第一連接凸塊601-2可以排列成位於第一行和第一半導體晶粒200之間的第二行。第一連接凸塊601可以以Z字圖案排列成兩行。因此，可以最大化或高效利用第一組第一連接凸塊601-1與第二組第一連接凸塊601-2之間的空間。第二連接凸塊602也可以排列成兩行以與排列成兩行的各個第二晶粒襯墊220相對應。第二連接凸塊602可以以Z字圖案排列成兩行。與第一連接凸塊601類似，第二連接凸塊602可以包括第一組第二連接凸塊602-1和第二組第二連接凸塊602-2。
再次參照圖4、圖5和圖6，第一連接凸塊601可以設置為具有第二節距W2，該第二節距W2大於第一晶粒襯墊210的第一節距W1。第一佈線接合指140可以設置為具有小於第一連接凸塊601的第二節距W2的第三節距W3。在第一佈線接合指140當中，設置為彼此緊接著相鄰的第一子佈線接合指141和第二子佈線接合指142可以設置為具有第三節距W3。在第一佈線接合指140之間的距離當中，第一子佈線接合指141和第二子佈線接合指142之間的距離可以是最小的。因此，第三節距W3可以表示第一佈線接合指140的節距當中的最小節距。
為了將第一晶粒襯墊210設置為在有限面積中具有第一節距W1，第一晶粒襯墊210可以排列成兩行。排列成兩行的第一晶粒襯墊210的第一節距W1可以大於當第一晶粒襯墊210排列成一行時第一晶粒襯墊210的節距。因此，當形成連接至第一晶粒襯墊210的第一RDL圖案401時，可以最大化第一RDL圖案401之間的距離。
第一佈線接合指140可以設置為具有大於第一晶粒襯墊210的第一節距W1的第三節距W3。因為第一佈線接合指140形成為具有與第一晶粒襯墊210的比例（scale）不同的比例，所以可能難以將第一佈線接合指140直接連接至第一晶粒襯墊210。因此，可能需要形成將第一佈線接合指140電連接至第一晶粒襯墊210的互連結構。第一RDL圖案401、第一連接凸塊601和第一互連線160可以用作將第一佈線接合指140電連接至第一晶粒襯墊210的互連結構。
參照圖1和圖4，第一連接凸塊601可以通過用於導電黏合層612的焊接製程而接合至第一凸塊接合指150。在這種情況下，為了防止彼此相鄰的第一連接凸塊601由於焊接製程不良而導致彼此不期望的連接，第一連接凸塊601可以設置為具有大於第一佈線接合指140的第三節距W3的第二節距W2。為了使第一連接凸起601設置為具有與相對大的節距相對應的第二節距W2，第一組第一連接凸塊601-1和第二組第一連接凸塊601-2可以以Z字圖案排列成兩行。
再次參照圖1，支撐基板500的尺寸可以大於與第一堆疊物701的最底端晶粒相對應的第二最底端半導體晶粒711B的尺寸。在實施方式中，支撐基板500可以與第一堆疊物701的第二最底端半導體晶粒711B具有基本相同的尺寸。第二最底端半導體晶粒711B可以對應於第一堆疊物701的第二半導體晶粒711當中最接近於支撐基板500的第二半導體晶粒711。因為支撐基板500與第二最底端半導體晶粒711B具有相同的尺寸或具有比第二最底端半導體晶粒711B的尺寸大的尺寸，所以第二最底端半導體晶粒711B可以設置在支撐基板500上，而沒有任何懸垂。因此，第二最底端半導體晶粒711B可以設置為與支撐基板500完全交疊。此外，因為堆疊在第二最底端半導體晶粒711B上的其餘第二半導體晶粒711能夠沒有任何懸垂地設置，所以可以在支撐基板500上形成穩定的堆疊結構。
圖7是例示根據實施方式的堆疊封裝件10中所包括的支撐基板500的邊緣部分500E的放大截面圖。
參照圖7，支撐基板500可以設置在封裝基板100上，以當從平面圖觀看時具有從第一堆疊物701的側表面突出的突出部500P。在平面圖中，支撐基板500的突出部500P可以從第一堆疊物701中所包括的第二最底端半導體晶粒711B的側表面突出。第二最底端半導體晶粒711B可以設置在支撐基板500上，使得當從平面圖觀看時支撐基板500的邊緣部分500E的一部分從第二最底端半導體晶粒711B的側表面突出。
第一連接凸塊601當中的第一組第一連接凸塊601-1可以定位為與支撐基板500的突出部500P垂直地交疊。因此，第一組第一連接凸塊601-1可以穩定地支撐支撐基板500的突出部500P。
第一連接凸塊601當中的第二組第一連接凸塊601-2可以定位為與連接部分811A垂直交疊，在連接部分811A處第一接合佈線801連接至第二半導體晶粒711當中的最靠近支撐基板500的第二最底端半導體晶粒711B。
第二組第一連接凸塊601-2可以設置為與第二最底端半導體晶粒711B的邊緣部分711E垂直交疊。與第一子接合佈線811的第一端相對應的連接部分811A可以接合至第二最底端半導體晶粒711B的邊緣部分711E。第二組第一連接凸塊601-2可以與第一接合佈線801的連接部分811A部分地或完全地交疊。因此，當第一接合佈線801接合至第二最底端半導體晶粒711B時，第二組第一連接凸塊601-2可以支撐第二最底端半導體晶粒711B的邊緣部分711E，使得支撐基板500和第二最底端半導體晶粒711B不會被接合壓力損壞。因此，第一接合佈線801可以更穩定地接合至第二最底端半導體晶粒711B。
為了使第二組第一連接凸塊601-2定位為與第一接合佈線801的連接部分811A交疊，支撐基板500的邊緣部分500E可以延伸以與第一接合佈線801的連接部分811A交疊。
圖8是例示根據另一實施方式的堆疊封裝件11的截面圖。在圖8中，與圖1中使用的元件符號相同的元件符號指代相同的元件。
參照圖8，堆疊封裝件11可以包括封裝基板100、支撐基板500、第一半導體晶粒200、包括第二半導體晶粒711的第一堆疊物701、包括第三半導體晶粒712的第二堆疊物702、第一接合佈線801和第二接合佈線802、第一連接凸塊601和第二連接凸塊602、以及囊封層900。第二半導體晶粒711可以堆疊在支撐基板500上以提供第一階梯結構701S，並且第三半導體晶粒712可以堆疊在第一堆疊物701上以提供第二階梯結構702S。第一RDL圖案401和第二RDL圖案402可以設置在支撐基板500上。
虛設凸塊604可以設置在第一連接凸塊601所設置於的位置與第二連接凸塊602所設置於的位置之間。虛設凸塊604可以包括至少兩個凸塊，以支撐支撐基板500。虛設凸塊604可以設置在介電層350上。因為虛設凸塊604設置在介電層350上，所以第一RDL圖案401和第二RDL圖案402可以通過介電層350與虛設凸塊604電絕緣和隔離。封裝基板100還可以包括虛設凸塊604所接合至的虛設指120。第一虛設指120可以是類似於第一佈線接合指140的導電圖案。虛設凸塊604可以形成為與第一連接凸塊601具有基本相同的形狀或者與第一連接凸塊601具有相似的形狀。
虛設凸塊604可以設置為與支撐基板500的一些部分垂直交疊，並且可以在水平方向上與第一半導體晶粒200間隔開。虛設凸塊604可以設置為與第一連接凸塊601和第二連接凸塊602相鄰。例如，虛設凸塊604中的一些可以設置為與第二組第一連接凸塊601-2相鄰。當第一接合佈線801接合至第二半導體晶粒711時，如上所述設置的虛設凸塊604可以附加地支撐第二半導體晶粒711。因此，可以防止由於接合壓力導致支撐基板500被損壞或第二半導體晶粒711彎曲。結果，可以有效地抑制或減輕接合失敗的發生。
虛設凸塊604可以包括設置在第一連接凸塊601所設置於的位置與第二連接凸塊602所設置於的位置之間的至少兩個凸塊。虛設凸塊604可以使囊封層900更容易地填充支撐基板500和封裝基板100之間的空間。在用於形成囊封層900的模製製程期間，模製材料可以填充支撐基板500和封裝基板100之間的空間。虛設凸塊604可以分散模製材料，以使模製材料在模製製程期間均勻流動。因此，當執行模製製程時，虛設凸塊604可以防止、抑制或減少在支撐基板500與封裝基板100之間的空間中產生空隙。
在實施方式中，支撐基板500和封裝基板100之間的空間可以用底部填充材料填充。在這種情況下，虛設凸塊604可以改善底部填充材料的可流動性，以降低在支撐基板500與封裝基板100之間的空間中形成空隙的可能性或防止在支撐基板500與封裝基板100之間的空間中形成空隙。
圖9是例示包括採用根據實施方式的至少一個堆疊封裝件的記憶卡7800的電子系統的方塊圖。記憶卡7800包括諸如非揮發性記憶體裝置之類的記憶體7810和記憶體控制器7820。記憶體7810和記憶體控制器7820可以存儲資料或讀出所存儲的資料。記憶體7810和記憶體控制器7820中的至少一個可以包括根據實施方式的至少一個堆疊封裝件。
記憶體7810可以包括應用本公開教導的非揮發性記憶體裝置。記憶體控制器7820可以控制記憶體7810，使得回應於來自主機7830的讀取/寫入請求，而讀出所存儲的資料或對資料進行存儲。
圖10是例示包括根據實施方式的至少一個堆疊封裝件的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出單元8712和記憶體8713。控制器8711、輸入/輸出單元8712和記憶體8713可以通過提供資料移動所經由的路徑的匯流排8715彼此耦接。
在實施方式中，控制器8711可以包括微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯裝置中的一個或更多個。控制器8711或記憶體8713可以包括根據本公開的實施方式的至少一個堆疊封裝件。輸入/輸出單元8712可以包括從小鍵盤、鍵盤、顯示裝置、觸控式螢幕等當中選擇的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可以存儲控制器8711要執行的命令和/或資料等。
記憶體8713可以包括諸如DRAM之類的揮發性記憶體裝置和/或諸如快閃記憶體之類的非揮發性記憶體裝置。例如，快閃記憶體可以安裝到諸如移動終端或臺式電腦之類的資訊處理系統。快閃記憶體可以構成固態磁碟（SSD）。在這種情況下，電子系統8710可以在快閃記憶體系統中穩定地存儲大量資料。
電子系統8710還可以包括被配置為向通訊網路發送資料和從通訊網路接收資料的介面8714。介面8714可以是有線型或無線型。例如，介面8714可以包括天線、或者有線或無線收發器。
電子系統8710可以實現為執行各種功能的移動系統、個人電腦、工業電腦或邏輯系統。例如，移動系統可以是個人數位助理（PDA）、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統、以及資訊發送/接收系統中的任何之一。
如果電子系統8710表示能夠執行無線通訊的裝備，則電子系統8710可以用於使用分碼多工存取（code division multiple access，CDMA）、全球移動通訊系統（global system for mobile communications，GSM）、北美數位蜂窩（north American digital cellular，NADC）、增強型分時多工存取（enhanced-time division multiple access，E-TDMA）、寬頻分碼多工存取（wideband code division multiple access，WCDAM）、CDMA2000、長期演進（long term evolution，LTE）、或無線寬頻互聯網（wireless broadband Internet，Wibro）的技術的通訊系統中。
已經出於示例的目的公開了本公開的實施方式。本領域技術人員將理解，在不脫離本公開和所附申請專利範圍的範疇和精神的情況下，可以進行各種修改、添加和替換。
10:堆疊封裝件 11:堆疊封裝件 100:封裝基板 101:第一表面 102:第二表面 109:外連接器 120:第一虛設指 140:第一佈線接合指 141:第一子佈線接合指 142:第二子佈線接合指 150:第一凸塊接合指 160:第一互連線 170:第二佈線接合指 180:第二凸塊接合指 190:第二互連線 200:第一半導體晶粒 201:第一表面 / 表面 202:第二表面 210:第一晶粒襯墊 210-1:第一組第一晶粒襯墊 210-2:第二組第一晶粒襯墊 210-3:附加晶粒襯墊 220:第二晶粒襯墊 220-1:第一組第二晶粒襯墊 220-2:第二組第二晶粒襯墊 220-3:附加晶粒襯墊 251:第一內凸塊 252:第二內凸塊 290:內黏合層 291:第一邊緣 292:第二邊緣 293:第三邊緣 294:第四邊緣 350:介電層 401:第一再分配線（RDL）圖案 402:第二再分配線（RDL）圖案 411:第一部分 412:第一延伸部分 413:第二部分 415:第三部分 416:第二延伸部分 417:第四部分 500:支撐基板 500E:邊緣部分 500P:突出部 501:第一表面 502:第二表面 601:第一連接凸塊 601-1:第一組第一連接凸塊 601-2:第二組第一連接凸塊 602:第二連接凸塊 602-1:第一組第二連接凸塊 602-2:第二組第二連接凸塊 604:虛設凸塊 611:凸塊主體 612:導電黏合層 701:第一堆疊物 701S:第一階梯結構 702:第二堆疊物 702S:第二階梯結構 711:第二半導體晶粒 711B:第二最底端半導體晶粒 711E:邊緣部分 712:第三半導體晶粒 721:第一黏合層 722:第二黏合層 801:第一接合佈線 802:第二接合佈線 811:第一子接合佈線 811A:連接部分 821:第二子接合佈線 900:囊封層 7800:記憶卡 7810:記憶體 7820:記憶體控制器 7830:主機 8710:電子系統 8711:控制器 8712:輸入/輸出單元 8713:記憶體 8714:介面 8715:匯流排 D1:直徑 / 尺寸 D2:直徑 D3:直徑 P1:第一電路徑 P2:第二電路徑 W1:第一節距 W2:第二節距 W3:第三節距
圖1是例示根據實施方式的堆疊封裝件的截面圖。
圖2和圖3是例示圖1所示的堆疊封裝件的部分的放大截面圖。
圖4是例示圖1所示的堆疊封裝件的佈線接合指、連接凸塊和晶粒襯墊的平面圖。
圖5是例示圖4所示的晶粒襯墊的放大平面圖。
圖6是例示圖4所示的連接凸塊和晶粒襯墊的平面圖。
圖7是例示根據實施方式的堆疊封裝件中所包括的封裝基板的邊緣部分的放大截面圖。
圖8是例示根據另一實施方式的堆疊封裝件的截面圖。
圖9是例示採用包括根據實施方式的至少一個堆疊封裝件的記憶卡的電子系統的方塊圖。
圖10是例示包括根據實施方式的至少一個堆疊封裝件的另一電子系統的方塊圖。
10:堆疊封裝件
100:封裝基板
101:第一表面
102:第二表面
109:外連接器
140:第一佈線接合指
150:第一凸塊接合指
160:第一互連線
170:第二佈線接合指
180:第二凸塊接合指
190:第二互連線
200:第一半導體晶粒
201:第一表面/表面
202:第二表面
210:第一晶粒襯墊
220:第二晶粒襯墊
251:第一內凸塊
252:第二內凸塊
290:內黏合層
350:介電層
401:第一再分配線(RDL)圖案
402:第二再分配線(RDL)圖案
411:第一部分
412:第一延伸部分
413:第二部分
415:第三部分
416:第二延伸部分
417:第四部分
500:支撐基板
501:第一表面
502:第二表面
601:第一連接凸塊
601-1:第一組第一連接凸塊
601-2:第二組第一連接凸塊
602:第二連接凸塊
602-1:第一組第二連接凸塊
602-2:第二組第二連接凸塊
611:凸塊主體
612:導電黏合層
701:第一堆疊物
701S:第一階梯結構
702:第二堆疊物
702S:第二階梯結構
711:第二半導體晶粒
711B:第二最底端半導體晶粒
712:第三半導體晶粒
721:第一黏合層
722:第二黏合層
801:第一接合佈線
802:第二接合佈線
811:第一子接合佈線
821:第二子接合佈線
900:囊封層

Claims (29)

  1. 一種堆疊封裝件，該堆疊封裝件包括： 封裝基板； 支撐基板，所述支撐基板安裝在所述封裝基板上，並由設置在所述支撐基板和所述封裝基板之間的第一連接凸塊和第二連接凸塊支撐； 第一半導體晶粒，所述第一半導體晶粒設置在所述支撐基板的第一表面上，使得所述第一半導體晶粒的第一表面面對所述封裝基板； 第一再分配線（RDL）圖案，所述第一再分配線圖案設置在所述支撐基板的所述第一表面上以將所述第一連接凸塊電連接至所述第一半導體晶粒； 第二再分配線圖案，所述第二再分配線圖案設置在所述支撐基板的所述第一表面上以將所述第二連接凸塊電連接至所述第一半導體晶粒； 第二半導體晶粒，所述第二半導體晶粒堆疊在所述支撐基板的與所述第一半導體晶粒相對的第二表面上； 第三半導體晶粒，所述第三半導體晶粒堆疊在所述第二半導體晶粒上； 第一接合佈線，所述第一接合佈線電連接至所述第二半導體晶粒；以及 第二接合佈線，所述第二接合佈線電連接至所述第三半導體晶粒， 其中，所述封裝基板包括： 第一佈線接合指，所述第一佈線接合指電連接至所述第一接合佈線； 第二佈線接合指，所述第二佈線接合指電連接至所述第二接合佈線； 第一凸塊接合指，所述第一連接凸塊電連接至所述第一凸塊接合指；以及 第二凸塊接合指，所述第二連接凸塊電連接至所述第二凸塊接合指。
  2. 根據請求項1所述的堆疊封裝件， 其中，所述第二半導體晶粒堆疊成沿從所述第一佈線接合指指向所述第二佈線接合指的第一偏移方向偏移，以提供第一階梯結構； 其中，所述第三半導體晶粒堆疊成沿從所述第二佈線接合指指向所述第一佈線接合指的第二偏移方向偏移，以提供第二階梯結構；並且 其中，所述第二偏移方向是所述第一偏移方向的相反方向。
  3. 根據請求項1所述的堆疊封裝件，其中， 所述第一佈線接合指和所述第二佈線接合指位於所述封裝基板上彼此相對的位置處並且所述支撐基板和所述第一半導體晶粒在所述第一佈線接合指和所述第二佈線接合指之間。
  4. 根據請求項1所述的堆疊封裝件，其中，所述第一半導體晶粒設置在所述封裝基板的位於所述第一佈線接合指和所述第二佈線接合指之間的中央部分上方。
  5. 根據請求項1所述的堆疊封裝件，其中，所述第一連接凸塊和所述第二連接凸塊與所述第一半導體晶粒間隔開。
  6. 根據請求項1所述的堆疊封裝件，其中，所述封裝基板還包括： 第一互連線，所述第一互連線將所述第一佈線接合指分別電連接至所述第一凸塊接合指；以及 第二互連線，所述第二互連線將所述第二佈線接合指分別電連接至所述第二凸塊接合指。
  7. 根據請求項6所述的堆疊封裝件，其中，所述第一半導體晶粒包括： 第一晶粒襯墊，所述第一晶粒襯墊分別電連接至所述第一再分配線圖案；以及 第二晶粒襯墊，所述第二晶粒襯墊分別電連接至所述第二再分配線圖案， 其中，所述第一晶粒襯墊和所述第二晶粒襯墊的寬度小於所述第一連接凸塊和所述第二連接凸塊的直徑。
  8. 根據請求項7所述的堆疊封裝件，該堆疊封裝件還包括： 第一內凸塊，所述第一內凸塊將所述第一晶粒襯墊電連接至所述第一再分配線圖案；以及 第二內凸塊，所述第二內凸塊將所述第二晶粒襯墊電連接至所述第二再分配線圖案， 其中，所述第一內凸塊和所述第二內凸塊設置在所述第一半導體晶粒與所述支撐基板的所述第一表面之間，並且具有比所述第一連接凸塊和所述第二連接凸塊的直徑小的直徑。
  9. 根據請求項8所述的堆疊封裝件，其中， 其中，所述第一晶粒襯墊、所述第一內凸塊、所述第一再分配線圖案、所述第一連接凸塊、所述第一凸塊接合指、所述第一互連線和所述第一佈線接合指組成第一電路徑；並且 其中，所述第二晶粒襯墊、所述第二內凸塊、所述第二再分配線圖案、所述第二連接凸塊、所述第二凸塊接合指、所述第二互連線和所述第二佈線接合指組成第二電路徑。
  10. 根據請求項9所述的堆疊封裝件，其中，所述第一電路徑分別與所述第二電路徑具有相同長度。
  11. 根據請求項7所述的堆疊封裝件，其中，所述第一半導體晶粒的所述第一晶粒襯墊沿著所述第一半導體晶粒的邊緣以Z字圖案排列成兩行。
  12. 根據請求項11所述的堆疊封裝件，其中，所述第一連接凸塊以Z字圖案排列成兩行，以對應於以Z字圖案排列成兩行的所述第一晶粒襯墊。
  13. 根據請求項7所述的堆疊封裝件，其中，所述第一連接凸塊設置為具有比所述第一晶粒襯墊的節距大的節距。
  14. 根據請求項13所述的堆疊封裝件，其中，所述第一佈線接合指設置為具有比所述第一連接凸塊的節距小的節距。
  15. 根據請求項7所述的堆疊封裝件，其中，所述第一晶粒襯墊和所述第二晶粒襯墊沿著所述第一半導體晶粒的邊緣以環狀圖案設置。
  16. 根據請求項7所述的堆疊封裝件， 其中，所述第一晶粒襯墊和所述第二晶粒襯墊設置在所述第一半導體晶粒的所述第一表面上； 其中，在所述第一半導體晶粒的所述第一表面上，所述第一晶粒襯墊與所述第二晶粒襯墊對稱； 其中，所述第一連接凸塊設置為相對於所述第一半導體晶粒的中心線與所述第二連接凸塊對稱；並且 其中，所述第一佈線接合指設置為相對於所述第一半導體晶粒的所述中心線與所述第二佈線接合指對稱。
  17. 根據請求項1所述的堆疊封裝件，其中，所述第一半導體晶粒的尺寸小於所述第二半導體晶粒的尺寸。
  18. 根據請求項1所述的堆疊封裝件，其中，所述支撐基板的尺寸基本等於或大於所述第二半導體晶粒當中被堆疊為最靠近所述支撐基板的所述第二表面的第二最底端半導體晶粒的尺寸。
  19. 根據請求項18所述的堆疊封裝件，其中，所述第二最底端半導體晶粒設置為與所述支撐基板完全交疊。
  20. 根據請求項1所述的堆疊封裝件，其中，所述支撐基板具有從包括所述第二半導體晶粒的第一堆疊物的側表面突出的突出部。
  21. 根據請求項20所述的堆疊封裝件，其中，多個所述第一連接凸塊中的至少一個被定位為與所述支撐基板的所述突出部垂直交疊。
  22. 根據請求項1所述的堆疊封裝件，其中，多個所述第一連接凸塊中的一些被定位為與連接部分垂直交疊，在所述連接部分處所述第一接合佈線連接至所述第二半導體晶粒當中最靠近所述支撐基板的第二最底端半導體晶粒。
  23. 根據請求項1所述的堆疊封裝件，其中，所述支撐基板延伸以與連接部分交疊，在所述連接部分處所述第一接合佈線連接至所述第二半導體晶粒當中最靠近所述支撐基板的第二最底端半導體晶粒。
  24. 根據請求項1所述的堆疊封裝件，該堆疊封裝件還包括設置在所述第一連接凸塊和所述第二連接凸塊之間的虛設凸塊，其中，所述虛設凸塊被配置為支撐所述支撐基板。
  25. 根據請求項24所述的堆疊封裝件，該堆疊封裝件還包括介電層，所述介電層設置在所述支撐基板的所述第一表面上以覆蓋所述第一再分配線圖案和所述第二再分配線圖案並使所述第一再分配線圖案和所述第二再分配線圖案彼此電隔離和絕緣， 其中，所述虛設凸塊被附接至所述介電層的表面。
  26. 根據請求項1所述的堆疊封裝件，其中，所述支撐基板包括矽。
  27. 一種堆疊封裝件，該堆疊封裝件包括： 封裝基板； 支撐基板，所述支撐基板安裝在所述封裝基板上並由設置在所述支撐基板和所述封裝基板之間的第一連接凸塊和第二連接凸塊支撐； 第一半導體晶粒，所述第一半導體晶粒設置在所述支撐基板的第一表面上以面對所述封裝基板； 第一再分配線（RDL）圖案，所述第一再分配線圖案設置在所述支撐基板的所述第一表面上以將所述第一連接凸塊電連接至所述第一半導體晶粒； 第二再分配線圖案，所述第二再分配線圖案設置在所述支撐基板的所述第一表面上以將所述第二連接凸塊電連接至所述第一半導體晶粒； 第二半導體晶粒，所述第二半導體晶粒堆疊在所述支撐基板的與所述第一半導體晶粒相對的第二表面上；以及 接合佈線，所述接合佈線將所述第二半導體晶粒電連接至所述封裝基板。
  28. 根據請求項27所述的堆疊封裝件，該堆疊封裝件還包括設置在所述第一連接凸塊和所述第二連接凸塊之間的虛設凸塊，其中，所述虛設凸塊被配置為支撐所述支撐基板。
  29. 根據請求項28所述的堆疊封裝件，該堆疊封裝件還包括：介電層，所述介電層設置在所述支撐基板的所述第一表面上以覆蓋所述第一再分配線圖案和所述第二再分配線圖案並且使所述第一再分配線圖案和所述第二再分配線圖案彼此電隔離和絕緣， 其中，所述虛設凸塊被附接至所述介電層的表面。
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